CN114157144A - 基于多相dc-dc降压转换器的pwm控制电路 - Google Patents
基于多相dc-dc降压转换器的pwm控制电路 Download PDFInfo
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Abstract
本发明揭示了一种基于多相DC‑DC降压转换器的PWM控制电路，所述PWM控制电路包括：多相DC‑DC降压转换器、时钟、相位分配器、固定关断时间产生器、及峰值电流模式PWM控制器。本发明应用已有的峰值电流侦测器与误差放大器进行电流分配，无须增加积分电路与侦测电路；相位分配器可以达成平均的相位分配；固定关断时间产生器可以消除峰值电流模式PWM控制中斜坡补偿，减少因为斜坡补偿产生的电流失配。
Description
技术领域
本发明属于电源管理芯片技术领域，具体涉及一种基于多相DC-DC降压转换器的PWM控制电路。
背景技术
DC-DC降压转换器是将一个较高的输入电压转换成一个较低的输出电压的转换电路，参图1所示，其包含两个功率管(P Power FET和N Power FET)、一个电感(Inductor)和电容(Capacitor)形成的低通滤波器(Low Pass Filter)。其中一个功率管为主功率管，主功率管的导通时间就是切换方波的脉冲宽度。
DC-DC降压转换器可通过峰值电流模式PWM控制(Peak Current Mode PWMControl)、PFM(Pulse-Frequency-Modulation)脉冲频率调变、固定关断时间模式PFM控制(Constant-Off-Time Mode PFM Control)等方法进行控制。结合图2所示，峰值电流模式PWM控制是利用电感电流峰值来决定固定频率切换方波的脉冲宽度的控制方法；PFM脉冲频率调变是一种藉由调整切换方波频率来产生所需脉冲宽度的控制方法；固定关断时间模式PFM控制是一种藉由固定主功率管的关断时间来调节方波切换频率以决定方波的脉冲宽度的控制方法。
将n个单相直流-直流降压转换器(DC-DC Step-Down Converter)并联布置在输入电源与负载之间使用，可以输出更大的负载电流。n相中的每个功率级在开关期间以相同的间隔被接通，从而多相系统的有效输出电压纹波频率为n×f，其中f是每个转换器的切换频率，n则是转换器的相位数。
多相(Multi-Phase)直流-直流降压转换器能提供更好的动态特性，而不会增大开关损耗。多相(Multi-Phase)直流-直流降压转换器的开关控式方案非常复杂，必须要将各个单相转换器的切换频率相位平均分配，取得最低的输出电流的RMS(Root-Mean-Square)值。同时要将输出电流平均分配在n个单相转换器，以减少各个转换器之间的干扰。控制全部的单相转换器协调工作十分困难，因此存在对新控制技术的需求，以避免多项系统的缺点。
参图3所示为两个直流-直流降压转换器功率级电流输出平均问题，参图4所示为两个直流-直流降压转换器功率级切换频率相位平均分配问题。现有技术为了处理多相电流分配与相位(Phase)分配，必须增加积分电路与侦测电路，将各功率级的输出电压(如美国专利US9369043 B2及国际专利WO2013127750 A3)或输出电流(如中国专利CN103457455)进行积分，再将积分后的信号加入反馈回路中以达到相位和电流分配的目的。这些积分电路与侦测电路增加芯片成本、增加回路复杂度与增加失配(mismatch)的风险。为了减少多个功率级间电流与相位不平均的问题，新增加电路而引入的失配却又增加功率级间电流与相位的误差。
因此，针对上述技术问题，有必要提供一种基于多相DC-DC降压转换器的PWM控制电路。
发明内容
有鉴于此，本发明的目的在于提供一种基于多相DC-DC降压转换器的PWM控制电路，以实现多相DC-DC降压转换器的协调工作。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种基于多相DC-DC降压转换器的PWM控制电路，所述PWM控制电路包括：
多相DC-DC降压转换器，包括并联于输入电压VIN和输出电压VOUT之间的n个功率级，每个功率级为一个单相DC-DC降压转换器；
时钟，用于提供时钟信号；
相位分配器，与所述时钟相连，用于根据时钟信号输出n个相位平均分布的分频信号；
固定关断时间产生器，与所述相位分配器相连，用于根据相位分配器输出的分频信号产生n个固定关断时间脉冲信号Toff 1～Toff n；
峰值电流模式PWM控制器，与所述固定关断时间产生器及多相DC-DC降压转换器相连，用于根据n个固定关断时间脉冲信号Toff 1～Toff n及每个功率级的峰值电流信号产生用于控制每个功率级的栅极控制信号。
一实施例中，所述单相DC-DC降压转换器包括第一功率管、第二功率管、及滤波单元，所述第一功率管为PMOS管，第二功率管为NMOS管，第一功率管的源极与输入电压VIN相连，第二功率管的源极与基准电位相连，第一功率管的漏极和第二功率管的漏极相连后与滤波单元相连。
一实施例中，所述相位分配器包括若干与时钟串联的D触发器、及若干逻辑门，D触发器的数量为2x个，x≥1。
一实施例中，所述相位分配器包括：
第一D触发器及第二D触发器，依次与时钟串联设置，第二D触发器的输出端输出第一分频信号；
非门，输入端与第二D触发器的输出端相连，输出端输出第二分频信号；
第一或非门，两个输入端分别与第一D触发器的输出端及第二D触发器的输出端相连，输出端输出第三分频信号；
第二或非门，两个输入端分别与第一D触发器的输出端及非门的输出端相连，输出端输出第四分频信号。
一实施例中，所述固定关断时间产生器包括：
自适应式固定关断时间调节器，用于产生电流；
斜坡信号产生器，用于产生斜坡信号；
电压比较器，第一输入端的输入信号为输入电压与输出电压之差，即VIN-VOUT，第二输入端与自适应式固定关断时间调节器及斜坡信号产生器相连，输出端输出比较信号；
脉冲产生器，用于根据比较信号产生固定关断时间脉冲信号。
一实施例中，所述自适应式固定关断时间调节器包括串联设置的相位侦测器、电荷泵及跨导放大器，相位侦测器的输入端用于获取相位分配器输出的分频信号及电压比较器输出的比较信号。
一实施例中，所述斜坡信号产生器包括第一电阻R1、第二电阻R2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第一PMOS管PM1、第二PMOS管PM2及电容C，其中：
第一电阻R1的第一端与输入电压VIN相连，第二端与第一NMOS管NM1的漏极相连，第一NMOS管NM1的源极与基准电位相连；
第一PMOS管PM1的源极与输入电压VIN相连，漏极与第二NMOS管NM2的漏极相连，第二NMOS管NM2的源极与基准电位相连，栅极与第一NMOS管NM1的栅极相连，第一PMOS管PM1的栅极与漏极短接；
第三NMOS管NM3的栅极与第一NMOS管NM1的漏极相连，漏极与第一PMOS管PM1的漏极相连，源极与第一NMOS管的栅极及第二NMOS管的栅极相连；
第二电阻R2的第一端与第一NMOS管NM1的栅极及第二NMOS管NM2的栅极相连，第二端与基准电位相连，且第二电阻R2的阻值为第一电阻R1阻值的1/2；
第二PMOS管PM2的源极与输入电压VIN相连，栅极与第一PMOS管PM1的栅极相连，漏极与电容C的第一极板相连，电容C的第二极板与基准电位相连；
第四NMOS管NM4的栅极与栅极控制信号相连，漏极与第二PMOS管PM2的漏极相连，源极与基准电位相连；
斜坡信号产生器根据自适应式固定关断时间调节器产生的电流形成斜坡信号，并从所述第二PMOS管PM2的漏极、及第四NMOS管NM4的漏极输出该斜坡信号。
一实施例中，所述PWM控制电路还包括误差放大器，所述误差放大器的第一输入端与参考电压相连，误差放大器的第二输入端与输出电压相连，输出端输出误差放大后的电压信号。
一实施例中，所述峰值电流模式PWM控制器包括n个PWM比较器及n个SR锁存器，其中：
每个PWM比较器的第一输入端与每个功率级的峰值电流信号相连，第二输入端与误差放大器输出的电压信号相连，输出端输出每个功率级的PWM比较信号；
每个SR锁存器的S输入端与每个功率级对应的固定关断时间脉冲信号相连，R输入端与PWM比较器的输出端相连，Q输出端输出每个功率级对应的栅极控制信号。
一实施例中，所述多相DC-DC降压转换器包括4个功率级，相位分配器根据时钟信号输出4个相位分布为90°的分频信号，固定关断时间产生器根据4个相位分布为90°的分频信号产生4个固定关断时间脉冲信号Toff 1～Toff 4，峰值电流模式PWM控制器根据4个固定关断时间脉冲信号Toff 1～Toff 4及4个功率级的峰值电流信号产生4个控制功率级的栅极控制信号。
本发明具有以下有益效果：
本发明在传统的峰值电流模式PWM控制电路中，应用已有的峰值电流侦测器与误差放大器进行电流分配，无须增加积分电路与侦测电路；相位分配器可以达成平均的相位分配；固定关断时间产生器可以消除峰值电流模式PWM控制中斜坡补偿，减少因为斜坡补偿产生的电流失配。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中单相DC-DC降压转换器的电路图；
图2为现有技术中单相DC-DC降压转换器的峰值电流模式PWM控制原理图；
图3为现有技术中两个DC-DC降压转换器功率级电流输出平均问题示意图；
图4为现有技术中两个DC-DC降压转换器功率级切换频率相位平均分配问题示意图；
图5为本发明基于多相DC-DC降压转换器的PWM控制电路的模块示意图；
图6为本发明基于两相DC-DC降压转换器的PWM控制电路的模块示意图；
图7为本发明一具体实施例中相位分配器的电路图；
图8为本发明一具体实施例中相位分配器产生分频信号的时序图；
图9为本发明一具体实施例中固定关断时间产生器的电路图；
图10为本发明一具体实施例中自适应式固定关断时间调节器的工作时序图；
图11为本发明一具体实施例中单通道峰值电流模式PWM控制器的电路图；
图12为本发明一具体实施例中n通道峰值电流模式PWM控制器的电路图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
参图5所示，本发明公开了一种基于多相DC-DC降压转换器的PWM控制电路，包括：
多相DC-DC降压转换器，包括并联于输入电压VIN和输出电压VOUT之间的n个功率级，每个功率级为一个单相DC-DC降压转换器；
时钟，用于提供时钟信号；
相位分配器，与时钟相连，用于根据时钟信号输出n个相位平均分布的分频信号；
固定关断时间产生器，个数为n个，分别与相位分配器相连，用于根据相位分配器输出的分频信号产生n个固定关断时间脉冲(脉波)信号Toff 1～Toff n；
峰值电流模式PWM控制器，与n个固定关断时间产生器及多相DC-DC降压转换器相连，用于根据n个固定关断时间脉冲信号Toff 1～Toff n及每个功率级的峰值电流信号产生用于控制每个功率级的栅极控制信号。
结合图6所示，多相DC-DC降压转换器以两个功率级(功率级1和功率级2)为例，对应包括两个固定关断时间产生器(固定关断时间产生器1和固定关断时间产生器2)，峰值电流模式PWM控制器包括两个驱动级(驱动级1和驱动级2)。相位分配器根据时钟信号输出2个相位平均分布的分频信号，固定关断时间产生器根据相位分配器输出的分频信号能产生2个固定关断时间脉冲信号Toff 1和Toff 2，峰值电流模式PWM控制器中的驱动级1和驱动级2能够根据固定关断时间脉冲信号Toff 1和Toff 2及每个功率级的峰值电流信号产生用于控制功率级1和功率级2的栅极控制信号。
本发明一具体实施例中以四相位(即n＝4)为例进行说明，对应的PWM控制电路包括：
四相DC-DC降压转换器，包括并联于输入电压VIN和输出电压VOUT之间的4个功率级，每个功率级为一个单相DC-DC降压转换器；
时钟，用于提供时钟信号；
相位分配器，与时钟相连，用于根据时钟信号输出4个相位平均分布的分频信号；
固定关断时间产生器，个数为4个，分别与相位分配器相连，用于根据相位分配器输出的分频信号产生4个固定关断时间脉冲信号Toff 1～Toff 4；
峰值电流模式PWM控制器，与4个固定关断时间产生器及多相DC-DC降压转换器相连，用于根据4个固定关断时间脉冲信号Toff 1～Toff 4及每个功率级的峰值电流信号产生用于控制每个功率级的栅极控制信号。
本实施例中的基准电位均已地电位(GND)为例进行说明。
其中，单相DC-DC降压转换器的结构如图1所示，其包括第一功率管、第二功率管、及滤波单元，第一功率管为PMOS管，第二功率管为NMOS管，第一功率管的源极与输入电压VIN相连，第二功率管的源极与基准电位相连，第一功率管的漏极和第二功率管的漏极相连后与滤波单元相连。
滤波单元包括电感Inductor及电容Capacitor，电感连接于第一功率管的漏极/第二功率管的漏极与输出电压VOUT之间，电容连接于输出电压VOUT与基准电位之间。
相位分配器包括若干与时钟串联的D触发器、及若干逻辑门，D触发器的数量为2x个，x≥1。
参图7所示为本实施例中相位分配器的电路图，该相位分配器包括2个D触发器、1个非门及2个或非门，其中：
第一D触发器及第二D触发器，依次与时钟串联设置，第二D触发器的输出端输出第一分频信号；
非门，输入端与第二D触发器的输出端相连，输出端输出第二分频信号；
第一或非门，两个输入端分别与第一D触发器的输出端及第二D触发器的输出端相连，输出端输出第三分频信号；
第二或非门，两个输入端分别与第一D触发器的输出端及非门的输出端相连，输出端输出第四分频信号。
结合图8所示，本实施例中的相位分配器能够4个功率级应用条件输出4个相位分布为90°的分频信号。
参图9所示，本实施例中的固定关断时间产生器包括：
自适应式固定关断时间调节器，用于产生电流；
斜坡信号产生器，用于产生斜坡信号；
电压比较器，第一输入端的输入信号为输入电压与输出电压之差，即VIN-VOUT，第二输入端与自适应式固定关断时间调节器及斜坡信号产生器相连，输出端输出比较信号；
脉冲产生器(脉波产生器)，用于根据比较信号产生固定关断时间脉冲信号。
具体地，自适应式固定关断时间调节器包括串联设置的相位侦测器(PhaseDetection)、电荷泵(Charge Pump)及跨导放大器(gm)，相位侦测器的输入端用于获取相位分配器输出的分频信号及电压比较器输出的比较信号。
斜坡信号产生器包括第一电阻R1、第二电阻R2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第一PMOS管PM1、第二PMOS管PM2及电容C，其中：
第一电阻R1的第一端与输入电压VIN相连，第二端与第一NMOS管NM1的漏极相连，第一NMOS管NM1的源极与基准电位相连；
第一PMOS管PM1的源极与输入电压VIN相连，漏极与第二NMOS管NM2的漏极相连，第二NMOS管NM2的源极与基准电位相连，栅极与第一NMOS管NM1的栅极相连，第一PMOS管PM1的栅极与漏极短接；
第三NMOS管NM3的栅极与第一NMOS管NM1的漏极相连，漏极与第一PMOS管PM1的漏极相连，源极与第一NMOS管的栅极及第二NMOS管的栅极相连；
第二电阻R2的第一端与第一NMOS管NM1的栅极及第二NMOS管NM2的栅极相连，第二端与基准电位相连，且第二电阻R2的阻值为第一电阻R1阻值的1/2；
第二PMOS管PM2的源极与输入电压VIN相连，栅极与第一PMOS管PM1的栅极相连，漏极与电容C的第一极板相连，电容C的第二极板与基准电位相连；
第四NMOS管NM4的栅极与栅极控制信号相连，漏极与第二PMOS管PM2的漏极相连，源极与基准电位相连；
斜坡信号产生器根据自适应式固定关断时间调节器产生的电流形成斜坡信号，并从第二PMOS管PM2的漏极、及第四NMOS管NM4的漏极输出该斜坡信号。
结合图10所示，本实施例中利用相位侦测器、电荷泵与跨导放大器形成自适应式固定关断时间调节器产生电流，动态调节斜坡信号的斜率，调整关断时间使各功率级的切换频率与内部时钟的分频信号同步，且导通时间由峰值电流模式(峰值电流信号)决定。
参图11所示，PWM控制电路还包括误差放大器，误差放大器的第一输入端与参考电压相连，误差放大器的第二输入端与输出电压(输出端电压回授，即反馈电压)相连，输出端输出误差放大后的电压信号，且误差放大器的输出端与基准电位之间设有滤波电容。
以单通道峰值电流模式PWM控制器为例，峰值电流模式PWM控制器包括1个PWM比较器及1个SR锁存器，其中，PWM比较器的第一输入端与功率级的峰值电流信号相连，第二输入端与误差放大器输出的电压信号相连，输出端输出功率级的PWM比较信号；
SR锁存器的S输入端与功率级对应的固定关断时间脉冲信号相连，R输入端与PWM比较器的输出端相连，Q输出端输出功率级对应的栅极控制信号。
参图12所示，本实施例中的峰值电流模式PWM控制器为n通道峰值电流模式PWM控制器，包括n个PWM比较器及n个SR锁存器，其中：
每个PWM比较器的第一输入端与每个功率级的峰值电流信号相连，第二输入端与误差放大器输出的电压信号相连，输出端输出每个功率级的PWM比较信号；
每个SR锁存器的S输入端与每个功率级对应的固定关断时间脉冲信号相连，R输入端与PWM比较器的输出端相连，Q输出端输出每个功率级对应的栅极控制信号。
应当理解的是，本实施例中以四个功率级(四相DC-DC降压转换器)为例进行说明，在其他实施例中也可以为其他数量的功率级，此处不再一一进行赘述。
本发明在传统的峰值电流模式PWM控制电路中，应用已有的峰值电流侦测器与误差放大器进行电流分配，同时加入相位分配器，达成平均的相位分配。
峰值电流模式PWM控制中为了解决占空比大于50％时的次斜坡失真问题，必须在峰值电流信号上迭加斜坡补偿信号，这个信号在各信道之间的误差会导致电流在各通道间的分配产生极大的不平均。本发明采用固定关断时间峰值电流模式，可以无需斜坡补偿信号即可消除次斜坡失真，减少因为斜坡补偿产生的电流失配。
本发明利用相位侦测器、电荷泵与跨导放大器形成自适应式固定关断时间调节器产生电流，动态调节关断时间使各别功率级的切换频率与内部时钟的分频信号同步，从而消除因为关断时间产生器的误差而引起的相位误差。
由以上技术方案可以看出，本发明具有以下优点：
本发明在传统的峰值电流模式PWM控制电路中，应用已有的峰值电流侦测器与误差放大器进行电流分配，无须增加积分电路与侦测电路；相位分配器可以达成平均的相位分配；固定关断时间产生器可以消除峰值电流模式PWM控制中斜坡补偿，减少因为斜坡补偿产生的电流失配。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (10)
1.一种基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述PWM控制电路包括：
多相DC-DC降压转换器，包括并联于输入电压VIN和输出电压VOUT之间的n个功率级，每个功率级为一个单相DC-DC降压转换器；
时钟，用于提供时钟信号；
相位分配器，与所述时钟相连，用于根据时钟信号输出n个相位平均分布的分频信号；
固定关断时间产生器，与所述相位分配器相连，用于根据相位分配器输出的分频信号产生n个固定关断时间脉冲信号Toff 1～Toff n；
峰值电流模式PWM控制器，与所述固定关断时间产生器及多相DC-DC降压转换器相连，用于根据n个固定关断时间脉冲信号Toff 1～Toff n及每个功率级的峰值电流信号产生用于控制每个功率级的栅极控制信号。
2.根据权利要求1所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述单相DC-DC降压转换器包括第一功率管、第二功率管、及滤波单元，所述第一功率管为PMOS管，第二功率管为NMOS管，第一功率管的源极与输入电压VIN相连，第二功率管的源极与基准电位相连，第一功率管的漏极和第二功率管的漏极相连后与滤波单元相连。
3.根据权利要求1所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述相位分配器包括若干与时钟串联的D触发器、及若干逻辑门，D触发器的数量为2x个，x≥1。
4.根据权利要求3所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述相位分配器包括：
第一D触发器及第二D触发器，依次与时钟串联设置，第二D触发器的输出端输出第一分频信号；
非门，输入端与第二D触发器的输出端相连，输出端输出第二分频信号；
第一或非门，两个输入端分别与第一D触发器的输出端及第二D触发器的输出端相连，输出端输出第三分频信号；
第二或非门，两个输入端分别与第一D触发器的输出端及非门的输出端相连，输出端输出第四分频信号。
5.根据权利要求1所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述固定关断时间产生器包括：
自适应式固定关断时间调节器，用于产生电流；
斜坡信号产生器，用于产生斜坡信号；
电压比较器，第一输入端的输入信号为输入电压与输出电压之差，即VIN-VOUT，第二输入端与自适应式固定关断时间调节器及斜坡信号产生器相连，输出端输出比较信号；
脉冲产生器，用于根据比较信号产生固定关断时间脉冲信号。
6.根据权利要求5所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述自适应式固定关断时间调节器包括串联设置的相位侦测器、电荷泵及跨导放大器，相位侦测器的输入端用于获取相位分配器输出的分频信号及电压比较器输出的比较信号。
7.根据权利要求5所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述斜坡信号产生器包括第一电阻R1、第二电阻R2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第一PMOS管PM1、第二PMOS管PM2及电容C，其中：
第一电阻R1的第一端与输入电压VIN相连，第二端与第一NMOS管NM1的漏极相连，第一NMOS管NM1的源极与基准电位相连；
第一PMOS管PM1的源极与输入电压VIN相连，漏极与第二NMOS管NM2的漏极相连，第二NMOS管NM2的源极与基准电位相连，栅极与第一NMOS管NM1的栅极相连，第一PMOS管PM1的栅极与漏极短接；
第三NMOS管NM3的栅极与第一NMOS管NM1的漏极相连，漏极与第一PMOS管PM1的漏极相连，源极与第一NMOS管的栅极及第二NMOS管的栅极相连；
第二电阻R2的第一端与第一NMOS管NM1的栅极及第二NMOS管NM2的栅极相连，第二端与基准电位相连，且第二电阻R2的阻值为第一电阻R1阻值的1/2；
第二PMOS管PM2的源极与输入电压VIN相连，栅极与第一PMOS管PM1的栅极相连，漏极与电容C的第一极板相连，电容C的第二极板与基准电位相连；
第四NMOS管NM4的栅极与栅极控制信号相连，漏极与第二PMOS管PM2的漏极相连，源极与基准电位相连；
斜坡信号产生器根据自适应式固定关断时间调节器产生的电流形成斜坡信号，并从所述第二PMOS管PM2的漏极、及第四NMOS管NM4的漏极输出该斜坡信号。
8.根据权利要求1所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述PWM控制电路还包括误差放大器，所述误差放大器的第一输入端与参考电压相连，误差放大器的第二输入端与输出电压相连，输出端输出误差放大后的电压信号。
9.根据权利要求8所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述峰值电流模式PWM控制器包括n个PWM比较器及n个SR锁存器，其中：
每个PWM比较器的第一输入端与每个功率级的峰值电流信号相连，第二输入端与误差放大器输出的电压信号相连，输出端输出每个功率级的PWM比较信号；
每个SR锁存器的S输入端与每个功率级对应的固定关断时间脉冲信号相连，R输入端与PWM比较器的输出端相连，Q输出端输出每个功率级对应的栅极控制信号。
10.根据权利要求1所述的基于多相DC-DC降压转换器的PWM控制电路，其特征在于，所述多相DC-DC降压转换器包括4个功率级，相位分配器根据时钟信号输出4个相位分布为90°的分频信号，固定关断时间产生器根据4个相位分布为90°的分频信号产生4个固定关断时间脉冲信号Toff 1～Toff 4，峰值电流模式PWM控制器根据4个固定关断时间脉冲信号Toff1～Toff 4及4个功率级的峰值电流信号产生4个控制功率级的栅极控制信号。
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