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CN114139691B - 三维nand人工智能加速器的辨识方法与控制电路 - Google Patents

三维nand人工智能加速器的辨识方法与控制电路 Download PDF

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CN114139691B
CN114139691B CN202010944286.4A CN202010944286A CN114139691B CN 114139691 B CN114139691 B CN 114139691B CN 202010944286 A CN202010944286 A CN 202010944286A CN 114139691 B CN114139691 B CN 114139691B
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Macronix International Co Ltd
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Abstract

本发明公开了一种三维NAND人工智能加速器的辨识方法与控制电路。其中，该三维NAND人工智能加速器包括多个存储单元、多条位线、多条字线及多个串列选择线群组。各个串列选择线群组包括至少一串列选择线。多个图样信号输入至这些位线，以执行一乘积累加运算。辨识方法包括以下步骤。输入这些图样信号至这些位线。切换这些字线，以切换这些滤波器。切换这些串列选择线群组，以切换这些滤波器。在字线先导方案及串列选择线群组先导方案中，当输入至各个位线的这些图样信号进行切换时，这些字线的任一未进行切换及这些串列选择线群组的任一未进行切换。

Description

三维NAND人工智能加速器的辨识方法与控制电路
技术领域
本发明是有关于一种三维NAND装置，且特别是有关于一种三维NAND装置人工智能加速器的辨识方法与控制电路。
背景技术
随着人工智能(artificial intelligence，AT)技术的发展，边缘计算的人工智能加速器(artificial intelligence accelerator)对于AIoT应用变得越来越重要。除了传统的范纽曼计算架构之外，存储器内计算(computing in-memory，CIM)具备更好的性能而受到了全世界的关注，其能够降低数据迁移量至少提高一个数量级。在各种存储器内计算装置中，三维NAND人工智能加速器拥有较高的存储密度和较低的导通电流。
在三维NAND人工智能加速器的辨识程序中，图样信号输入至滤波器(filter)，以进行乘积累加运算(Multiply-Accumulation，MAC)。辨识程序需要进行巨量数据的计算而相当耗电。因此，研究人员正致力于改善三维NAND人工智能加速器的辨识程序的能源效率。
发明内容
本发明系有关于一种三维NAND人工智能加速器的辨识方法与控制电路，其采用共享字线/串列选择线群组/接地选择线的设计，使得时间与能源的耗费能够被摊平。
根据本发明的第一方面，提出一种三维NAND人工智能加速器(3D NANDartificial intelligence accelerator)的辨识方法(inference operation)。三维NAND人工智能加速器包括多个存储单元、多条位线、多条字线及多个串列选择线群组。各个串列选择线群组包括至少一串列选择线。多个滤波器(filters)存储于这些字线、这些串列选择线及这些位线在读取时所选择的存储单元中。多个图样信号(patterns)输入至这些位线，以执行一乘积累加运算(Multiply-Accumulation，MAC)。辨识方法包括以下步骤。输入这些图样信号至这些位线。切换这些字线，以切换这些滤波器。切换这些串列选择线群组，以切换这些滤波器。在字线先导方案(word line pioneering scheme)及串列选择线群组先导方案(string selecting line group pioneering scheme)中，当输入至各个位线的这些图样信号进行切换时，这些字线之任一未进行切换及这些串列选择线群组之任一未进行切换。
根据本发明的第二方面，提出一种三维NAND人工智能加速器(3DNAND artificialintelligence accelerator)的控制电路(controlling circuit)。三维NAND人工智能加速器包括多个存储单元、多条位线、多条字线及多条串列选择线群组。各个串列选择线群组包括至少一串列选择线。多个滤波器(filters)存储于这些字线、这些串列选择线及这些位线在读时所选择的存储单元中。多个图样信号(patterns)输入至这些位线，以执行一乘积累加运算(Multiply-Accumulation，MAC)。控制电路包括一位线控制器及一字线与串列选择线控制器。位线控制器用以输入这些图样信号至这些位线。字线与串列选择线控制器用以切换这些字线，以切换这些滤波器，并用以切换这些串列选择线群组，以切换这些滤波器。在字线先导方案(word line pioneering scheme)及串列选择线群组先导方案(stringselecting line group pioneering scheme)中，当位线控制器对输入至各个位线的这些图样信号进行切换时，这些字线之任一未进行切换及这些串列选择线群组之任一未进行切换。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示根据一实施例的三维NAND人工智能加速器的示意图；
图2绘示三维NAND人工智能加速器的方块图；
图3绘示三维NAND人工智能加速器的三维NAND阵列；
图4绘示字线先导方案的三维NAND人工智能加速器的辨识方法的流程图；
图5～图7说明字线先导方案的运作；
图8绘示字线先导方案的波形图；
图9绘示串列选择线群组先导方案的三维NAND人工智能加速器的辨识方法的流程图；
图10～图13说明串列选择线群组先导方案的运作；
图14绘示串列选择线群组先导方案的波形图；以及
图15～图17绘示字线切换循环的不同方式。
【符号说明】
100：三维NAND人工智能加速器
110：控制电路
111：位线控制器
112：字线与串列选择线控制器
120：三维NAND阵列
BK1，BK2，BKn：区块
BL1，BL2：位线
GSL：接地选择线
S110，S120，S121，S122，S130，S131，S132：步骤
SA1，SA2：感测放大器
SSL1，SSL2：串列选择线
SSLG1，SSLG2：串列选择线群组
Von：启动电压
Vpass：通过电压
Vread：读取电压
WL1，WL2：字线
具体实施方式
请参照第图1，其绘示根据一实施例的三维NAND人工智能加速器(3D NANDartificial intelligence accelerator)100的示意图。三维NAND人工智能加速器100包括多个存储单元、多条位线BL1、BL2、...、多条字线WL1、WL2、...、多条串列选择线SSL1、SSL2、...、多个接地选择线GSL及多个感测放大器SA1、SA2、...。三维NAND人工智能加速器100可以包括对应于多个核(kernel)的多个区块BK1、BK2、...、BKn(标示于图2)、...。多个滤波器(filter)存储于字线WL1、WL2、...、串列选择线SSL1、SSL2、...及位线BL1、BL2、...在读取时所选择的存储单元中。图样信号系由位线BL1、BL2、...输入，以进行乘积累加运算(Multiply-Accumulation，MAC)。乘积累加运算系为向量与矩阵的乘积，总和电流通过感测放大器SA1、SA2、...转换为电压后供后续计算应用。
请参照图2，其绘示三维NAND人工智能加速器100的方块图。三维NAND人工智能加速器100包括控制电路110及三维NAND阵列120。控制电路110包括一位线控制器111及一字线与串列选择线控制器112。位线控制器111用以输入图样信号至位线BL1、BL2、...(绘示于图1)。字线与串列选择线控制器112用以切换字线WL1、WL2、...(绘示于图1)，以切换滤波器，并用以切换串列选择线SSL1、SSL2、...(绘示于图1)，以切换滤波器。
请参照图3，其绘示三维NAND人工智能加速器100的三维NAND阵列120。在一实施例中，每三个或更多个串列选择线可以组成串列选择线群组SSLG1、SSLG2、...，使得位数得以增加。在每一串列选择线群组SSLG1、SSLG2、...中，串列选择线被字线与串列选择线控制器112同步控制。在辨识程序中，字线与串列选择线控制器112切换串列选择线群组SSLG1、SSLG2、...，以切换滤波器。
为了增进辨识程序的能源效率，本发明提出了字线先导方案(word linepioneering scheme)及串列选择线群组先导方案(string selecting line grouppioneering scheme)。在字线先导方案及串列选择线群组先导方案中，已进行预充电(pre-charged)的字线/串列选择线群组/接地选择线可以被重复使用，使得时间与能源的耗费能够被摊平。
字线先导方案说明于图4～图8中；串列选择线群组先导方案说明于图9～图14中。
请参照图4，其绘示字线先导方案的三维NAND人工智能加速器100的辨识方法的流程图。在步骤S110中，图样信号输入至位线BL1、BL2、...。
在步骤S120中，切换字线WL1、WL2、...，以切换滤波器。步骤S120包括步骤S121及S122。在步骤S121中，判断是否有下一字线。若有下一字线，则进入步骤S122。在步骤S122中，切换至下一字线。接着，在切换至此字线的情况下，步骤S110重复再执行一次。
在步骤S130中，切换串列选择线群组SSLG1、SSLG2、...，以切换滤波器。步骤S130包括步骤S131及步骤S132。在步骤S131中，判断是否有下一串列选择线群组。若有下一串列选择线群组，则进入步骤S132。在步骤S132中，切换至下一串列选择线群组。接着，在切换至此串列选择线群组的情况下，步骤S110重复再执行一次。
也就是说，在字线先导方案中，每当字线切换一次，图样信号输入循环就执行一次；每当串列选择线群组切换一次，字线切换循环就执行一次。
请参照图5～图7，其说明字线先导方案的运作。首先，如图5所示，读取电压Vread施加于字线WL1，通过电压Vpass施加于其余字线，启动电压(turn-on voltage)Von施加于串列选择线群组SSLG1，图样信号输入至位线BL1、BL2、...。
接着，如图6所示，读取电压Vread施加于字线WL2，通过电压Vpass施加于其余字线，启动电压Von仍施加于串列选择线群组SSLG1，图样信号输入至位线BL1、BL2、...。接着，读取电压Vread切换至下一字线，直到读取电压Vread已经施加到最后一个字线。也就是说，这个过程执行了一次字线切换循环。
然后，如图7所示，启动电压Von切换至串列选择线群组SSLG2，并且字线切换循环再执行一次。图7的字线切换循环的执行顺序与图6的字线切换循环的执行顺序相反。
请参照图8，其绘示字线先导方案的波形图。首先，字线WL1被预充电(pre-charged)至读取电压Vread，串列选择线群组SSLG1被预充电至启动电压Von，图样信号输入至位线BL1、BL2、...。
接着，在同样对应于串列选择线群组SSLG1的字线WL2可以找到辨识程序的下个滤波器，故字线WL1被放电(dis-charged)至通过电压Vpass且字线WL2被预充电至读取电压Vread。
然后，在字线切换循环执行一次后，在串列选择线群组SSLG2可以找到辨识程序的下个滤波器，故串列选择线群组SSLG1被放电至0V且串列选择线群组SSLG2被预充电至启动电压Von。在此时，串列选择线群组之其中之一(如串列选择线群组SSLG1)进行切换，但没有任何字线WL1、WL2、...进行切换。
根据上述内容，当输入至各条位线BL1、BL2、...的图样信号进行切换时，任何字线WL1、WL2、...皆没有进行切换且任何串列选择线群组SSLG1、SSLG2、...皆没有进行切换。更详细来说，字线的其中之一(如字线WL1)在图样信号进行切换之前进行预充电，并在图样信号进行切换之后进行放电。此外，当图样信号进行切换时，字线WL1、WL2、...的电压维持不变且串列选择线SSL1、SSL2、...的电压维持不变。也就是说，本实施例在图样信号进行切换时，让预充电的字线/串列选择线群组/接地选择线得以共享。当滤波器被输入不同数据时，预充电的字线/串列选择线群组/接地选择线并未改变。
于字线先导方案中，任一串列选择线群组进行切换前，字线WL1、WL2、...皆进行切换。此外，当字线WL1、WL2、...进行切换时，串列选择线SSL1、SSL2、...的电压维持不变。
更详细来说，串列选择线群组之其中之一(如串列选择线群组SSLG1)在字线WL1、WL2、...进行切换之前进行预充电(pre-charged)，并在字线WL1、WL2、...进行切换之后进行放电(dis-charged)。
请参照图9，其绘示串列选择线群组先导方案的三维NAND人工智能加速器100的辨识方法的流程图。在步骤S110中，图样信号输入至位线BL1、BL2、...。
在步骤S130中，切换串列选择线群组SSLG1、SSLG2、...，以切换滤波器。步骤S130包括步骤S131及步骤S132。在步骤S131中，判断是否有下一串列选择线群组。若有下一串列选择线群组，则进入步骤S132。在步骤S132中，切换至下一串列选择线群组。接着，在切换至此串列选择线群组的情况下，步骤S110重复再执行一次。
在步骤S120中，切换字线WL1、WL2、...，以切换滤波器。步骤S120包括步骤S121及S122。在步骤S121中，判断是否有下一字线。若有下一字线，则进入步骤S122。在步骤S122中，切换至下一字线。接着，在切换至此字线的情况下，步骤S110重复再执行一次。
也就是说，在串列选择线群组先导方案中，每当串列选择线群组切换一次，图样信号输入循环就执行一次；每当字线切换一次，串列选择线群组切换循环就执行一次。
请参照图10～图13，其说明串列选择线群组先导方案的运作。首先，如图10所示，读取电压Vread施加于字线WL1，通过电压Vpass施加于其余字线，启动电压(turn-onvoltage)Von施加于串列选择线群组SSLG1，图样信号输入至位线BL1、BL2、...。
接着，如图11所示，读取电压Vread仍施加于字线WL1，通过电压Vpass仍施加于其余字线，启动电压Von施加于串列选择线群组SSLG2，图样信号输入至位线BL1、BL2、...。
然后，如图12所示，启动电压Von切换至下一串列选择线群组，直到启动电压Von已施加至最后一个串列选择线群组。也就是说，串列选择线群组切换循环执行一次。
如图13所示，在下一串列选择线群组切换循环中，系采用相反的串列选择线群组切换顺序。
请参照图14，其绘示串列选择线群组先导方案的波形图。首先，字线WL1被预充电至读取电压Vread，串列选择线群组SSLG1被预充电至启动电压Von，图样信号输入至位线BL1、BL2、...。
接着，在同样对应于字线WL1的串列选择线群组SSLG2可以照到辨识程序的下个滤波器，故串列选择线群组SSLG1被放电至0V且串列选择线群组SSLG2被预充电至启动电压Von。
然后，在串列选择线群组切换循环执行一次后，在下一字线WL2可以找到辨识程序的下个滤波器，故字线WL1被放电至通过电压Vpass且字线WL2被预充电至读取电压Vread。在此时，字线的其中之一(如字线WL1)进行切换，但没有任何串列选择线群组SSLG1、SSLG2、...进行切换。
根据上述内容，当输入至各条位线BL1、BL2、...的图样信号进行切换时，任何字线WL1、WL2、...皆没有进行切换且任何串列选择线群组SSLG1、SSLG2、...皆没有进行切换。更详细来说，串列选择线群组的其中之一(如串列选择线群组SSLG1)在图样信号进行切换之前进行预充电，并在图样信号进行切换之后进行放电。此外，当图样信号进行切换时，字线WL1、WL2、...的电压维持不变且串列选择线SSL1、SSL2、...的电压维持不变。也就是说，本实施例在图样信号进行切换时，让预充电的字线/串列选择线群组/接地选择线得以共享。当滤波器被输入不同数据时，预充电的字线/串列选择线群组/接地选择线并未改变。
于串列选择线群组先导方案中，在任一字线进行切换前，串列选择线群组SSLG1、SSLG2、...皆进行切换。此外，当串列选择线群组SSLG1、SSLG2、...进行切换时，字线WL1、WL2、...的电压维持不变。
更详细来说，字线的其中之一(如字线WL1)在串列选择线群组SSLG1、SSLG2、...进行切换之前进行预充电(pre-charged)，并在串列选择线群组SSLG1、SSLG2、…进行切换之后进行放电(dis-charged)。
再者，字线切换循环可以根据不同的结构进行不同的切换方式。请参照图15～图17，其绘示字线切换循环的不同方式。如图15所示，字线切换循环可以沿着U型顺序(U-turnsequence)进行切换。如图16所示，字线切换循环可以沿着鞋带顺序(shoelace sequence)进行切换。如图17所示，字线切换循环可以沿着往返顺序(roundtrip sequence)进行切换。
根据上述实施例，三维NAND人工智能加速器的辨识方法的辨识方法采用共享字线/串列选择线群组/接地选择线的设计，使得时间与能源的耗费能够被摊平。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种三维NAND人工智能加速器的辨识方法，其中，该三维NAND人工智能加速器包括多个存储单元、多条位线、多条字线及多个串列选择线群组，各该串列选择线群组包括至少一串列选择线，多个滤波器存储于这些字线、这些串列选择线及这些位线在读取时所选择的存储单元中，多个图样信号输入至这些位线，以执行一乘积累加运算，该辨识方法共享字线、串列选择线群组和接地选择线，包括：
输入这些图样信号至这些位线；
切换这些字线，以切换这些滤波器；以及
切换这些串列选择线群组，以切换这些滤波器；
其中，在一字线先导方案及一串列选择线群组先导方案中，当输入至各该位线的这些图样信号进行切换时，这些字线的任一未进行切换及这些串列选择线群组的任一未进行切换；
在该字线先导方案及该串列选择线群组先导方案中，这些字线的其中之一在这些图样信号进行切换之前进行预充电，并在这些图样信号进行切换之后进行放电；
在该串列选择线群组先导方案中，这些串列选择线群组的其中之一在这些图样信号进行切换之前进行预充电，并在这些图样信号进行切换之后进行放电；
在该串列选择线群组先导方案中，这些字线的其中之一在这些串列选择线群组进行切换之前进行预充电，并在这些串列选择线群组进行切换之后进行放电；
在该字线先导方案中，这些串列选择线群组的其中之一在这些字线进行切换之前进行预充电，并在这些字线进行切换之后进行放电，并且当这些串列选择线群组的其中之一进行切换时，这些字线的任一未进行切换。
2.根据权利要求1所述的辨识方法，其中，在该字线先导方案及该串列选择线群组先导方案中，当这些图样信号进行切换时，这些字线的电压维持不变，并且这些串列选择线的电压维持不变。
3.根据权利要求1所述的辨识方法，其中，在该字线先导方案中，在这些串列选择线群组之任一进行切换前，这些字线皆进行切换，并且当这些字线进行切换时，这些串列选择线的电压维持不变。
4.根据权利要求1所述的辨识方法，其中，在该串列选择线群组先导方案中，在这些字线的任一进行切换前，这些串列选择线群组皆进行切换，并且当该些串列选择线群组进行切换时，这些字线的电压维持不变。
5.根据权利要求1所述的辨识方法，其中，在该串列选择线群组先导方案中，当这些字线的其中之一进行切换时，这些串列选择线群组的任一未进行切换。
6.一种三维NAND人工智能加速器的控制电路，其中，该三维NAND人工智能加速器包括多个存储单元、多条位线、多条字线及多条串列选择线群组，各该串列选择线群组包括至少一串列选择线，多个滤波器存储于这些字线、这些串列选择线及这些位线在读取时所选择的存储单元中，多个图样信号输入至这些位线，以执行一乘积累加运算，该控制电路共享字线、串列选择线群组和接地选择线，包括：
一位线控制器，用以输入这些图样信号至这些位线；以及
一字线与串列选择线控制器，用以切换这些字线，以切换这些滤波器，并用以切换这些串列选择线群组，以切换这些滤波器；
其中，在一字线先导方案及一串列选择线群组先导方案中，当该位线控制器对输入至各该位线的这些图样信号进行切换时，这些字线之任一未进行切换及这些串列选择线群组之任一未进行切换；
在该字线先导方案及该串列选择线群组先导方案中，这些字线的其中之一在这些图样信号进行切换之前进行预充电，并在这些图样信号进行切换之后进行放电；
在该串列选择线群组先导方案中，这些串列选择线群组的其中之一在这些图样信号进行切换之前进行预充电，并在这些图样信号进行切换之后进行放电；
在该串列选择线群组先导方案中，这些字线的其中之一在这些串列选择线群组进行切换之前进行预充电，并在这些串列选择线群组进行切换之后进行放电；
在该字线先导方案中，这些串列选择线群组的其中之一在这些字线进行切换之前进行预充电，并在这些字线进行切换之后进行放电，并且当这些串列选择线群组的其中之一进行切换时，这些字线的任一未进行切换。
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DE60136321D1 (de) * 2000-09-22 2008-12-11 Samsung Electronics Co Ltd Treiberschaltungen für Speicherzellenmatrix in einer NAND-typ Flash-Speicheranordnung
KR101128420B1 (ko) * 2010-04-02 2012-03-27 서울대학교산학협력단 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
KR20130088348A (ko) * 2012-01-31 2013-08-08 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자
US9116796B2 (en) * 2012-11-09 2015-08-25 Sandisk Technologies Inc. Key-value addressed storage drive using NAND flash based content addressable memory
US9202750B2 (en) * 2013-10-31 2015-12-01 Macronix International Co., Ltd. Stacked 3D memory with isolation layer between memory blocks and access conductors coupled to decoding elements in memory blocks
US10671349B2 (en) * 2017-07-24 2020-06-02 Tesla, Inc. Accelerated mathematical engine
US11507808B2 (en) * 2018-06-01 2022-11-22 Arizona Board Of Regents On Behalf Of Arizona State University Multi-layer vector-matrix multiplication apparatus for a deep neural network
US10664746B2 (en) * 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
KR102525165B1 (ko) * 2018-12-18 2023-04-24 삼성전자주식회사 연산 회로를 포함하는 비휘발성 메모리 장치 및 이를 포함하는 뉴럴 네트워크 시스템
US11934480B2 (en) * 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US20200401414A1 (en) * 2019-06-21 2020-12-24 Flex Logix Technologies, Inc. Multiplier-Accumulator Circuitry and Pipeline using Floating Point Data, and Methods of using Same
CN110414677B (zh) * 2019-07-11 2021-09-03 东南大学 一种适用于全连接二值化神经网络的存内计算电路
CN110569962B (zh) * 2019-08-08 2022-02-15 华中科技大学 一种基于1t1r存储器阵列的卷积计算加速器及其操作方法
CN110826709B (zh) * 2019-10-18 2021-04-06 华中科技大学 一种基于三维相变存储器的3d卷积运算装置及方法
CN111081306B (zh) * 2019-12-18 2023-03-31 山东华芯半导体有限公司 一种划分NANDFlash Wordline分组的方法
US11748100B2 (en) * 2020-03-19 2023-09-05 Micron Technology, Inc. Processing in memory methods for convolutional operations

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