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CN114127954B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN114127954B CN202180004469.0A CN202180004469A CN114127954B CN 114127954 B CN114127954 B CN 114127954B CN 202180004469 A CN202180004469 A CN 202180004469A CN 114127954 B CN114127954 B CN 114127954B
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Abstract

所述半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、第一源极/漏极(S/D)电极、第二S/D电极、第一栅极电极、第二栅极电极、第一钝化层、导电层和第二钝化层。所述第二氮化物基半导体层安置在所述第一氮化物基半导体层上。所述第一和第二S/D电极以及所述第一和第二栅极电极安置于所述第二氮化物基半导体层上方。所述第一钝化层覆盖所述第一和第二栅极电极。所述导电层安置在所述第一钝化层上方且包含电极部分和场板部分。所述第二钝化层安置在所述导电层上且穿透所述导电层以与所述第一钝化层接触。

Description

半导体装置及其制造方法
技术领域
本发明大体上涉及一种半导体装置。更确切地说，本发明涉及一种高电子迁移率晶体管(HEMT)半导体装置，其具有至少一个场板，所述场板具有孔隙以减小其应力。
背景技术
近年来，关于高电子迁移率晶体管(HEMT)的深入研究已经非常普遍，尤其是对于高功率切换和高频率应用。HEMT利用具有不同带隙的两种材料之间的异质结界面以形成量子阱状结构，所述量子阱状结构容纳二维电子气体(2DEG)区，从而满足高功率/频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。目前，需要改进HEMT装置的良率，由此使其适合于大批量生产。
发明内容
根据本公开的一个方面，提供一种氮化物基半导体装置。所述半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、第一源极/漏极(S/D)电极、第二S/D电极、第一栅极电极、第二栅极电极、第一钝化层、导电层和第二钝化层。第一氮化物基半导体层安置于衬底上方。第二氮化物基半导体层安置在第一氮化物基半导体层上且具有比所述第一氮化物基半导体层的带隙大的带隙。第一S/D电极和第二S/D电极安置于第二氮化物基半导体层上方。第一栅极电极和第二栅极电极安置于第二氮化物基半导体层上方以及第一和第二S/D电极之间。第一钝化层安置在第二氮化物基半导体层上且覆盖第一和第二栅极电极。导电层安置在第一钝化层上方且包含电极部分和场板部分。电极部分位于第一和第二栅极电极之间且与第二氮化物基半导体层接触。场板部分位于第一和第二栅极电极上方且直接连接到电极部分。第二钝化层安置在第一钝化层和导电层上，且具有在导电层的电极部分和场板部分之间的并穿透导电层以与第一钝化层接触的至少一个部分。
根据本公开的一个方面，提供一种用于制造半导体装置的方法。所述方法包含如下步骤。第一氮化物基半导体层形成于衬底上。第二氮化物基半导体层形成于第一氮化物基半导体层上。栅极电极形成于第二氮化物基半导体层上方。第一钝化层形成于第二氮化物基半导体层上以覆盖栅极电极。毯覆式导电层形成于第一钝化层上且横跨栅极电极。毯覆式导电层经图案化以形成包括场板部分和电极部分的导电层，所述场板部分和电极部分彼此连接且在场板部分和电极部分之间具有开口，使得所述开口与栅极电极的侧壁重叠。
根据本公开的一个方面，提供一种氮化物基半导体装置。所述半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、第一S/D电极、第二S/D电极、第一栅极电极、第二栅极电极、第一钝化层、第三S/D电极、场板和第二钝化层。第一氮化物基半导体层安置于衬底上方。第二氮化物基半导体层安置在第一氮化物基半导体层上且具有比所述第一氮化物基半导体层的带隙大的带隙。第一S/D电极和第二S/D电极安置于第二氮化物基半导体层上方。第一栅极电极和第二栅极电极安置于第二氮化物基半导体层上方以及第一和第二S/D电极之间。第一钝化层安置在第二氮化物基半导体层上且覆盖第一和第二栅极电极。第三S/D电极位于第一和第二栅极电极之间且与第二氮化物基半导体层接触。场板位于第一和第二栅极电极上方且直接连接到第三S/D电极。第三S/D电极和场板共同地在其间形成至少一个闭合环路开口。第二钝化层安置在第一钝化层上且覆盖场板以及第一、第二和第三S/D电极。开口被填充为使得至少一个部分与第一钝化层接触。
根据本公开的一个方面，提供一种氮化物基半导体装置。所述半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、第一栅极电极、第一S/D电极和第一场板。第一氮化物基半导体层安置于衬底上方。第二氮化物基半导体层安置在第一氮化物基半导体层上且具有比所述第一氮化物基半导体层的带隙大的带隙。第一和第二氮化物基半导体层共同地具有有源部分和电隔离部分，所述电隔离部分是非半导电的且环绕有源部分以形成沿着第一方向延伸且通过有源部分彼此间隔开的至少两个界面。第一栅极电极安置于第二氮化物基半导体层上方，且沿着不同于第一方向的第二方向并跨所述两个界面延伸，使得第一栅极电极延伸到电隔离部分。第一S/D电极安置于第二氮化物基半导体层上方且平行于第一栅极电极。第一场板安置于第二氮化物基半导体层和第一栅极电极上方，且沿着第二方向并跨所述两个界面延伸，使得场板延伸到电隔离部分，并在所述界面附近与第一栅极电极重叠。
根据本公开的一个方面，提供一种用于制造半导体装置的方法。所述方法包含如下步骤。第一氮化物基半导体层形成于衬底上。第二氮化物基半导体层形成于第一氮化物基半导体层上。栅极电极形成于第二氮化物基半导体层上方。场板形成在栅极电极上方。掩模层形成于场板上方，且具有彼此间隔开小于第一场板的长度的距离的相对边缘。在第二氮化物基半导体层上执行离子植入工艺，使得第二氮化物基半导体层具有从掩模层暴露的电隔离部分。
根据本公开的一个方面，提供一种氮化物基半导体装置。所述半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、栅极电极和场板。第一氮化物基半导体层安置于衬底上方。第二氮化物基半导体层安置在第一氮化物基半导体层上且具有比所述第一氮化物基半导体层的带隙大的带隙。第一和第二氮化物基半导体层共同地具有有源部分和电隔离部分，所述电隔离部分是非半导电的且环绕有源部分以形成沿着第一方向延伸且彼此间隔开某一距离的两个界面。栅极电极安置于第二氮化物基半导体层上方，且沿着不同于第一方向的第二方向并跨所述两个界面延伸，使得栅极电极延伸到电隔离部分。场板安置于第二氮化物基半导体层和栅极电极上方且沿着第二方向延伸大于两个界面之间的距离的长度，使得场板延伸到电隔离部分。
通过应用上述配置，因为导电层的场板部分的区域减小，所以导电层中应力的累积可降低，借此改进半导体装置的可靠性。导电层的场板部分可仍定位于栅极电极的正上方，因此相应源极或漏极区的电场分布的调制保持不变。此外，场板部分可形成为在有源部分与电隔离部分之间的界面附近覆盖栅极电极，且因此可保护栅极电极免受离子轰击的影响。
附图说明
结合附图阅读，从以下详细描述容易理解本公开的各方面。应注意，各种特征可能并不按比例绘制。也就是说，为了论述清楚起见，可以任意增大或缩小各种特征的尺寸。在下文中参考图式更详细地描述本公开的实施例，图式中：
图1A是根据本公开的一些实施例的半导体装置的布局；
图1B和图1C是跨图1A中的半导体装置100A的线1B-1B'和线1C-1C'的横截面图；
图2A、图2B和图2C示出根据本公开的一些实施例的用于制造半导体装置的方法的不同阶段；
图3A和图3B示出根据本公开的一些实施例的用于制造半导体装置的方法的不同阶段；
图4是根据本公开的一些实施例的半导体装置的横截面图；
图5是根据本公开的一些实施例的半导体装置的横截面图；
图6A是根据本公开的一些实施例的半导体装置的俯视图；
图6B和图6C是跨图6A中的半导体装置的线6B-6B'和线6C-6C'的横截面图；
图7A、图7B、图7C、图7D、图7E和图7F示出根据本公开的一些实施例的用于制造半导体装置的方法的不同阶段；
图8是根据本公开的一些实施例的半导体装置的俯视图；
图9A是根据本公开的一些实施例的半导体装置的俯视图；
图9B是跨图9A中的半导体装置的线9B-9B'的横截面图；
图10是根据本公开的一些实施例的半导体装置的俯视图；以及
图11是根据本公开的一些实施例的半导体装置的俯视图。
具体实施方式
贯穿图式和详细描述使用共同参考标号指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本公开的实施例。
相对于某一组件或组件群组或者组件或组件群组的某一平面而指定空间描述，例如“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“上面”、“下面”等等，以用于定向如相关联图中所示的(一个或多个)组件。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点不因此布置而有偏差。
此外，应注意，在实际装置中，归因于装置制造条件，描绘为大致矩形的各种结构的实际形状可能是弯曲的、具有圆化边缘、具有在某种程度上不均匀的厚度等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，将半导体装置/裸片/封装、其制造方法等阐述为优选实例。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下作出包含添加和/或替代在内的修改。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1A是根据本公开的一些实施例的半导体装置100A的布局。所述布局展示半导体装置100A的氮化物基半导体层112上方的电极120和122、栅极电极132和134以及导电层150之间的关系。这些元件可构成半导体装置100A中的晶体管的部分。所述布局反映半导体装置100A的俯视图，这意味着所述布局反映电极120和122、栅极电极132和134以及导电层150在氮化物基半导体层112上方形成为层且沿着垂直于这些层的方向检视。半导体装置100A的更多结构细节提供如下。
为了说明，图1B和图1C是跨图1A中的半导体装置100A的线1B-1B'和线1C-1C'的横截面图。半导体装置100A进一步包含衬底102、氮化物基半导体层110、p型掺杂III-V化合物半导体层130、134、钝化层140、160、164、接触通孔170、174、图案化导电层172、176，以及保护层178。
衬底102可以是半导体衬底。衬底102的示例性材料可包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的半导体材料。在一些实施例中，衬底102可包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如III-V化合物)。在其它实施例中，衬底102可包含例如但不限于一个或多个其它特征，例如掺杂区、掩埋层、外延(epi)层，或其组合。
氮化物基半导体层110安置在衬底102上方。氮化物基半导体层110的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。氮化物基半导体层112安置在氮化物基半导体层110上。氮化物基半导体层112的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
选择氮化物基半导体层110和112的示例性材料，使得氮化物基半导体层112的带隙(即，禁带宽度)大于氮化物基半导体层110的带隙，这会使其电子亲和势彼此不同并且在其间形成异质结。举例来说，当氮化物基半导体层110是具有大致3.4eV的带隙的未掺杂GaN层时，氮化物基半导体层112可选择为具有大致4.0eV的带隙的AlGaN层。由此，氮化物基半导体层110和112可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处生成三角阱电势，使得电子在三角阱电势中累积，由此邻近于异质结生成二维电子气体(2DEG)区。相应地，半导体装置100A可包含至少一个GaN基高电子迁移率晶体管(HEMT)。
在一些实施例中，半导体装置100A可进一步包含缓冲层、成核层或其组合(未示出)。缓冲层可安置在衬底102与氮化物基半导体层110之间。缓冲层可被配置成减少衬底102与氮化物基半导体层110之间的晶格和热失配，由此改善因失配/差异所致的缺陷。缓冲层可以包含III-V化合物。III-V化合物可以包含例如但不限于铝、镓、铟、氮或其组合。相应地，缓冲层的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。成核层可形成于衬底102与缓冲层之间。成核层可被配置成提供过渡以适应衬底102与缓冲层的III-氮化物层之间的失配/差异。成核层的示例性材料可包含例如但不限于AlN或其合金中的任一种。
p型掺杂III-V化合物半导体层130和134以及栅极电极132和136堆叠于氮化物基半导体层112上。p型掺杂III-V化合物半导体层130在氮化物基半导体层112和栅极电极132之间。p型掺杂III-V化合物半导体层134在氮化物基半导体层112和栅极电极136之间。在一些实施例中，半导体装置100A可进一步包含在p型掺杂III-V化合物半导体层130和134与栅极电极132和136之间的任选的电介质层(未示出)。
在图1B和1C的示例性图示中，半导体装置100A是增强型装置，当栅极电极132和136处于大致零偏压时，其处于常关状态。确切地说，p型掺杂III-V化合物半导体层130和134可与氮化物基半导体层112形成至少一个p-n结以耗尽2DEG区，使得2DEG区的对应于相应p型掺杂III-V化合物半导体层130或134下方的位置的至少一个区具有与2DEG区的其余部分不同的特性(例如，不同电子浓度)，且因此被阻挡。归因于此些机制，半导体装置100A具有常关特性。换句话说，当没有电压施加到栅极电极132和136或者施加到栅极电极132和136的电压小于阈值电压(即，在栅极电极132和136下方形成反转层所需的最小电压)时，p型掺杂III-V化合物半导体层130或134下方的2DEG区的区保持被阻挡，且因此没有电流穿过其中。此外，通过提供p型掺杂III-V化合物半导体层130和134，栅极泄漏电流减小，且实现断开状态期间阈值电压的增加。
在一些实施例中，可省略p型掺杂III-V化合物半导体层130和134，使得半导体装置100A为耗尽型装置，这意味着半导体装置100A在零栅极-源极电压下处于常开状态。
p型掺杂III-V化合物半导体层130和134的示例性材料可包含例如但不限于p掺杂III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN，或其组合。在一些实施例中，通过使用例如Be、Mg、Zn、Cd和Mg等p型杂质来实现p掺杂材料。在一些实施例中，氮化物基半导体层110包含未掺杂GaN且氮化物基半导体层112包含AlGaN，且p型掺杂III-V化合物半导体层112为p型GaN层，所述p型GaN层可使下伏能带结构向上弯曲且耗尽2DEG区的相应区域，从而将半导体装置100A置于断开状态条件中。在一些实施例中，栅极电极132和136可包含金属或金属化合物。栅极电极132和136可形成为单层，或者具有相同或不同组成的多个层。金属或金属化合物的示例性材料可包含例如(但不限于)W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、Si、其金属合金或化合物，或其它金属化合物。在一些实施例中，栅极电极132和136的示例性材料可以包含例如但不限于氮化物、氧化物、硅化物、经掺杂半导体或其组合。在一些实施例中，任选的电介质层可由单层或多层的电介质材料形成。示例性电介质材料可包含例如但不限于一个或多个氧化物层、SiOx层、SiNx层、高k电介质材料(例如，HfO2、Al2O3、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2等)或其组合。
钝化层140安置在氮化物基半导体层112上方。钝化层140可出于保护目的或为增强装置的电学性质(例如，通过提供不同层/元件之间/当中的电隔离效应)而形成。钝化层140覆盖氮化物基半导体层112的顶部表面。钝化层140覆盖p型掺杂III-V化合物半导体层130和134。钝化层140覆盖栅极电极132和136。钝化层140的示例性材料可包含例如(但不限于)SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、等离子体增强氧化物(PEOX)、四乙氧基硅烷常用缩写(TEOS)，或其组合。在一些实施例中，钝化层140可为多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合电介质层。
在一些实施例中，电极120可充当源极电极。在一些实施例中，电极120可充当漏极电极。在一些实施例中，电极122可充当源极电极。在一些实施例中，电极122可充当漏极电极。在一些实施例中，电极120和122中的每一个可称为源极/漏极(S/D)电极，这意味着，取决于装置设计，它们可充当源极电极或漏极电极。
电极120和122安置在氮化物基半导体层112上/上方/之上。电极120和122可位于栅极电极132和136的两个相对侧处，但可使用其它配置，尤其是当装置中采用多个源极、漏极或栅极电极时。栅极电极132和136位于电极120和122之间。在图1B和图1C的示例性图示中，电极120和122关于其间的栅极电极132和136对称。在一些实施例中，电极120和122可任选地关于其间的栅极电极132和136不对称。也就是说，电极120和122中的一个可比电极120和122中的另一个更接近栅极电极132和136的中间位置。电极120和122可穿透/通过钝化层140以接触氮化物基半导体层112。
在一些实施例中，电极120和122可以包含例如但不限于金属、合金、经掺杂半导体材料(例如经掺杂结晶硅)、例如硅化物和氮化物等化合物、其它导体材料，或其组合。电极120和122的示例性材料可以包含例如但不限于Ti、AlSi、TiN或其组合。电极120和122可为单层，或者具有相同或不同组成的多个层。在一些实施例中，电极120和122与氮化物基半导体层112形成欧姆接触。欧姆接触可通过将Ti、Al或其它合适的材料施加到电极120和122来实现。在一些实施例中，电极120和122中的每一个由至少一个保形层和导电填充物形成。保形层可以包覆导电填充物。保形层的示例性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可以包含例如但不限于AlSi、AlCu或其组合。
导电层150安置在氮化物基半导体层112和钝化层140上方。导电层150包含电极部分152和场板部分154。电极部分152直接连接到场板部分154。电极部分152位于栅极电极132和136之间。电极部分152可穿透/通过钝化层140以与氮化物基半导体层112接触。栅极电极132和136、电极120和122，以及导电层150的电极部分152可共同地充当具有2DEG区的至少一个氮化物基/GaN基HEMT，其可称为氮化物基/GaN基半导体装置。
在图1B和图1C的示例性图示中，栅极电极132和136关于其间的导电层150的电极部分152对称。在一些实施例中，栅极电极132和136可任选地关于其间的导电层150的电极部分152不对称。也就是说，栅极电极132和136中的一个可比栅极电极132和136中的另一个更接近导电层150的电极部分152。
导电层150的场板部分154位于栅极电极132和136上方。导电层150的场板部分154可改变源极区或漏极区的电场分布且影响半导体装置100A的击穿电压。换句话说，场板部分154可抑制所要区中的电场分布且减小其峰值。
电极部分152和场板部分154被布置成直接彼此连接，使得半导体装置100A的制造工艺可得以简化。举例来说，电极部分152和场板部分154可由相同单个导电层形成，因此半导体装置100A的制造工艺的阶段的数目减小。
然而，因为此单个导电层可在半导体装置的制造阶段期间具有大面积，所以其将产生显著应力，这引发下伏元件层处的裂缝或剥离。这样的裂缝将负面地影响装置的电学性质和可靠性。相应地，此单个导电层处可能发生过大面积问题。
相对于过大面积问题，出于避免应力累积的目的，导电层150可被设计为不连续导电层。此配置可缓解归因于应力的前述负面效应。本文中，词组“不连续导电层”意味着导电层150可具有至少一个孔隙/开口，使得在导电层150的至少一个竖直横截面视图中导电层150在其两个相对边缘之间具有至少一个内边界/界限(例如，如图1C所示)。
更确切地说，如图1A所示，导电层150可具有至少一个孔隙/开口155。相比于连续导电层，可通过形成孔隙/开口155来减小导电层150的面积。如此，导电层150中应力的累积可降低，借此改进半导体装置100A的可靠性。
在形成孔隙/开口155的情况下，导电层150可至少具有内部侧壁SW1和SW2。内部侧壁SW1和SW2的位置取决于孔隙/开口155的位置。举例来说，孔隙/开口155位于栅极电极132和134中的至少一个的正上方，这使得内部侧壁SW1可位于栅极电极132和134中的至少一个的正上方。电极部分152形成有内部侧壁SW2。场板部分154形成有内部侧壁SW1。电极部分和场板部分152和154的内部侧壁SW2和SW1可面向彼此。
导电层150的内部侧壁SW1和SW2可形成导电层150的闭合环路内边界。相应地，孔隙/开口155中的每一个可充当由导电层150的内部侧壁SW1和SW2共同形成的闭合环路图案。从半导体装置100A的俯视图来看，闭合环路孔隙/开口155可与栅极电极132和136重叠。电极部分152和场板部分154与闭合环路内边界隔开。导电层150可进一步包含连接电极部分和场板部分152和154的至少一个连接部分156。连接部分156位于电极部分和场板部分152和154之间。连接部分156位于电极部分和场板部分152和154的边缘处。利用连接部分156，当电压施加到导电层150时，电极部分和场板部分152和154可具有大体上相同的电位。
利用相应栅极电极132，氮化物基半导体层112上的栅极电极132的右边缘的至少一个部分的竖直突起脱离氮化物基半导体层112上的导电层150的竖直突起。至少从俯视图来看，栅极电极132的右侧壁位于场板部分154的内部侧壁SW1和电极部分152的侧壁SW2之间。
利用相应栅极电极136，氮化物基半导体层112上的栅极电极136的右边缘的至少一个部分的竖直突起脱离氮化物基半导体层112上的导电层150的竖直突起。至少从俯视图来看，栅极电极136的右侧壁位于场板部分154的内部侧壁SW1和电极部分152的侧壁SW2之间。
对于栅极电极132和136中的每一个，电极120或122附近的其一个边缘仍被导电层150的场板部分154覆盖。原因是改变相应源极区或漏极区的电场分布。因此，实现降低导电层150中应力的累积，同时保留对电场分布的调制。
孔隙/开口155中的每一个可形成为矩形形状。电极部分152和场板部分154可视为导电层150的彼此平行的多个条带。导电层150的条带平行于栅极电极132和134。导电层150的条带平行于电极120和122。
此外，如图1C所示，场板部分154的内部侧壁SW1在栅极电极132或136正上方的位置处向上延伸。电极部分152的侧壁SW2与栅极电极132或136隔开。因此，栅极电极132或136的朝向电极120或122的边缘位于导电层150的场板部分154的正下方。此配置是为了保持相应源极区或漏极区的电场分布的调制。
源极和导电层150的示例性材料可包含例如(但不限于)金属、合金、经掺杂半导体材料(例如经掺杂结晶硅)、其它合适的导体材料或其组合。在一些实施例中，导电层150的示例性材料可包含例如(但不限于)导电材料，例如Ti、Ta、TiN、TaN，或其组合。在一些实施例中，导电层150所述电极包含相同材料。
钝化层160安置在钝化层140和导电层150上。钝化层160覆盖电极120和122以及导电层150。因为导电层150形成为具有孔隙/开口155，所以钝化层160可具有穿透导电层150以与钝化层140接触的至少一个部分162。钝化层160的部分162位于孔隙/开口155内。钝化层160的部分162位于导电层150的电极部分152和场板部分154之间。在一些实施例中，钝化层160的部分162被导电层150完全围封/环绕。在一些实施例中，钝化层160的部分162被导电层150的电极部分152、场板部分154和连接部分156完全围封/环绕。在一些实施例中，孔隙/开口155中的每一个填充有相应部分162。依据所述配置，导电层150可牢固地定位以避免从钝化层140剥离。
钝化层160可充当平坦化层，其具有用以支撑其它层/元件的水平顶部表面。在一些实施例中，钝化层160可以形成为较厚，且对钝化层160执行例如化学机械抛光(CMP)工艺等平坦化工艺以移除多余部分，由此形成水平顶部表面。钝化层160的示例性材料可包含例如(但不限于)SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、PEOX、TEOS或其组合。在一些实施例中，钝化层160可为多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合电介质层。
接触通孔170安置于钝化层160内。接触通孔170穿透钝化层160。接触通孔170可纵向延伸以至少与电极120和122以及导电层150的电极部分152和场板154电耦合。接触通孔170中的至少一个可形成为与导电层150的电极部分152接触，且此电极部分经由连接部分156与场板154电耦合。接触通孔170中的至少一个可与电极部分152形成界面，其高于场板部分154的内部侧壁SW1的底部且低于场板部分154的内部侧壁SW1的顶部。接触通孔170的示例性材料可包含例如但不限于导电材料，例如金属或合金。
图案化导电层172安置在钝化层160和接触通孔170上。图案化导电层172与接触通孔170接触。图案化导电层172可以具有金属线、衬垫、迹线，或其组合，使得图案化导电层172可以形成至少一个电路。图案化导电层172的示例性材料可以包含例如但不限于导电材料。图案化导电层172可包含单个膜或多层膜，其具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合。
钝化层164安置于钝化层130和图案化导电层172上方。钝化层164覆盖钝化层160和图案化导电层172。钝化层164的示例性材料可包含例如(但不限于)SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、PEOX或其组合。在一些实施例中，钝化层164是多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合电介质层。
接触通孔174安置于钝化层164内。接触通孔174穿透钝化层164。接触通孔174可纵向延伸以至少与图案化导电层172电耦合。接触通孔174的示例性材料可包含例如但不限于导电材料，例如金属或合金。
图案化导电层176安置在钝化层164和接触通孔174上。图案化导电层176与接触通孔174接触。图案化导电层176可以具有金属线、衬垫、迹线，或其组合，使得图案化导电层176可以形成至少一个电路。图案化导电层176的示例性材料可以包含例如但不限于导电材料。图案化导电层176可包含单个膜或多层膜，其具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合。
保护层178安置于钝化层164和图案化导电层176上方。保护层178覆盖钝化层164和图案化导电层176。保护层178可防止图案化导电层176氧化。图案化导电层176的一些部分可穿过保护层178中的开口暴露，其被配置成电连接到外部元件(例如，外部电路)。
用于制造半导体装置100A的方法的不同阶段在图2A、图2B、图2C和图2D中展示，如下文所描述。在下文中，沉积技术可包含例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强型CVD(PECVD)、低压力CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
参考图2A，提供衬底102。氮化物基半导体层110和112可通过使用上文提及的沉积技术依次形成于衬底102上方。p型掺杂III-V化合物半导体层130和134以及栅极电极132和136可通过使用沉积技术和一系列图案化工艺依次形成在氮化物基半导体层112上方。在一些实施例中，图案化工艺可以包含光刻、曝光和显影、蚀刻、其它合适的工艺或其组合。钝化层140形成为覆盖p型掺杂III-V化合物半导体层130和134以及栅极电极132和136。可移除钝化层140的一部分以暴露氮化物基半导体层112。
参看图2B，毯覆式导电层150'形成于钝化层140上。毯覆式导电层150'可横跨栅极电极132和136。毯覆式导电层150'可形成为与氮化物基半导体层112的暴露部分接触。
参看图2C，毯覆式导电层150'经图案化以形成导电层150。导电层150包含彼此连接的电极部分152和场板部分154，如上文提及。导电层150经图案化以具有电极部分和场板部分152和154之间的至少一个孔隙/开口155。孔隙/开口155可与栅极电极132和136的侧壁重叠，使得栅极电极132和136至少具有不被导电层150覆盖的部分。此外，也可通过图案化毯覆式导电层150'来形成电极120和122。所形成的电极120和122与氮化物基半导体层112接触且与导电层150分离。在一些实施例中，图案化毯覆式导电层150可包含干式刻蚀工艺，其有利地应用于例如毯覆式导电层150等厚层。
在一些实施例中，图案化毯覆式导电层150'可执行两次。如图3A所示，可执行毯覆式导电层150'的图案化以形成与氮化物基半导体层112接触且与导电层150分离的电极120和122。在此阶段处，导电层150是无任何孔隙/开口的实心层。随后，如图3B所示，导电层150经图案化以形成彼此连接的电极部分152和场板部分154，如上文提及。此方式可改进导电层150的孔隙/开口的形成位置的准确性。
图4是根据本公开的一些实施例的半导体装置100B的横截面图。在当前实施例中，如图4的示例性图示中所展示，导电层150具有倾斜侧壁。更确切地说，电极部分152和场板部分154分别具有面向彼此的内部侧壁SW1和SW2。电极部分152和场板部分154的内部侧壁SW1和SW2在相反方向上倾斜。内部侧壁SW1和SW2的构形可通过变动工艺参数来实现。倾斜的内部侧壁SW1和SW2可从钝化层160接收较多力分量，这将有利于牢固地定位且避免从钝化层140剥离。此外，电极120和122可具有倾斜侧壁。
图5是根据本公开的一些实施例的半导体装置100C的横截面图。在当前实施例中，如图5的示例性图示中所展示，导电层150的闭合环路孔隙/开口155中的每一个具有弯曲边界。因为闭合环路孔隙/开口155可接收钝化层(例如，图1B的钝化层160)的一部分，所以其弯曲边界可有利地分散来自钝化层的应力。
上述实施例是相对于导电层的图案提供，且可进一步应用所描述的方式来改进半导体装置性能。
图6A是根据本公开的一些实施例的半导体装置200A的俯视图。为了使描述清楚，图6A中标记方向D1和D2，其彼此不同。举例来说，方向D1垂直于方向D2。
所述布局展示安置于半导体装置200A的氮化物基半导体层212上方的电极226、227和228、栅极电极224A和224B，以及场板250A和250B之间的关系。这些元件可构成半导体装置200A中的晶体管的部分。所述布局反映半导体装置200A的俯视图，这意味着所述布局反映电极226、227和228、栅极电极224A和224B，以及场板250A和250B形成为氮化物基半导体层212上方的层且沿着垂直于这些层的方向检视。半导体装置200A的更多结构细节提供如下。
为了说明，图6B和图6C是跨图6A中的半导体装置200A的线6B-6B'和线6C-6C'的横截面图。半导体装置200A进一步包含衬底202、氮化物基半导体层210、p型掺杂III-V化合物半导体层222A、222B、钝化层230、240、242、248、接触通孔260、264、图案化导电层262、266，以及保护层268。
衬底202可应用与如上文提及的衬底102的配置相同或类似的配置。
氮化物基半导体层210和212可应用与如上文提及的衬底102的配置相同或类似的配置。氮化物基半导体层210和212可共同地具有有源部分114和电隔离部分116，如图6A所示。电隔离部分216为非半导电的。本文中，术语“非半导电”意味着电隔离部分216即使偏置仍可提供电隔离性质。电隔离部分216可围封/环绕有源部分。有源部分214和电隔离部分216形成两个界面I1和I2。两个界面I1和I2沿着方向D1延伸。两个界面I1和I2相对且因此通过有源部分214彼此间隔开。
在一些实施例中，氮化物基半导体层210和212的电隔离部分216可掺杂有离子以实现电隔离目的。离子可包含例如(但不限于)氮离子、氟离子、氧离子、氩原子、铝原子或其组合。这些掺杂剂可使电隔离部分216具有高电阻率且因此充当电隔离区。有源部分214和电隔离部分216被配置成限定装置边界。相应地，半导体装置100A可包含位于有源部分214内且被电隔离部分216环绕的至少一个GaN基HEMT。
p型掺杂III-V化合物半导体层222A、222B安置于氮化物基半导体层212上方。p型掺杂III-V化合物半导体层222A、222B位于有源部分214内。p型掺杂III-V化合物半导体层222A、222B沿着方向D2延伸。p型掺杂III-V化合物半导体层222A、222B被配置成使半导体装置200A变为增强型，如上文提及。
栅极电极224A和224B安置于氮化物基半导体层212上方。栅极电极224A和224B安置于p型掺杂III-V化合物半导体层222A、222B上方。栅极电极224A和224B位于有源部分214内。栅极电极224A和224B沿着方向D2延伸。栅极电极224A和224B跨界面I1和I2延伸，使得栅极电极224A和224B可延伸到电隔离部分216。
电极226、227和228安置于氮化物基半导体层212上方。电极226、227和228位于有源部分214内。电极226、227和228沿着方向D2延伸。电极226、227和228被布置成平行于栅极电极224A和224B。取决于装置设计，电极226、227和228中的每一个可充当源极电极或漏极电极。在一些实施例中，226、227和228中的至少一个可充当源极电极。在一些实施例中，226、227和228中的至少一个可充当漏极电极。
安置于氮化物基半导体层212上方的电极226、227和228与栅极电极224A和224B之间的关系可应用与如上文提及的实施例的关系相同或类似的关系。栅极电极224A和224B以及电极226、227和228可共同地充当具有2DEG区的至少一个氮化物基/GaN基HEMT，其可称为氮化物基/GaN基半导体装置。
场板250A和250B安置于氮化物基半导体层212上方。场板250A和250B安置栅极电极224A和224B。场板250A和250B沿着方向D2延伸。场板250A和250B跨界面I1和I2延伸，使得场板250A和250B延伸到电隔离部分216。场板250A和250B可在界面I1和I2附近与栅极电极224A和224B重叠。更确切地说，栅极电极224A和224B以及场板250A和250B可与界面I1和I2水平地重叠。本文中，“水平地重叠”意味着：界面I1或I2可在半导体装置200A的布局中沿着水平方向(例如，图6A中的方向D1)穿过栅极电极224A和224B以及场板250A和250B。在一些实施例中，栅极电极224A和224B、场板250A和250B与界面I1和I2之间的重叠区域沿着方向D1延伸。如此，栅极电极224A具有在界面I1和I2附近以及跨所述界面的部分被场板250A覆盖。栅极电极224B具有在界面I1和I2附近以及跨所述界面的部分被场板250B覆盖。
此配置将保护栅极电极224A和224B的那些部分免遭损坏。原因是，电隔离部分216的形成涉及离子植入工艺，这可能损坏栅极电极224A和224B的那些部分。确切地说，在离子植入工艺期间，光致抗蚀剂层形成为覆盖栅极电极224A和224B。光致抗蚀剂层具有边缘/边界以限定有源部分214的区域。归因于工艺变化，光致抗蚀剂层的边缘/边界可具有不均匀厚度，这可能使栅极电极224A和224B的若干部分被离子轰击损坏。一旦栅极电极224A和224B的若干部分受损，至少一个泄漏电流将趋向于在此处发生，从而降低半导体装置100A的性能。
因此，因为栅极电极224A和224B的在界面I1和I2附近以及跨所述界面的部分被场板250A和250B覆盖，所以场板250A和250B可保护栅极电极224A和224B免遭离子轰击的损坏。相应地，避免泄漏电流的发生，从而改进半导体装置100A的性能。
为了进一步保护栅极电极224A和224B，场板250A和250B延伸到电隔离部分216。在此方面，场板250A和250B中的每一个具有两个相对端部部分以实现此目的。举例来说，场板250A具有两个相对端部部分252A和254A。端部部分252A和254A在栅极电极224A的正上方。端部部分252A和254A可与电隔离部分216重叠，使得端部部分252A和254A隔开的距离L1大于界面I1到界面I2的距离L2。界面I1和I2位于场板250A的两个相对侧表面之间。
场板250A和250B的构形仍可保持对电场分布的调制。举例来说，场板250A具有中心部分256A。中心部分256A位于端部部分252A和254A之间。中心部分256A位于有源部分214内。场板250A的中心部分256A与栅极电极224A竖直地重叠。本文中，“竖直地重叠”意味着：场板250A的中心部分256A位于栅极电极224A的正上方。中心部分256A的覆盖可向栅极电极224A提供对电场分布的调制。
此外，栅极电极224A具有在有源部分214内且不被场板250A的中心部分256A覆盖的部分。端部部分252A和254A可比中心部分256A宽。因为中心部分256A比端部部分252A和254A窄，所以端部部分252A和254A可视为相对于中心部分256A沿着方向D1延伸。场板250A的构形可减小场板250A的面积以便降低如上文提及的场板250A中应力的累积。
在一些实施例中，场板250A的中心部分256A覆盖栅极电极224A的两个边缘中的一个，且端部部分252A和254A中的每一个覆盖栅极电极224A的这两个边缘。依据所述配置，实现三个技术效应，包含：离子轰击的防护、对电场分布的调制，以及降低场板中应力的累积。
场板250B可应用与场板250A相同的构形/配置，因此，栅极电极224B和场板250B之间的关系可与栅极电极224A和场板250A之间的关系相同或类似。在一些实施例中，场板250A和250B为对称的。举例来说，场板250A和250B可关于电极227对称。
用于制造半导体装置200A的方法的不同阶段在图7A、图7B、图7C、图7D、图7E和图7F中展示，如下文所描述。
参考图7A，提供衬底202。氮化物基半导体层210和212可通过使用上文提及的沉积技术依次形成于衬底202上方。p型掺杂III-V化合物半导体层222A和222B以及栅极电极224A和224B可通过使用沉积技术和一系列图案化工艺依次形成在氮化物基半导体层212上方。钝化层230形成为覆盖p型掺杂III-V化合物半导体层222A和222B以及栅极电极224A和224B。
参看图7B，毯覆式导电层270形成于钝化层230上方。掩模层272形成于毯覆式导电层270上方。可使用掩模层272在毯覆式导电层270上执行图案化工艺。
参看图7C，毯覆式导电层270经图案化以在栅极电极224A和224B上方形成场板250A和250B。如上文描述，所形成的场板250A和250B可分别横跨栅极电极224A和224B，以便保护栅极电极224A和224B使其免遭离子轰击。随后，移除掩模层272。
参看图7D，钝化层240形成为覆盖场板250A和250B以及钝化层230。可移除钝化层230和240的若干部分以暴露氮化物基半导体层212。随后，可通过使用沉积技术和一系列图案化工艺从毯覆式导电层形成电极226、227和228。
参看图7E和图7F，其中图7F是对应于图7E的俯视图，掩模层280形成于场板250A和250B上方。掩模层280具有相对边缘，其彼此间隔开的距离282小于场板250A和250B中的每一个的长度284。在此方面，距离282和长度284是在栅极电极224A和224B延伸所沿的方向上。相应地，将有一些氮化物基半导体层210和212不被掩模层280覆盖。在形成掩模层280之后，在氮化物基半导体层210和212上执行离子植入工艺，使得氮化物基半导体层210和212共同地具有从掩模层280暴露的电隔离部分216。如上文描述，尽管掩模层280可归因于工艺变化而具有边缘处的不均匀厚度，但场板250A和250B可保护栅极电极224A和224B使其免遭离子轰击的非预期损坏。
图8是根据本公开的一些实施例的半导体装置200B的俯视图。在当前实施例中，如图8的示例性图示中所展示，形成场板290以替代场板250A和250B。场板290通过图案化毯覆式导电层而形成为具有环形形状。场板290以及栅极电极224A和224B出于防护离子轰击的目的而与界面I1和I2水平地重叠。
因为场板290为环形，所以一些栅极电极224A和224B暴露。电极227具有不被第一场板覆盖的部分。电极227的所述部分被场板290的环形围封/环绕。依据此配置，场板290仍可提供对电场分布的调制，其面积减小，以便降低其中应力的累积。
图9A是根据本公开的一些实施例的半导体装置200C的俯视图。图9B是跨图9A中的半导体装置200C的线9B-9B'的横截面图。在当前实施例中，如图9A和9B的示例性图示中所展示，导电层292形成为具有电极部分294和场板部分296，如上文描述(例如，图1A)。电极部分294可与氮化物基半导体层212接触而充当源极或漏极。场板部分296可划分成两个部分以分别覆盖栅极电极224A和224B。
电极部分294和场板部分296可通过单个图案化工艺由相同毯覆式导电材料制成。电极部分294和场板部分296彼此物理连接。导电层292可形成为跨界面I1和I2延伸以保护栅极电极224A和224B。当前实施例展示，场板对栅极电极的保护与不同半导体装置配置很大程度上兼容。
图10是根据本公开的一些实施例的半导体装置200D的俯视图。在当前实施例中，如图10的示例性图示中所展示，导电层292具有至少一个孔隙/开口以减小面积，以便降低其中应力的累积。导电层292形成为跨界面I1和I2延伸以保护栅极电极224A和224B。导电层292具有电极部分294和场板部分296之间的连接部分298。导电层292的连接部分298与界面I1和I2对准。场板部分296可划分成两个部分以分别覆盖栅极电极224A和224B。
图11是根据本公开的一些实施例的半导体装置200E的俯视图。在当前实施例中，如图11的示例性图示中所展示，导电层292具有电极部分294。电极部分294具有朝向栅极电极224A和224B延伸的顶部和底部边缘。电极部分294的顶部和底部边缘与界面I1和I2水平地重叠。电极部分294的顶部和底部边缘延伸以覆盖栅极电极224A和224B，以便保护其免遭离子轰击。在一些实施例中，半导体装置200E可进一步包含安置在导电层292上的一个或多个场板。
挑选和描述实施例是为了最佳地阐释本发明的原理和其实际应用，借此使所属领域的其他技术人员能够理解本发明的各种实施例和适合于所预期的特定用途的各种修改。
如本文中所使用且不另外定义，术语“大体上”、“实质上”、“大致”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，所述术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或者小于或等于±0.05％。术语“大体上共面”可指在数微米内沿同一平面定位的两个表面，例如在40μm内、30μm内、20μm内、10μm内，或1μm内沿着同一平面定位。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数个指代物。在一些实施例的描述中，一组件设置于另一组件“上”或“上方”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一个或多个中间组件位于前一组件和后一组件之间的情况。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书限定的本公开的真实精神和范围的情况下，作出各种改变并且用等效物替代。图示可能未必按比例绘制。归因于制造工艺和容差，本公开中的艺术再现和实际设备之间可能存在区别。此外，应理解，实际装置和层可能会偏离图式中的矩形层描绘，并且由于例如保形沉积、蚀刻等制造工艺，可能包含角表面或边缘、圆角等。可能存在未具体说明的本公开的其它实施例。应将说明书和图式视为说明性而非限制性的。可作出修改，以使特定情形、材料、物质组成、方法或工艺适于本公开的目标、精神和范围。所有此类修改旨在落入所附权利要求书的范围内。虽然本文所公开的方法已参考按特定次序执行的特定操作描述，但应理解，可在不脱离本公开的教示的情况下组合、细分这些操作或对这些操作进行重新排序以形成等效方法。因此，除非在本文中具体指示，否则操作的次序及分组并非限制性的。

Claims (25)

1.一种半导体装置，其特征在于，包括：
第一氮化物基半导体层，其安置在衬底上方；
第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上，且具有比所述第一氮化物基半导体层的带隙大的带隙；
第一源极/漏极电极和第二源极/漏极电极，其安置于所述第二氮化物基半导体层上方；
第一栅极电极和第二栅极电极，其安置于所述第二氮化物基半导体层上方以及所述第一和第二源极/漏极电极之间，所述第一栅极电极比所述第二栅极电极更靠近所述第一源极/漏极电极；
第一钝化层，其安置在所述第二氮化物基半导体层上且覆盖所述第一和第二栅极电极；
导电层，其安置于所述第一钝化层上方且包括：
电极部分，其位于所述第一和第二栅极电极之间且与所述第二氮化物基半导体层接触；以及
场板部分，其位于所述第一和第二栅极电极上方且直接连接到所述电极部分；
所述导电层设置有开口，所述导电层的开口暴露所述第一栅极电极的一部分和/或所述第二栅极电极的一部分，所述开口的延伸方向与所述第一栅极电极和/或所述第二栅极电极的延伸方向一致；
所述第一栅极电极在垂直于所述第一栅极电极的延伸方向上靠近所述第一源极/漏极电极的边缘被所述场板部分连续覆盖；和/或，所述第二栅极电极在垂直于所述第二栅极电极的延伸方向上靠近所述第二源极/漏极电极的边缘被所述场板部分连续覆盖；以及
第二钝化层，其安置在所述第一钝化层和所述导电层上，且具有在所述导电层的所述电极部分和所述场板部分之间的并穿透所述导电层以与所述第一钝化层接触的至少一个部分。
2.根据前述权利要求的任一项所述的半导体装置，其特征在于，所述第二钝化层的所述部分完全被所述导电层环绕。
3.根据前述权利要求的任一项所述的半导体装置，其特征在于，所述导电层具有位于所述第一和第二栅极电极中的至少一个的正上方的内部侧壁。
4.根据权利要求3所述的半导体装置，其特征在于，所述内部侧壁形成所述导电层的闭合环路内边界。
5.根据权利要求1所述的半导体装置，其特征在于，所述导电层的所述电极部分和场板部分分别具有面向彼此的侧壁。
6.根据权利要求1所述的半导体装置，其特征在于，所述导电层进一步包括位于其边缘处且连接所述电极部分和场板部分的连接部分。
7.根据权利要求1所述的半导体装置，其特征在于，所述第二氮化物基半导体层上的所述第一和第二栅极电极的边缘的部分的竖直突起脱离所述第二氮化物基半导体层上的所述导电层的竖直突起。
8.根据权利要求1所述的半导体装置，其特征在于，从俯视图来看，所述导电层具有彼此平行的多个条带。
9.根据权利要求8所述的半导体装置，其特征在于，所述第一和第二栅极电极平行于所述导电层的所述条带。
10.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
接触通孔，其与所述导电层的所述电极部分接触。
11.根据权利要求10所述的半导体装置，其特征在于，所述场板部分具有侧壁，所述侧壁的底部低于形成于所述导电层和所述接触通孔之间的界面。
12.根据权利要求10所述的半导体装置，其特征在于，所述场板部分具有侧壁，所述侧壁的顶部高于形成于所述导电层和所述接触通孔之间的界面。
13.根据权利要求1所述的半导体装置，其特征在于，从俯视图来看，所述第一和第二栅极电极中的每一个具有在所述电极部分和场板部分的侧壁之间的侧壁。
14.根据权利要求1所述的半导体装置，其特征在于，所述电极部分和场板部分分别具有面向彼此的且在相反方向上倾斜的侧壁。
15.根据权利要求1所述的半导体装置，其特征在于，所述导电层以及所述第一源极/漏极电极和第二源极/漏极电极包含氮化钛（TiN）。
16.一种用于制造半导体装置的方法，其特征在于，包括：
在衬底上方形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第二氮化物基半导体层上方形成栅极电极；
在所述第二氮化物基半导体层上形成第一钝化层以覆盖所述栅极电极；
在所述第一钝化层上且横跨所述栅极电极形成毯覆式导电层；以及
图案化所述毯覆式导电层以形成包括场板部分和电极部分的导电层，所述场板部分和电极部分彼此连接且在所述场板部分和所述电极部分之间具有开口，使得所述开口与所述栅极电极的侧壁重叠；
所述开口的延伸方向与所述栅极电极的延伸方向一致；所述栅极电极在垂直于所述栅极电极的延伸方向上的侧壁被所述场板部分连续覆盖。
17.根据权利要求16所述的方法，其特征在于，进一步包括：
在图案化所述毯覆式导电层之前，移除所述第一钝化层的一部分以暴露所述第二氮化物基半导体层。
18.根据权利要求16所述的方法，其特征在于，执行所述毯覆式导电层的图案化，使得与所述第二氮化物基半导体层接触且与所述导电层分离而形成至少一个源极/漏极电极。
19.根据权利要求16所述的方法，其特征在于，图案化所述毯覆式导电层包括干式刻蚀工艺。
20.根据权利要求16所述的方法，其特征在于，所述场板部分由氮化钛（TiN）制成。
21.一种半导体装置，其特征在于，包括：
第一氮化物基半导体层，其安置在衬底上方；
第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上，且具有比所述第一氮化物基半导体层的带隙大的带隙；
第一源极/漏极电极和第二源极/漏极电极，其安置于所述第二氮化物基半导体层上方；
第一栅极电极和第二栅极电极，其安置于所述第二氮化物基半导体层上方以及所述第一和第二源极/漏极电极之间，所述第一栅极电极比所述第二栅极电极更靠近所述第一源极/漏极电极；
第一钝化层，其安置在所述第二氮化物基半导体层上且覆盖所述第一和第二栅极电极；
第三源极/漏极电极，其位于所述第一和第二栅极电极之间且与所述第二氮化物基半导体层接触；
场板，其位于所述第一和第二栅极电极上方且直接连接到所述第三源极/漏极电极，其中所述第三源极/漏极电极和所述场板共同地在其间形成至少一个闭合环路开口；
所述第一栅极电极在垂直于所述第一栅极电极的延伸方向上靠近所述第一源极/漏极电极的边缘被所述场板连续覆盖；和/或，所述第二栅极电极在垂直于所述第二栅极电极的延伸方向上靠近所述第二源极/漏极电极的边缘被所述场板连续覆盖；以及
第二钝化层，其安置在所述第一钝化层上且覆盖所述场板以及所述第一、第二和第三源极/漏极电极，其中所述开口被填充为使得至少一个部分与所述第一钝化层接触。
22.根据权利要求21所述的半导体装置，其特征在于，所述场板具有在所述栅极电极正上方的侧壁。
23.根据权利要求21所述的半导体装置，其特征在于，从所述半导体装置的俯视图来看，所述闭合环路开口与所述栅极电极重叠。
24.根据权利要求21所述的半导体装置，其特征在于，所述闭合环路开口具有弯曲边界。
25.根据权利要求21所述的半导体装置，其特征在于，所述场板包含氮化钛（TiN）。
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CN111682065B (zh) * 2020-06-19 2023-04-18 英诺赛科（珠海）科技有限公司 具有非对称栅极结构的半导体器件
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