CN114093932B - 一种集成电路封装结构及其制备方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 28
- 238000002360 preparation method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 222
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 66
- 239000000853 adhesive Substances 0.000 claims description 52
- 230000001070 adhesive effect Effects 0.000 claims description 52
- 239000011347 resin Substances 0.000 claims description 29
- 229920005989 resin Polymers 0.000 claims description 29
- 238000007789 sealing Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000000243 solution Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000011161 development Methods 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 239000003522 acrylic cement Substances 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 239000013464 silicone adhesive Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/041—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in subclass H10F
- H01L25/042—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in subclass H10F the devices being arranged next to each other
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
- H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
- H01L25/072—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D the devices being arranged next to each other
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F71/00—Manufacture or treatment of devices covered by this subclass
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F77/00—Constructional details of devices covered by this subclass
- H10F77/70—Surface textures, e.g. pyramid structures
- H10F77/703—Surface textures, e.g. pyramid structures of the semiconductor bodies, e.g. textured active layers
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明涉及一种集成电路封装结构及其制备方法，涉及半导体封装领域。通过在所述第一半导体管芯的所述第一、第二侧边上分别形成多个第一凹槽，进而在所述第二半导体管芯的所述第一、第二侧边上分别形成多个第一凸起，进而将所述第二半导体管芯的所述第一侧边上的所述第一凸起分别嵌入到相应的所述第一半导体管芯的所述第一侧边上的所述第一凹槽中，通过类似的工艺手段，使得第一、第二、第三、第四半导体管芯相互嵌合在一起，在提高集成电路封装结构的集成度的同时减少整个集成电路封装结构的体积，同时由于四个半导体管芯接合在一起为后续电容结构的制备提供了足够的空间，便于电容容量大的电容结构的形成，进而不需额外设置电容元件。
Description
技术领域
本发明涉及半导体封装领域，特别是涉及一种集成电路封装结构及其制备方法。
背景技术
集成电路封装是伴随集成电路的发展而前进的。随着宇航、航空、机械、轻工、化工等各个行业的不断发展，整机也向着多功能、小型化方向变化。这样，就要求集成电路的集成度越来越高，功能越来越复杂。相应地要求集成电路封装密度越来越大，引线数越来越多，而体积越来越小，重量越来越轻，更新换代越来越快，封装结构的合理性和科学性将直接影响集成电路的质量。在现有的集成电路封装结构中，通常需要在电路基板上设置半导体芯片的同时还需要额外设置电容、电感、电阻等被动元件，这造成集成电路封装的体积变大，进而不利于集成电路封装向小型化发展的技术趋势。
发明内容
本发明的目的是克服上述现有技术的不足，提供一种集成电路封装结构及其制备方法。
为实现上述目的，本发明采用的技术方案是：
一种集成电路封装结构的制备方法，包括以下步骤：
步骤（1）：提供第一半导体管芯，对所述第一半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第一半导体管芯的所述第一、第二侧边上分别形成多个第一凹槽。
步骤（2）：提供第二半导体管芯，对所述第二半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第二半导体管芯的所述第一、第二侧边上分别形成多个第一凸起。
步骤（3）：接着将所述第二半导体管芯的所述第一侧边上的所述第一凸起分别嵌入到相应的所述第一半导体管芯的所述第一侧边上的所述第一凹槽中。
步骤（4）：接着提供第三半导体管芯，对所述第三半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第三半导体管芯的所述第一、第二侧边上分别形成多个第二凹槽。
步骤（5）：接着将所述第二半导体管芯的所述第二侧边上的所述第一凸起分别嵌入到相应的所述第三半导体管芯的所述第一侧边上的所述第二凹槽中。
步骤（6）：提供第四半导体管芯，对所述第四半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第四半导体管芯的所述第一、第二侧边上分别形成多个第二凸起。
步骤（7）：接着将所述第四半导体管芯的所述第一侧边上的所述第二凸起分别嵌入到相应的所述第三半导体管芯的所述第二侧边上的所述第二凹槽中，并将所述第四半导体管芯的所述第二侧边上的所述第二凸起分别嵌入到相应的所述第一半导体管芯的所述第二侧边上的所述第一凹槽中。
步骤（8）：接着形成一树脂密封层，所述树脂密封层包裹所述第一、第二、第三、第四半导体管芯。
步骤（9）：接着在所述树脂密封层的上表面形成一凹腔，接着在所述凹腔的底部形成多个第一贯穿孔并在所述树脂密封层的一端形成多个第二贯穿孔。
步骤（10）：接着沉积导电材料以形成第一导电层，所述第一导电层覆盖所述凹腔的底部且填充所述第一贯穿孔，接着在所述第一导电层上沉积电介质材料以形成第一电介质层，接着在所述第一电介质层上沉积导电材料以形成第二导电层，所述第二导电层覆盖所述第一电介质层且填充所述第二贯穿孔，所述第一导电层、所述第一电介质层和所述第二导电层组成电容结构。
步骤（11）：接着在所述树脂密封层的下表面形成一重新分布层，所述重新分布层与所述第一、第二、第三、第四半导体管芯以及所述第一、第二导电层电连接。
在更优选的技术方案中，利用湿法刻蚀、切割、激光烧蚀中的一种或多种工艺形成所述第一凹槽、所述第一凸起、所述第二凹槽和所述第二凸起。
在更优选的技术方案中，在所述步骤（3）中，首先在所述第一半导体管芯的所述第一侧边上的所述第一凹槽中设置粘结材料，并在所述第二半导体管芯的所述第一侧边上设置粘结材料，进而利用粘结材料将所述第一半导体管芯和所述第二半导体管芯固定在一起。
在更优选的技术方案中，在所述步骤（5）中，首先在所述第三半导体管芯的所述第一侧边上的所述第二凹槽中设置粘结材料，并在所述第二半导体管芯的所述第二侧边上设置粘结材料，进而利用粘结材料将所述第三半导体管芯和所述第二半导体管芯固定在一起。
在更优选的技术方案中，在所述步骤（7）中，首先在所述第三半导体管芯的所述第二侧边上的所述第二凹槽中设置粘结材料，接着在所述第一半导体管芯的所述第二侧边上的所述第一凹槽中设置粘结材料，接着在所述第四半导体管芯的所述第一、第二侧边上设置粘结材料，进而利用粘结材料将所述第四半导体管芯与所述第一、第三半导体管芯固定在一起。
在更优选的技术方案中，在所述步骤（9）中，所述凹腔的第一侧壁超过所述第一、第四半导体管芯的边缘，所述凹腔的第二侧壁超过所述第一、第二半导体管芯的边缘，所述凹腔的第三侧壁超过所述第二、第三半导体管芯的边缘，所述凹腔的第四侧壁超过所述第三、第四半导体管芯的边缘。
在更优选的技术方案中，在所述步骤（9）中，所述凹腔的底面与所述第一半导体管芯的顶面之间的树脂密封层的厚度为10-100微米。
在更优选的技术方案中，在所述步骤（10）中，所述第一导电层和所述第二导电层的材质为铜、铝、钨、钛、镍、硅中的一种或者是两种以上所组成的合金。所述所述第一电介质层的材质为氮化硅、氮氧化硅、氧化硅、氧化铝、氧化铪中的一种或多种。
在更优选的技术方案中，在所述步骤（11）中，在所述重新分布层上形成导电阵列。
在更优选的技术方案中，本发明还提出一种集成电路封装结构，其采用上述制备方法形成的。
相较于现有技术，本发明的集成电路封装结构及其制备方法有如下的有益效果：
在所述第一半导体管芯的所述第一、第二侧边上分别形成多个第一凹槽，进而在所述第二半导体管芯的所述第一、第二侧边上分别形成多个第一凸起，进而将所述第二半导体管芯的所述第一侧边上的所述第一凸起分别嵌入到相应的所述第一半导体管芯的所述第一侧边上的所述第一凹槽中，通过类似的工艺手段，使得第一、第二、第三、第四半导体管芯相互嵌合在一起，有效提高了多个芯片之间的接合稳定性，进而在提高集成电路封装结构的集成度的同时减少整个集成电路封装结构的体积，同时由于四个半导体管芯接合在一起为后续电容结构的制备提供了足够的空间，便于电容容量大的电容结构的形成，进而不需额外设置电容元件。且在后续制备工艺中，通过仅在树脂密封层的上表面形成一凹腔，进而仅将电容元件设置在该凹腔中且不接触上述的各半导体管芯，进而避免电容元件的制备过程影响各半导体管芯的性能，且凹腔的设置有效保护电容元件的稳定性，且便于集成电路封装结构的小型化和轻薄化设计。
附图说明
图1-11为本发明的集成电路封装结构的制备过程中各步骤的结构示意图。
具体实施方式
为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其 它实施例，都属于本发明保护的范围。
本发明提出一种集成电路封装结构的制备方法，包括以下步骤：
步骤（1）：提供第一半导体管芯，对所述第一半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第一半导体管芯的所述第一、第二侧边上分别形成多个第一凹槽。
步骤（2）：提供第二半导体管芯，对所述第二半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第二半导体管芯的所述第一、第二侧边上分别形成多个第一凸起。
步骤（3）：接着将所述第二半导体管芯的所述第一侧边上的所述第一凸起分别嵌入到相应的所述第一半导体管芯的所述第一侧边上的所述第一凹槽中。
步骤（4）：接着提供第三半导体管芯，对所述第三半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第三半导体管芯的所述第一、第二侧边上分别形成多个第二凹槽。
步骤（5）：接着将所述第二半导体管芯的所述第二侧边上的所述第一凸起分别嵌入到相应的所述第三半导体管芯的所述第一侧边上的所述第二凹槽中。
步骤（6）：提供第四半导体管芯，对所述第四半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第四半导体管芯的所述第一、第二侧边上分别形成多个第二凸起。
步骤（7）：接着将所述第四半导体管芯的所述第一侧边上的所述第二凸起分别嵌入到相应的所述第三半导体管芯的所述第二侧边上的所述第二凹槽中，并将所述第四半导体管芯的所述第二侧边上的所述第二凸起分别嵌入到相应的所述第一半导体管芯的所述第二侧边上的所述第一凹槽中。
步骤（8）：接着形成一树脂密封层，所述树脂密封层包裹所述第一、第二、第三、第四半导体管芯。
步骤（9）：接着在所述树脂密封层的上表面形成一凹腔，接着在所述凹腔的底部形成多个第一贯穿孔并在所述树脂密封层的一端形成多个第二贯穿孔。
步骤（10）：接着沉积导电材料以形成第一导电层，所述第一导电层覆盖所述凹腔的底部且填充所述第一贯穿孔，接着在所述第一导电层上沉积电介质材料以形成第一电介质层，接着在所述第一电介质层上沉积导电材料以形成第二导电层，所述第二导电层覆盖所述第一电介质层且填充所述第二贯穿孔，所述第一导电层、所述第一电介质层和所述第二导电层组成电容结构。
步骤（11）：接着在所述树脂密封层的下表面形成一重新分布层，所述重新分布层与所述第一、第二、第三、第四半导体管芯以及所述第一、第二导电层电连接。
进一步的，利用湿法刻蚀、切割、激光烧蚀中的一种或多种工艺形成所述第一凹槽、所述第一凸起、所述第二凹槽和所述第二凸起。
进一步的，在所述步骤（3）中，首先在所述第一半导体管芯的所述第一侧边上的所述第一凹槽中设置粘结材料，并在所述第二半导体管芯的所述第一侧边上设置粘结材料，进而利用粘结材料将所述第一半导体管芯和所述第二半导体管芯固定在一起。
进一步的，在所述步骤（5）中，首先在所述第三半导体管芯的所述第一侧边上的所述第二凹槽中设置粘结材料，并在所述第二半导体管芯的所述第二侧边上设置粘结材料，进而利用粘结材料将所述第三半导体管芯和所述第二半导体管芯固定在一起。
进一步的，在所述步骤（7）中，首先在所述第三半导体管芯的所述第二侧边上的所述第二凹槽中设置粘结材料，接着在所述第一半导体管芯的所述第二侧边上的所述第一凹槽中设置粘结材料，接着在所述第四半导体管芯的所述第一、第二侧边上设置粘结材料，进而利用粘结材料将所述第四半导体管芯与所述第一、第三半导体管芯固定在一起。
进一步的，在所述步骤（9）中，所述凹腔的第一侧壁超过所述第一、第四半导体管芯的边缘，所述凹腔的第二侧壁超过所述第一、第二半导体管芯的边缘，所述凹腔的第三侧壁超过所述第二、第三半导体管芯的边缘，所述凹腔的第四侧壁超过所述第三、第四半导体管芯的边缘。
进一步的，在所述步骤（9）中，所述凹腔的底面与所述第一半导体管芯的顶面之间的树脂密封层的厚度为10-100微米。
进一步的，在所述步骤（10）中，所述第一导电层和所述第二导电层的材质为铜、铝、钨、钛、镍、硅中的一种或者是两种以上所组成的合金。所述第一电介质层的材质为氮化硅、氮氧化硅、氧化硅、氧化铝、氧化铪中的一种或多种。
进一步的，在所述步骤（11）中，在所述重新分布层上形成导电阵列。
本发明还提出一种集成电路封装结构，其采用上述制备方法形成的。
如图1～图11所示，本实施例提供一种集成电路封装结构的制备方法，该制备方法包括以下步骤：
如图1所示，在步骤（1）中，提供第一半导体管芯100，对所述第一半导体管芯100的第一侧边和第二侧边进行刻蚀处理，以在所述第一半导体管芯100的所述第一、第二侧边上分别形成多个第一凹槽101。
在具体的实施例中，所述第一半导体管芯100可以是光电二极管、光电晶体管、微处理器、功率芯片、数字信号处理芯片、专用集成电路芯片、存储器等有源器件。
在具体的实施例中，可以设置临时载板，进而将所述第一半导体管芯100设置在所述临时载板上，接着形成一硬掩膜层，接着在所述硬掩膜层上涂覆光致抗刻蚀剂，更具体的可以为正性光致抗刻蚀剂或者负性光致抗刻蚀剂，进而通过曝光显影工艺形成图案化的掩膜版，接着将图案化的掩膜版的图案转移至所述硬掩膜层，以形成具有图案化的硬掩膜，接着利用图案化的硬掩膜对所述第一半导体管芯100进行湿法刻蚀、切割、激光烧蚀中的一种或多种工艺形成多个所述第一凹槽101。
在具体的实施例中，多个所述第一凹槽101的具体个数为三个、四个、五个或六个。
如图2所示，在步骤（2）中，提供第二半导体管芯200，对所述第二半导体管芯200的第一侧边和第二侧边进行刻蚀处理，以在所述第二半导体管芯200的所述第一、第二侧边上分别形成多个第一凸起201。
在具体的实施例中，所述第二半导体管芯200可以是与所述第一半导体管芯100相配合的器件，进一步的，所述第二半导体管芯200可以是光电二极管、光电晶体管、微处理器、功率芯片、数字信号处理芯片、专用集成电路芯片、存储器等器件。
在具体的实施例中，可以提供另一临时载板，进而在该临时载板上设置所述第二半导体管芯200，接着形成一硬掩膜层，接着在所述硬掩膜层上涂覆光致抗刻蚀剂，更具体的可以为正性光致抗刻蚀剂或者负性光致抗刻蚀剂，进而通过曝光显影工艺形成图案化的掩膜版，接着将图案化的掩膜版的图案转移至所述硬掩膜层，以形成具有图案化的硬掩膜，接着利用图案化的硬掩膜对所述第二半导体管芯200进行湿法刻蚀、切割、激光烧蚀中的一种或多种工艺形成多个所述第一凸起201，所述二半导体管芯200的所述第一侧边上的所述第一凸起201与所述第一半导体管芯100的所述第一侧边上的所述第一凹槽101分别一一对应设置。
如图3所示，在步骤（3）中，接着将所述第二半导体管芯200的所述第一侧边上的所述第一凸起201分别嵌入到相应的所述第一半导体管芯100的所述第一侧边上的所述第一凹槽101中。
其中，在所述步骤（3）中，首先在所述第一半导体管芯100的所述第一侧边上的所述第一凹槽101中设置粘结材料，并在所述第二半导体管芯200的所述第一侧边上设置粘结材料，进而利用粘结材料将所述第一半导体管芯100和所述第二半导体管芯200固定在一起。
在具体的实施例中，通过在所述第一凹槽101中设置粘结材料进而可以提高所述第一凸起201与所述第一凹槽101之间的接合稳定性，且通过在所述第二半导体管芯200的所述第一侧边上设置粘结材料，进而便于所述第一半导体管芯100的所述第一侧边粘结至所述第二半导体管芯的所述第一侧边。
在具体的实施例中，所述粘结材料可以是环氧基粘结剂、丙烯酸基粘结剂、有机硅粘结剂等合适的有机粘结材料，进而便于第一半导体管芯100和第二半导体管芯200之间的粘合稳固性，且由于上述第一凹槽和第一凸起的设置，可以在管芯粘合过程中吸收机械应力，进而可以避免开裂，进而可以提高二者之间的键合稳固性。
如图4所示，在步骤（4）中，接着提供第三半导体管芯300，对所述第三半导体管芯300的第一侧边和第二侧边进行刻蚀处理，以在所述第三半导体管芯300的所述第一、第二侧边上分别形成多个第二凹槽301。
在具体的实施例中，可以利用与形成所述第一凹槽101类似的工艺形成所述第二凹槽301。
如图5所示，在步骤（5）中，接着将所述第二半导体管芯200的所述第二侧边上的所述第一凸起201分别嵌入到相应的所述第三半导体管芯300的所述第一侧边上的所述第二凹槽301中。
其中，在所述步骤（5）中，首先在所述第三半导体管芯300的所述第一侧边上的所述第二凹槽301中设置粘结材料，并在所述第二半导体管芯200的所述第二侧边上设置粘结材料，进而利用粘结材料将所述第三半导体管芯300和所述第二半导体管芯200固定在一起。
在具体的实施例中，通过在所述第二凹槽301中设置粘结材料进而可以提高所述第一凸起201与所述第二凹槽301之间的接合稳定性，且通过在所述第三半导体管芯300的所述第一侧边上设置粘结材料，进而便于所述第三半导体管芯300的所述第一侧边粘结至所述第二半导体管芯的所述第二侧边。
在具体的实施例中，所述粘结材料可以是环氧基粘结剂、丙烯酸基粘结剂、有机硅粘结剂等合适的有机粘结材料，进而便于第三半导体管芯300和第二半导体管芯200之间的粘合稳固性，且由于上述第二凹槽301和第一凸起201的设置，可以在管芯粘合过程中吸收机械应力，进而可以避免开裂，进而可以提高二者之间的键合稳固性。
如图6所示，在步骤（6）中，提供第四半导体管芯400，对所述第四半导体管芯400的第一侧边和第二侧边进行刻蚀处理，以在所述第四半导体管芯400的所述第一、第二侧边上分别形成多个第二凸起401。
在具体的实施例中，可以利用与形成所述第一凸起201类似的工艺形成所述第二凸起401。
如图7所示，在步骤（7）中，接着将所述第四半导体管芯400的所述第一侧边上的所述第二凸起401分别嵌入到相应的所述第三半导体管芯300的所述第二侧边上的所述第二凹槽301中，并将所述第四半导体管芯400的所述第二侧边上的所述第二凸起401分别嵌入到相应的所述第一半导体管芯100的所述第二侧边上的所述第一凹槽101中。
其中，在所述步骤（7）中，首先在所述第三半导体管芯300的所述第二侧边上的所述第二凹槽301中设置粘结材料，接着在所述第一半导体管芯100的所述第二侧边上的所述第一凹槽101中设置粘结材料，接着在所述第四半导体管芯400的所述第一、第二侧边上设置粘结材料，进而利用粘结材料将所述第四半导体管芯400与所述第一、第三半导体管芯100和300固定在一起。
在具体的实施例中，通过在所述第一、第二凹槽101、301中设置粘结材料进而可以提高所述第二凸起401与所述第一、第二凹槽101、301之间的接合稳定性，且通过在所述第四半导体管芯400的所述第一、第二侧边上设置粘结材料，进而便于所述第四半导体管芯400的所述第一、第二侧边分别粘结至所述第三半导体管芯300的所述第二侧边和第一半导体管芯100的所述第二侧边。
在具体的实施例中，所述粘结材料可以是环氧基粘结剂、丙烯酸基粘结剂、有机硅粘结剂等合适的有机粘结材料，进而便于第四半导体管芯400和第一、第三半导体管芯之间的粘合稳固性，且由于上述第二凸起401、第一凹槽101和第二凹槽201的设置，可以在管芯粘合过程中吸收机械应力，进而可以避免开裂，进而可以提高三者之间的键合稳固性。
如图8所示，在步骤（8）中，接着形成一树脂密封层500，所述树脂密封层500包裹所述第一、第二、第三、第四半导体管芯100、200、300、400。
在具体的实施例中，所述树脂密封层可以为环氧树脂材料。
在具体的实施例中，通过传递模塑、注塑、涂覆、热压合等合适的工艺形成所述树脂密封层。
如图9示，在步骤（9）中，接着在所述树脂密封层500的上表面形成一凹腔501，接着在所述凹腔501的底部形成多个第一贯穿孔502并在所述树脂密封层500的一端形成多个第二贯穿孔503。
其中，在所述步骤（9）中，所述凹腔501的第一侧壁超过所述第一、第四半导体管芯100、400的边缘，所述凹腔501的第二侧壁超过所述第一、第二半导体管芯100、200的边缘，所述凹腔501的第三侧壁超过所述第二、第三半导体管芯200、300的边缘，所述凹腔501的第四侧壁超过所述第三、第四半导体管芯300、400的边缘。
其中，在所述步骤（9）中，所述凹腔501的底面与所述第一半导体管芯100的顶面之间的树脂密封层的厚度为10-100微米。
在具体的实施例中，通过激光烧蚀工艺形成所述凹腔501。
在具体的实施例中，由于所述凹腔501的四个侧壁超过四个半导体管芯的边缘，进而可以形成大尺寸的凹腔501，进而可以在树脂密封层500中集成大尺寸的电容元件。
如图10示，在步骤（10）中，接着沉积导电材料以形成第一导电层601，所述第一导电层601覆盖所述凹腔501的底部且填充所述第一贯穿孔502，接着在所述第一导电层601上沉积电介质材料以形成第一电介质层602，接着在所述第一电介质层602上沉积导电材料以形成第二导电层603，所述第二导电层603覆盖所述第一电介质层602且填充所述第二贯穿孔503，所述第一导电层601、所述第一电介质层602和所述第二导电层603组成电容结构。
其中，在所述步骤（10）中，所述第一导电层601和所述第二导电层603的材质为铜、铝、钨、钛、镍、硅中的一种或者是两种以上所组成的合金。所述所述第一电介质层602的材质为氮化硅、氮氧化硅、氧化硅、氧化铝、氧化铪中的一种或多种。
在具体的实施例中，所述第一导电层601和所述第二导电层603通过电镀、热蒸镀、磁控溅射、化学镀、化学气相沉积等合适的工艺形成。所述第一电介质层602通过化学气相沉积工艺形成。
如图11示，在步骤（11）中，接着在所述树脂密封层600的下表面形成一重新分布层700，所述重新分布层700与所述第一、第二、第三、第四半导体管芯100-400以及所述第一、第二导电层601和603电连接。
进一步的，在所述步骤（11）中，在所述重新分布层700上形成导电阵列800。
如图11示，本发明还提出一种集成电路封装结构，其采用上述制备方法形成的。
相较于现有技术，本发明的集成电路封装结构及其制备方法有如下的有益效果：
在所述第一半导体管芯的所述第一、第二侧边上分别形成多个第一凹槽，进而在所述第二半导体管芯的所述第一、第二侧边上分别形成多个第一凸起，进而将所述第二半导体管芯的所述第一侧边上的所述第一凸起分别嵌入到相应的所述第一半导体管芯的所述第一侧边上的所述第一凹槽中，通过类似的工艺手段，使得第一、第二、第三、第四半导体管芯相互嵌合在一起，有效提高了多个芯片之间的接合稳定性，进而在提高集成电路封装结构的集成度的同时减少整个集成电路封装结构的体积，同时由于四个半导体管芯接合在一起为后续电容结构的制备提供了足够的空间，便于电容容量大的电容结构的形成，进而不需额外设置电容元件。且在后续制备工艺中，通过仅在树脂密封层的上表面形成一凹腔，进而仅将电容元件设置在该凹腔中且不接触上述的各半导体管芯，进而避免电容元件的制备过程影响各半导体管芯的性能，且凹腔的设置有效保护电容元件的稳定性，且便于集成电路封装结构的小型化和轻薄化设计。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种集成电路封装结构的制备方法，其特征在于：包括以下步骤：
步骤（1）：提供第一半导体管芯，对所述第一半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第一半导体管芯的所述第一、第二侧边上分别形成多个第一凹槽；
步骤（2）：提供第二半导体管芯，对所述第二半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第二半导体管芯的所述第一、第二侧边上分别形成多个第一凸起；
步骤（3）：接着将所述第二半导体管芯的所述第一侧边上的所述第一凸起分别嵌入到相应的所述第一半导体管芯的所述第一侧边上的所述第一凹槽中；
步骤（4）：接着提供第三半导体管芯，对所述第三半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第三半导体管芯的所述第一、第二侧边上分别形成多个第二凹槽；
步骤（5）：接着将所述第二半导体管芯的所述第二侧边上的所述第一凸起分别嵌入到相应的所述第三半导体管芯的所述第一侧边上的所述第二凹槽中；
步骤（6）：提供第四半导体管芯，对所述第四半导体管芯的第一侧边和第二侧边进行刻蚀处理，以在所述第四半导体管芯的所述第一、第二侧边上分别形成多个第二凸起；
步骤（7）：接着将所述第四半导体管芯的所述第一侧边上的所述第二凸起分别嵌入到相应的所述第三半导体管芯的所述第二侧边上的所述第二凹槽中，并将所述第四半导体管芯的所述第二侧边上的所述第二凸起分别嵌入到相应的所述第一半导体管芯的所述第二侧边上的所述第一凹槽中；
步骤（8）：接着形成一树脂密封层，所述树脂密封层包裹所述第一、第二、第三、第四半导体管芯；
步骤（9）：接着在所述树脂密封层的上表面形成一凹腔，接着在所述凹腔的底部形成多个第一贯穿孔并在所述树脂密封层的一端形成多个第二贯穿孔；
步骤（10）：接着沉积导电材料以形成第一导电层，所述第一导电层覆盖所述凹腔的底部且填充所述第一贯穿孔，接着在所述第一导电层上沉积电介质材料以形成第一电介质层，接着在所述第一电介质层上沉积导电材料以形成第二导电层，所述第二导电层覆盖所述第一电介质层且填充所述第二贯穿孔，所述第一导电层、所述第一电介质层和所述第二导电层组成电容结构；
步骤（11）：接着在所述树脂密封层的下表面形成一重新分布层，所述重新分布层与所述第一、第二、第三、第四半导体管芯以及所述第一、第二导电层电连接。
2.根据权利要求1所述的集成电路封装结构的制备方法，其特征在于：利用湿法刻蚀工艺形成所述第一凹槽、所述第一凸起、所述第二凹槽和所述第二凸起。
3.根据权利要求1所述的集成电路封装结构的制备方法，其特征在于：在所述步骤（3）中，首先在所述第一半导体管芯的所述第一侧边上的所述第一凹槽中设置粘结材料，并在所述第二半导体管芯的所述第一侧边上设置粘结材料，进而利用粘结材料将所述第一半导体管芯和所述第二半导体管芯固定在一起。
4.根据权利要求1所述的集成电路封装结构的制备方法，其特征在于：在所述步骤（5）中，首先在所述第三半导体管芯的所述第一侧边上的所述第二凹槽中设置粘结材料，并在所述第二半导体管芯的所述第二侧边上设置粘结材料，进而利用粘结材料将所述第三半导体管芯和所述第二半导体管芯固定在一起。
5.根据权利要求1所述的集成电路封装结构的制备方法，其特征在于：在所述步骤（7）中，首先在所述第三半导体管芯的所述第二侧边上的所述第二凹槽中设置粘结材料，接着在所述第一半导体管芯的所述第二侧边上的所述第一凹槽中设置粘结材料，接着在所述第四半导体管芯的所述第一、第二侧边上设置粘结材料，进而利用粘结材料将所述第四半导体管芯与所述第一、第三半导体管芯固定在一起。
6.根据权利要求1所述的集成电路封装结构的制备方法，其特征在于：在所述步骤（9）中，所述凹腔的第一侧壁超过所述第一、第四半导体管芯的边缘，所述凹腔的第二侧壁超过所述第一、第二半导体管芯的边缘，所述凹腔的第三侧壁超过所述第二、第三半导体管芯的边缘，所述凹腔的第四侧壁超过所述第三、第四半导体管芯的边缘。
7.根据权利要求6所述的集成电路封装结构的制备方法，其特征在于：在所述步骤（9）中，所述凹腔的底面与所述第一半导体管芯的顶面之间的树脂密封层的厚度为10-100微米。
8.根据权利要求1所述的集成电路封装结构的制备方法，其特征在于：在所述步骤（10）中，所述第一导电层和所述第二导电层的材质为铜、铝、钨、钛、镍、硅中的一种或者是两种以上所组成的合金， 所述第一电介质层的材质为氮化硅、氮氧化硅、氧化硅、氧化铝、氧化铪中的一种或多种。
9.根据权利要求1所述的集成电路封装结构的制备方法，其特征在于：在所述步骤（11）中，在所述重新分布层上形成导电阵列。
10.一种集成电路封装结构，其特征在于，采用权利要求1-9任一项所述的制备方法形成的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210069497.7A CN114093932B (zh) | 2022-01-21 | 2022-01-21 | 一种集成电路封装结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210069497.7A CN114093932B (zh) | 2022-01-21 | 2022-01-21 | 一种集成电路封装结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114093932A CN114093932A (zh) | 2022-02-25 |
| CN114093932B true CN114093932B (zh) | 2022-04-22 |
Family
ID=80308994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210069497.7A Active CN114093932B (zh) | 2022-01-21 | 2022-01-21 | 一种集成电路封装结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114093932B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113838764A (zh) * | 2021-08-11 | 2021-12-24 | 王结虎 | 一种便于安装的电子信息传输装置 |
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- 2022-01-21 CN CN202210069497.7A patent/CN114093932B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN114093932A (zh) | 2022-02-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |