CN114047714B - 多处理器协同控制系统及方法 - Google Patents

Abstract

本发明提供一种多处理器协同控制系统及方法，所述系统包括：主控制器与从控制器，所述主控制器与所述从控制器之间连接有第一光纤通道、第二光纤通道以及同步控制通道，其中，所述主控制器包括数字处理器和可编程逻辑器，且所述从控制器为数字处理器；所述第一光纤通道与所述第二光纤通道中的信号流向相反，所述同步控制通道中的信号由所述主控制器流向所述从控制器。本发明实施例提供的多处理器协同控制系统及方法，通过设置同步控制通道，实现了主控制器与从控制器对功率单元控制过程的同步，提高了控制系统整体的控制的实时性和同步性。

Description

多处理器协同控制系统及方法

技术领域

本发明涉及电子控制技术领域，尤其涉及一种多处理器协同控制系统及方法。

背景技术

在电能转换、高电压输配电系统、轨道交通等应用场景中，高压大功率电力电子设备得到应用广泛。在高电压、大功率电能变换系统中，电力电子功率器件通常采用串并联的方式来增加系统耐压等级和功率等级，由于功率器件使用数量较多，对功率器件的控制会随着数量的增多而变得复杂。

电力电子设备通常包含功率电路和控制电路，其中，功率电路由一定数量的功率器件按照特定功能构成的拓扑结构组成，而控制电路由单个或多个控制器组成，按照系统控制要求对功率器件进行开通与关断控制。现有多功率器件复杂拓扑结构的控制系统多采用主从控制结构，即一个主控制器配合多个子控制器对整个系统进行控制。主从控制器之间通过通信方式进行数据交互与协同工作。

现有主从控制结构中，控制器之间的协同工作主要通过通信来完成，但通信数据的发送与接收会造成控制出现一定的延迟，进而造成驱动信号存在差异，影响系统的稳定运行，当控制器之间的通信出现异常时，功率器件的驱动信号处于失控状态，会造成功率器件及设备的损坏。

发明内容

本发明提供一种多处理器协同控制系统及方法，用以解决现有技术中存在的问题。

本发明提供一种多处理器协同控制系统，包括：主控制器与从控制器，所述主控制器与所述从控制器之间连接有第一光纤通道、第二光纤通道以及同步控制通道，其中，所述主控制器包括数字处理器和可编程逻辑器，且所述从控制器为数字处理器；所述第一光纤通道与所述第二光纤通道中的信号流向相反，所述同步控制通道中的信号由所述主控制器流向所述从控制器。

根据本发明提供的一种多处理器协同控制系统，所述主控制器内的所述数字处理器与所述可编程逻辑器之间连接有所述第一光纤通道、所述第二光纤通道以及所述同步控制通道，其中，所述同步控制通道中的信号由所述数字处理器流向所述可编程逻辑器。

根据本发明提供的一种多处理器协同控制系统，所述从控制器为数字信号处理系统。

根据本发明提供的一种多处理器协同控制系统，所述主控制器与所述从控制器的数据接收端包括数据校验模块，所述数据校验模块用于校验接收到的数据；当所述数据接收端接收到错误数据时，所述主控制器和/或所述从控制器丢弃所述错误数据；当所述数据接收端连续接收错误数据达到预设次数，则所述多处理器协同控制系统进入停机状态。

本发明还提供一种多处理器协同控制方法，包括：第一流程，主控制器内数字处理器依次执行采集系统模拟量、处理系统故障信息和状态信息以及执行控制算法；

第二流程，主控制器内可编辑逻辑器依次执行接收功率单元状态信息、处理功率单元状态信息以及发送驱动指令；

第三流程，从控制器依次执行功率单元状态检查、采集功率单元模拟量以及接收所述驱动指令；

所述第一流程、所述第二流程以及所述第三流程为并行处理方式；

当主控制器内的可编程逻辑器内的第一时钟达到预设第一时钟值时，所述主控制器向所述从控制器发送同步控制信号。

根据本发明提供的一种多处理器协同控制方法，所述方法还包括：当主控制器内的数字处理器内的第二时钟达到预设第二时钟值时，所述主控制器内的数字处理器向可编辑逻辑器发送同步控制信号。

根据本发明提供的一种多处理器协同控制方法，所述第一时钟的计数方式为从零开始递增，递增到预设第一时钟值后再递减，递减到零后结束控制周期，且当达到预设第一时钟值时，控制周期进程达到一半。

根据本发明提供的一种多处理器协同控制方法，所述第二时钟的计数方式为从零开始递增，且当达到预设第二时钟值时，控制周期进程完成。

根据本发明提供的一种多处理器协同控制方法，所述采集系统模拟量，具体包括：采集系统的输入电压值、输入电流值、输出电压值以及输出电流值。

根据本发明提供的一种多处理器协同控制方法，所述处理功率单元状态信息，具体包括：对功率单元的电压值进行排序计算，得到电压值升序排列结果或电压值降序排列结果。

本发明提供的多处理器协同控制系统及方法，通过在主控制器与从控制器之间设置第一光纤通道和第二光纤通道进行通信，提高通信过程的可靠性与效率；同时在主控制器与从控制器之间以及在主控制器内部的数字处理器和可编程逻辑器之间设置同步控制通道，提高了控制系统整体控制过程的实时性与同步性，确保系统的稳定运行。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的多处理器协同控制系统的结构示意图之一；

图2是本发明提供的多处理器协同控制方法的流程示意图之一；

图3是本发明提供的多处理器协同控制系统的结构示意图之二；

图4是本发明提供的多处理器协同控制方法的流程示意图之二；

图5-1是本发明提供的功率电路拓扑结构示意图，图5-2是两相模块化多电平拓扑结构，图5-3是三相模块化多电平拓扑结构。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明提供的多处理器协同控制系统的结构示意图之一，如图1所示，所述控制系统包括：

主控制器与从控制器，所述主控制器与所述从控制器之间连接有第一光纤通道、第二光纤通道以及同步控制通道，其中，

所述主控制器包括数字处理器和可编程逻辑器，且所述从控制器为数字处理器；

所述第一光纤通道与所述第二光纤通道中的信号流向相反，所述同步控制通道中的信号由所述主控制器流向所述从控制器。

需要说明的是，在本发明中，主控制器由数字处理器(DSP)和可编程逻辑器(FPGA)组成，其中，可编程逻辑器是上层主控制器与下层从控制器的数据交互中心，主要实现功能包括功率单元电容电压平衡控制、驱动信号调制、信息编码、信息解码等。从控制器由数字处理器构成，其中，数字处理器(DSP)是一种快速强大的微处理器，独特之处在于它能即时处理资料，其内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，可以用来快速的实现各种数字信号处理算法。

现有技术中的主从控制结构中，控制器之间的协同工作主要通过通信来完成，但通信数据的发送与接收会造成控制出现一定的延迟，进而造成驱动信号存在差异，影响系统的稳定运行，当控制器之间的通信出现异常时，功率器件的驱动信号处于失控状态，会造成功率器件及设备的损坏。在本发明中，在主控制器与从控制器之间设置第一光纤通道和第二光纤通道，分别用于主控制器向从控制器发送通信信号和从控制器向主控制器发送通信信号，实现了通信信号的分别输送，避免因信号方向不同产生干扰，同时光纤的使用也提高了通信信号的传输效率。与此同时，在主控制器与从控制器之间设置同步控制通道，以便于主控制器可以按预设频率向从控制器发送同步控制信号，确保主控制器与从控制器之间控制过程的同步性和实时性，在本发明中，由主控制器内的可编程逻辑器通过同步控制通道向从控制器发送同步控制信号。

本发明提供的多处理器协同控制系统，通过在主控制器与从控制器之间设置第一光纤通道和第二光纤通道进行通信，提高通信过程的可靠性与效率；同时在主控制器与从控制器之间设置同步控制通道，使主控制器可以按照预设频率向从控制器发送同步控制信号，确保主控制器与从控制器在控制过程中的同步性与实时性，保证系统的稳定运行。

根据本发明提供的一种多处理器协同控制系统，在本发明中，所述主控制器内的所述数字处理器与所述可编程逻辑器之间连接有所述第一光纤通道、所述第二光纤通道以及所述同步控制通道，其中，所述同步控制通道中的信号由所述数字处理器流向所述可编程逻辑器。

需要说明的是，在数字处理器和可编程逻辑器之间设置有三条通道，分别为：第一光纤通道、第二光纤通道以及同步控制通道，第一光纤通道用于数字处理器向可编程逻辑器发送通信信号，第二光纤通道用于可编程逻辑器向数字处理器发送通信信号，同步控制通道用于数字处理器向可编程逻辑器发送同步控制信号。

本发明提供的多处理器协同控制系统，通过在主控制器内部的数字处理器和可编程逻辑器之间设置第一光纤通道和第二光纤通道进行通信，提高通信过程的可靠性与效率；同时在主控制器内部的数字处理器和可编程逻辑器之间设置同步控制通道，使数字处理器可以按照预设频率向可编程逻辑器发送同步控制信号，确保主控制器内部的数字处理器和可编程逻辑器在控制过程中的同步性与实时性，保证系统的稳定运行。

根据本发明提供的一种多处理器协同控制系统，在本发明中，所述从控制器为数字信号处理系统。

从控制器是整个控制系统的执行单元，主要功能是功率单元信息采集、功率单元信息上传、驱动执行和故障保护等。

需要说明的是，数字信号处理系统(Digital Signal Processing Systems)是一种集成电路芯片，是采用超大规模集成电路技术把具有数据处理能力的中央处理器CPU、随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计数器等功能(可能还包括显示驱动电路、脉宽调制电路、模拟多路转换器、A/D转换器等电路)集成到一块硅片上构成的一个小而完善的微型计算机系统。本发明采用的数字信号处理系统具有模拟量采集和PWM驱动功能。

本发明提供的多处理器协同控制系统，将数字信号处理系统划定为从控制器的选择范围，提供一种补充性方案，提高了从控制器的可选范围。

根据本发明提供的一种多处理器协同控制系统，在本发明中，所述主控制器与所述从控制器的数据接收端包括数据校验模块，所述数据校验模块用于校验接收到的数据；当所述数据接收端接收到错误数据时，所述主控制器和/或所述从控制器丢弃所述错误数据；当所述数据接收端连续接收错误数据达到预设次数，则所述多处理器协同控制系统进入停机状态。

需要说明的是，在本发明中，在主控制器与从控制器之间的通信数据帧采用了专用帧头，并分别在主控制器与从控制器的数据接收端设置了数据校验模块，该数据校验模块用于校验接收到的数据，具体为：以从控制器数据接收端为例，当从控制器数据接收端接收到来自主控制器的数据时，若接收到的数据为错误数据，则从控制器会丢掉该错误数据，将该过程称为单次数据校验；若连续多次接收到错误数据，且次数达到预设次数，则多处理器协同控制系统整体进入停机状态，该过程称为连续校验，其中，对于预设次数的设定可以按需设置。当主控制器数据接收端接收来自从控制器的数据时，其数据校验过程与上述过程一致。

本发明提供的多处理器协同控制系统，通过在主控制器接收端与从控制器接收端分别设置数据校验模块，确保数据接收过程的可靠性；其中，单次数据校验可有效避免偶然误差的影响，连续数据校验则有效避免了系统运行资源的浪费，通过停机给出系统排查的信号。

图2是本发明提供的多处理器协同控制方法的流程示意图之一，如图2所示，所述协同控制方法包括：

S110，第一流程，主控制器内数字处理器依次执行采集系统模拟量、处理系统故障信息和状态信息以及执行控制算法；

S120，第二流程，主控制器内可编辑逻辑器依次执行接收功率单元状态信息、处理功率单元状态信息以及发送驱动指令；

S130，第三流程，从控制器依次执行功率单元状态检查、采集功率单元模拟量以及接收所述驱动指令；

S140，所述第一流程、所述第二流程以及所述第三流程为并行处理方式；当主控制器内的可编程逻辑器内的第一时钟达到预设第一时钟值时，所述主控制器向所述从控制器发送同步控制信号。

需要说明的是，第一流程，采集系统模拟量包括：采集系统的输入电压值、输入电流值、输出电压值以及输出电流值；处理系统故障信息和状态信息包括：处理功率单元的短路故障、温度故障以及开路故障；执行控制算法即控制器执行控制指令。

第二流程，接收功率单元状态信息包括：接收功率单元的电压值、温度值以及功率单元的具体电路状态，包括开路或短路；处理功率单元状态信息包括：对功率单元的电压值进行排序计算，并给出电压值的升序排列结果或降序排列结果；发送驱动指令包括：主控制器内的可编辑逻辑器向从控制器发送驱动指令。

第三流程，功率单元状态检查包括：对功率单元自身的状态进行自检，具体自检内容包括；采集功率单元模拟量包括：对功率单元电压值和器件温度值的获取；接收多数驱动指令包括：接收主控制器传来的驱动信息。

对于以上所述第一流程、第二流程以及第三流程中的控制过程采用并行处理的方式，同步进行。与此同时，在主控制器内的可编程逻辑器中设置第一时钟，用于对控制周期进行计时，当第一时钟的数值达到预设第一时钟值时，主控制器向从控制器发送同步控制信号。控制器的运行是基于控制器的基础时钟信号，控制器的控制代码通常在中断函数中执行，一个中断函数的执行周期则为系统的一个控制周期，计数值指的是对系统时钟信号进行计数，计数值决定了系统中断函数频率。例如，主控系统系统时钟频率150MHz，中断函数频率10kHz，采用增减计数模式，其计数值＝(150000000/10000)/2＝7500；即表明当第一时钟值达到7500时，主控制器向从控制器发送同步控制信号。

本发明提供的多处理器协同控制方法，通过在主控制器内的可编辑逻辑器上设置第一时钟，以第一时钟的计时信息作为触发同步控制信号的发送依据，使主控制器可以按照预设频率向从控制器发送同步控制信号，确保主控制器与从控制器在控制过程中的的同步性与实时性，保证系统的稳定运行。

根据本发明提供的一种多处理器协同控制方法，在本发明中，所述方法还包括：当主控制器内的数字处理器内的第二时钟达到预设第二时钟值时，所述主控制器内的数字处理器向可编辑逻辑器发送同步控制信号。

需要说明的是，在主控制器内的数字处理器上设置第二时钟，并且当第二时钟上的值达到预设第二时钟值时，主控制器内的数字处理器向可编辑逻辑器发送同步控制信号。

本发明提供的多处理器协同控制方法，通过在主控制器内的数字处理器上设置第二时钟，以第二时钟的计时信息作为触发同步控制信号的发送依据，使主控制器内的数字处理器可以按照预设频率向可编辑逻辑器发送同步控制信号，确保主控制器内数字处理器与可编辑逻辑器在控制过程中的同步性与实时性，保证系统的稳定运行。

根据本发明提供的一种多处理器协同控制方法，在本发明中，所述第一时钟的计数方式为从零开始递增，递增到预设第一时钟值后再递减，递减到零后结束控制周期，且当达到预设第一时钟值时，控制周期进程达到一半。

需要说明的是，主控制器内可编辑逻辑器内的第一时钟的计数方式是先递增后递减，具体过程为预设第一时钟值，在控制周期开始时，第一时钟从0开始计时，当递增到预设第一时钟值后，开始递减过程，然后一直递减到0结束，上述过程为一个完整的控制周期，并且当第一时钟达到预设第一时钟值时，处于控制周期的中间位置，此时触发主控制器向从控制器发送同步控制信号。

本发明提供的多处理器协同控制方法，通过设置第一时钟“先递增后递减”的计数方式，合理设定了同步控制信号发送时刻，有利于实现主控制器和从控制器控制过程的同步进行。

根据本发明提供的一种多处理器协同控制方法，在本发明中，所述第二时钟的计数方式为从零开始递增，且当达到预设第二时钟值时，控制周期进程完成。

需要说明的是，主控制器内的数字处理器的第二时钟的计数方式是递增模式，具体过程为预设第二时钟值，在控制周期开始时，第一时钟从0开始计时，当递增到预设第二时钟值后，触发主控制器内数字处理器向可编辑逻辑器发送同步控制信号，此时控制周期处于完成时刻，上述过程为一个完整的控制周期。

本发明提供的多处理器协同控制方法，通过设置第二时钟“递增”的计数方式，合理设定了同步控制信号发送时刻，有利于实现主控制器内数字处理器与可编辑逻辑器控制过程的同步进行。

根据本发明提供的一种多处理器协同控制方法，在本发明中，所述采集系统模拟量，具体包括：采集系统的输入电压值、输入电流值、输出电压值以及输出电流值。

需要说明的是，采集系统输入电压值可以使控制器对系统状态进行控制，即当系统输入电压达到预设启动值，系统可完成启动或停机动作，或当系统输入电压达到预设保护值时，系统可完成保护动作。采集系统输入电流值可以使控制器对系统电流值进行判断，当系统输入电流达到预设保护值时，系统可完成保护动作。采集系统输出电压值和输出电流值同样起到系统保护的目的，同时采集系统输出电压值可用于系统算法控制，达到输出稳压的目的。

本发明提供的多处理器协同控制方法，通过对系统输入电压值、输入电流值、输出电压值以及输出电流值的采集，可以为控制器对系统状态的控制提供控制依据，基于此实现对系统的合理控制，确保系统的稳定运行。

根据本发明提供的一种多处理器协同控制方法，在本发明中，所述处理功率单元状态信息，具体包括：对功率单元的电压值进行排序计算，得到电压值升序排列结果或电压值降序排列结果。

需要说明的是，对功率单元的电压值进行排序计算得到排序结果可用于完成功率器件驱动分配算法，进而使串联在系统中的功率器件获得更好的均压效果，降低系统因不均压造成的局部器件过电压故障的风险。

本发明提供的多处理器协同控制方法，通过对功率单元的电压值进行排序计算得到电压值排序结果，基于电压值排序结果执行功率器件驱动分配算法，最终实现对系统中各功率器件的合理均压处理。

图3是本发明提供的多处理器协同控制系统的结构示意图之二，如图3所示，所述协同控制系统包括：

一个主控制器与n个从控制器，该协同控制系统用于实现对功率单元的控制过程，其中从控制器与功率单元之间一一对应，主控制器包括数字处理器(Main-DSP)和可编辑逻辑器(FPGA)，从控制器为DSP；主控制器与从控制器之间连接有三条通道，具体为：双向光纤通道和同步控制通道，双向光纤通道有两条且各自独立，用于实现主控制器与从控制器之间的光纤通信，同步控制通道用于同步主控制器与从控制器之间的控制过程。

与此同时，主控制器内的数字处理器与可编辑逻辑器之间同样存在三条连接通道，该处三条通道和主控制器与从控制器之间的三条通道各自对应，其中，同步控制通道用于实现主控制器内数字处理器与可编辑逻辑器之间的同步控制过程。

从控制器与功率单元之间连接有驱动采样通道，用于实现从控制器向功率单元发送驱动指令，以及功率单元将自身有关信息向从控制器的上传过程。

本发明提供的多处理器协同控制系统，通过在主控制器与从控制器之间设置双向光纤通道进行通信，在主控制器内部的数字处理器和可编程逻辑器之间设置双向光纤通道进行通信，提高通信过程的可靠性与效率；同时在主控制器与从控制器之间设置同步控制通道，使主控制器可以按照预设频率向从控制器发送同步控制信号，确保主控制器与从控制器在控制过程中的的同步性与实时性，在主控制器内部的数字处理器和可编程逻辑器之间设置同步控制通道，使数字处理器可以按照预设频率向可编程逻辑器发送同步控制信号，确保主控制器内部的数字处理器和可编程逻辑器在控制过程中的的同步性与实时性，保证系统的稳定运行。

图4是本发明提供的多处理器协同控制方法的流程示意图之二，如图4所示，一个控制周期内的任务有数据采集、状态检测、指令解码、更新驱动等，具体包括：

TSK1任务，系统模拟量采集(包括系统的输入电压值、系统的输入电流值、系统的输出电压值和系统的输出电流值)；

TSK2任务，系统故障信息和状态信息处理(故障信息包括功率子模块短路故障、功率子模块过温度故障、功率子模块开路故障)；

TSK3任务，控制算法执行。具体执行过程，主控制器控制周期开始时执行TSK1任务，然后执行TSK2任务，最后执行TSK3任务；

TSK4任务，接收子控制器信息(包括子控制器单元的功率模块的电压值、温度值、功率模块状态-开路或短路)；

TSK5任务，功率单元的信息处理(主要对功率单元的电压值进行排序计算，并给出升序或降序的处理结果)；

TSK6任务，子控制单元驱动指令的发送处理；

TSK7任务，执行子控制器驱动信息接收；

TSK8任务，功率单元模拟量采集(包括功率单元电压值和功率器件温度值)；

TSK9任务，接收主控制器传来的驱动信息。

其中，主控制器DSP执行的任务、主控制器FPGA执行的任务和从控制器执行的任务独立运行，在TSK6和TSK9任务执行过程中进行数据交互。

系统一个控制周期内会完成两次同步控制操作，第一次同步控制由主控制系统内数字处理器DSP与可编程逻辑器件FPGA在半控制周期时刻进行，第二次同步控制由主控制系统中可编程逻辑器件FPGA在控制周期结束时刻进行。

本发明提供的多处理器协同控制方法，通过在主控制器上的可编辑逻辑器设置第一时钟，基于第一时钟值对主控制器和从控制器之间的控制过程进行同步，在主控制器上的数字处理器上设置第二时钟，基于第二时钟值对主控制器内的数字处理器和可编辑逻辑器之间的控制过程进行同步，基于此，在一个控制周期内完成主控制器内部的控制信号同步过程和主控制器与从控制器之间的控制信号同步过程，基于以上过程，确保主控制器与从控制器在控制过程中的的同步性与实时性，保证系统的稳定运行。

图5-1是本发明提供的功率电路拓扑结构示意图，如图5所示，功率电路输入侧采用模块化多电平串联LLC谐振的拓扑结构，输出侧采用不控整流电路，设备输入侧接高压直流电源，直流母线串联若干均压电容，均压电容的中点连接LLC谐振电路的一端，多个子模块SM(功率单元)串联在直流母线中，且中点连接到LLC谐振电路另一端。通过对子模块(功率单元)进行数字控制，可实现能量的高效传输。

图5-2是两相模块化多电平拓扑结构，图5-3是三相模块化多电平拓扑结构，与图5-1中所示功率电路拓扑结构相似，上述电路结构都需要对各级子模块(功率单元)进行同步控制，保证各级子控制系统与主控制系统协调同步，输出稳定的直流电压。

本发明提供的多处理器协同控制系统，通过在主控制器与从控制器之间设置同步控制通道，使主控制器可以按照预设频率向从控制器发送同步控制信号，确保主控制器与从控制器在控制过程中的的同步性与实时性，保证系统的稳定运行，将该协同控制系统应用于具有拓扑结构的功率电路，可以有效确保对各功率单元控制过程的协调一致，输出稳定的直流电压。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种多处理器协同控制系统，其特征在于，包括：

主控制器与从控制器，所述主控制器与所述从控制器之间连接有第一光纤通道、第二光纤通道以及同步控制通道，其中，

所述主控制器包括数字处理器和可编程逻辑器，且所述从控制器为数字处理器；

所述第一光纤通道与所述第二光纤通道中的信号流向相反，所述同步控制通道中的信号由所述主控制器流向所述从控制器；

所述主控制器内的所述数字处理器与所述可编程逻辑器之间连接有所述第一光纤通道、所述第二光纤通道以及所述同步控制通道，其中，所述同步控制通道中的信号由所述数字处理器流向所述可编程逻辑器；

所述多处理器协同控制系统用于并行处理第一流程、第二流程和第三流程；

其中，所述第一流程为主控制器内数字处理器依次执行采集系统模拟量、处理系统故障信息和状态信息以及执行控制算法；

所述第二流程为主控制器内可编辑逻辑器依次执行接收功率单元状态信息、处理功率单元状态信息以及发送驱动指令；

所述第三流程为从控制器依次执行功率单元状态检查、采集功率单元模拟量以及接收所述驱动指令；

当主控制器内的可编程逻辑器内的第一时钟达到预设第一时钟值时，所述主控制器还用于向所述从控制器发送同步控制信号。

2.根据权利要求1所述的多处理器协同控制系统，其特征在于，

所述从控制器为数字信号处理系统。

3.根据权利要求1所述的多处理器协同控制系统，其特征在于，

所述主控制器与所述从控制器的数据接收端包括数据校验模块，所述数据校验模块用于校验接收到的数据；

当所述数据接收端接收到错误数据时，所述主控制器和/或所述从控制器丢弃所述错误数据；当所述数据接收端连续接收错误数据达到预设次数，则所述多处理器协同控制系统进入停机状态。

4.一种应用权利要求1中所述多处理器协同控制系统的多处理器协同控制方法，其特征在于，包括：

第一流程，主控制器内数字处理器依次执行采集系统模拟量、处理系统故障信息和状态信息以及执行控制算法；

第二流程，主控制器内可编辑逻辑器依次执行接收功率单元状态信息、处理功率单元状态信息以及发送驱动指令；

第三流程，从控制器依次执行功率单元状态检查、采集功率单元模拟量以及接收所述驱动指令；

所述第一流程、所述第二流程以及所述第三流程为并行处理方式；

当主控制器内的可编程逻辑器内的第一时钟达到预设第一时钟值时，所述主控制器向所述从控制器发送同步控制信号。

5.根据权利要求4所述的多处理器协同控制方法，其特征在于，所述方法还包括：当主控制器内的数字处理器内的第二时钟达到预设第二时钟值时，所述主控制器内的数字处理器向可编辑逻辑器发送同步控制信号。

6.根据权利要求4所述的多处理器协同控制方法，其特征在于，所述第一时钟的计数方式为从零开始递增，递增到预设第一时钟值后再递减，递减到零后结束控制周期，且当达到预设第一时钟值时，控制周期进程达到一半。

7.根据权利要求5所述的多处理器协同控制方法，其特征在于，所述第二时钟的计数方式为从零开始递增，且当达到预设第二时钟值时，控制周期进程完成。

8.根据权利要求4所述的多处理器协同控制方法，其特征在于，所述采集系统模拟量，具体包括：采集系统的输入电压值、输入电流值、输出电压值以及输出电流值。

9.根据权利要求4所述的多处理器协同控制方法，其特征在于，所述处理功率单元状态信息，具体包括：对功率单元的电压值进行排序计算，得到电压值升序排列结果或电压值降序排列结果。