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CN113994472A - 显示装置及其制造方法 - Google Patents

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CN113994472A
CN113994472A CN202080044570.4A CN202080044570A CN113994472A CN 113994472 A CN113994472 A CN 113994472A CN 202080044570 A CN202080044570 A CN 202080044570A CN 113994472 A CN113994472 A CN 113994472A
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CN
China
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light emitting
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insulating
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CN202080044570.4A
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李新兴
金大贤
赵显敏
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Abstract

本文中可以提供一种显示装置及其制造方法。根据本公开的实施方式的显示装置可以包括：衬底；第一电极和第二电极，在衬底上并且彼此间隔开；发光元件，在衬底上并且具有第一端和第二端；第三电极，在发光元件上并且将第一电极与发光元件的第一端电联接；绝缘图案，在第三电极上并且暴露发光元件的第二端；以及第四电极，在衬底上，并且将第二电极与发光元件的第二端电联接。在发光元件和绝缘图案之间可以形成空隙。

Description

显示装置及其制造方法
技术领域
本公开的各种实施方式涉及包括发光元件的显示装置以及制造该显示装置的方法。
背景技术
发光二极管(下文中，称为“LED”)即使在恶劣的环境条件下也可以具有相对令人满意的耐用性，并且在寿命和亮度方面具有优异的性能。近来，对将这种发光二极管应用于各种显示装置的技术的研究已经变得相当积极。
作为这种研究的一部分，正在开发使用无机晶体结构(例如，通过生长基于氮化物的半导体获得的结构)来制造具有对应于微米级或纳米级的小尺寸的杆型LED的技术。例如，杆型LED可以被制造成足够小的尺寸以形成自发光显示装置的像素等。
发明内容
技术问题
本公开的目的在于，提供一种能够使发光元件的接触故障最小化并简化制造工艺的显示装置以及制造该显示装置的方法。
本公开的目的不限于上述目的，并且本领域技术人员将从所附权利要求清楚地理解其它未提及的目的。
技术解决方案
根据本公开的实施方式的显示装置可以包括：衬底；第一电极和第二电极，设置在衬底上并且彼此间隔开；发光元件，设置在衬底上，并且具有第一端和第二端；第三电极，设置在发光元件上，并且将第一电极与发光元件的第一端电联接；绝缘图案，设置在第三电极上，并且暴露发光元件的第二端；以及第四电极，设置在衬底上，并且将第二电极与发光元件的第二端电联接。在发光元件和绝缘图案之间可以形成空隙。
绝缘图案可以包括与发光元件重叠并且设置成与第二电极相邻的第一侧。第三电极可以包括与发光元件重叠并且设置成与第二电极相邻的第二侧。在平面图中，第二侧可以比第一侧更靠近第一电极。
空隙可以由发光元件的一部分、第三电极的一部分、绝缘图案的一部分以及第四电极的一部分封闭并形成。
绝缘图案可以包括包含有机材料的有机绝缘层，并且绝缘图案可以覆盖第三电极的第二侧的至少一部分。
绝缘图案可以包括由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成的无机绝缘层，并且绝缘图案不覆盖第三电极的第二侧。
显示装置还可以包括设置在第一电极和第二电极上的绝缘层。绝缘层可以包括第一接触孔和第二接触孔，通过第一接触孔暴露第一电极的一部分，通过第二接触孔暴露第二电极的一部分。
第三电极可以通过第一接触孔电联接到第一电极，第四电极可以通过第二接触孔电联接到第二电极，并且第三电极和第四电极可以彼此电分离。
绝缘层可以包括由无机材料形成的无机绝缘层，并且在绝缘层和发光元件之间可以形成凹槽。
根据本公开的实施方式的显示装置可以包括：衬底；第一电极和第二电极，在衬底上，并且彼此间隔开；发光元件，在衬底上，并且具有第一端和第二端；第三电极，设置在发光元件上，并且将第一电极与发光元件的第一端电联接；绝缘图案，在第三电极上，并且暴露发光元件的第二端；以及第四电极，在衬底上，并且将第二电极与发光元件的第二端电联接。绝缘图案的至少一部分可以与发光元件接触。
绝缘图案可以包括与发光元件重叠并且设置成与第二电极相邻的第一侧。第三电极可以包括与发光元件重叠并且设置成与第二电极相邻的第二侧。在平面图中，第二侧可以比第一侧更靠近第一电极。
绝缘图案可以包括包含有机材料的有机绝缘层，并且绝缘图案可以覆盖第三电极的第二侧的至少一部分。
显示装置还可以包括设置在第一电极和第二电极上的绝缘层。绝缘层可以包括第一接触孔和第二接触孔，通过第一接触孔暴露第一电极的一部分，通过第二接触孔暴露第二电极的一部分。
第三电极可以通过第一接触孔电联接到第一电极，第四电极可以通过第二接触孔电联接到第二电极，并且第三电极和第四电极可以彼此电分离。
根据本公开的实施方式的制造显示装置的方法可以包括：在衬底上形成第一电极和第二电极；在第一电极、第二电极和衬底上形成第一绝缘材料层；通过图案化第一绝缘材料层，形成暴露第一电极的一部分和第二电极的一部分的第一绝缘层；将发光元件提供到第一绝缘层上并使发光元件自对准；在发光元件和第一绝缘材料层上顺序形成导电材料层和第二绝缘材料层；通过经由第一蚀刻工艺图案化导电材料层和第二绝缘材料层，形成暴露发光元件的第一端的绝缘图案；通过经由使用绝缘图案作为掩模的第二蚀刻工艺蚀刻经图案化的导电材料层，形成其一端与发光元件重叠并且具有凹割形状的第三电极，第三电极与发光元件的第二端电联接；以及在第一绝缘层上形成与第二电极和发光元件的第一端电联接的第四电极。
第一蚀刻工艺可以包括干法蚀刻工艺，并且第二蚀刻工艺可以包括湿法蚀刻工艺。
绝缘图案可以包括有机绝缘层，有机绝缘层包括有机材料。所述方法还可以包括在形成第三电极和形成第四电极之间固化绝缘图案。绝缘图案可以填充到第三电极的凹割形状的至少一部分中。
绝缘图案的至少一部分可以与发光元件接触。
绝缘图案可以包括由无机材料形成的无机绝缘层。形成第四电极可以包括形成由发光元件的一部分、第三电极的一部分、绝缘图案的一部分和第四电极的一部分包围的空隙。
第三电极可以与第四电极电分离。
所述方法还可以包括在第三电极和第四电极上形成覆盖第三电极和第四电极的第二绝缘层。
各种实施方式的细节被包括在详细描述和附图中。
有益效果
本公开的各种实施方式可以提供能够防止发光元件的接触故障的发生并简化制造工艺的显示装置、以及制造该显示装置的方法。
附图说明
图1a和图1b是各自示出根据本公开的实施方式的发光元件的立体图。
图2a和图2b是各自示出根据本公开的实施方式的显示装置的单位发射区域的电路图。
图3是显示装置的单位发射区域的平面图。
图4a和图4b是沿着图3的线A-A'截取的剖视图。
图5a是图4a的区域Q的放大剖视图。
图5b和图5c是图5a中所示结构的修改示例。
图6a至图6f是顺序示出制造图3的显示装置的方法的示意性平面图。
图7a至图7k是顺序示出制造图4a中所示的显示装置的方法的剖视图。
图8是示意性地示出根据本公开的实施方式的显示装置的平面图。
图9是示意性地示出包括在图8中所示的像素中的一个像素中的第一子像素至第三子像素的平面图。
图10是沿着图9的线B-B'截取的剖视图。
具体实施方式
参考稍后结合附图详细描述的实施方式，本公开的有益效果和特征以及用于实现本公开的有益效果和特征的方法将是显而易见的。然而，本发明可以以许多不同的形式来实现，并且不应被解释为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开将是透彻且完整的，并且将向本领域的技术人员充分传达本发明构思，并且本发明将仅由所附权利要求来限定。
将理解的是，当元件或层被称为“在”另一元件或层“上”时，它可以直接在另一元件或层上、连接到另一元件或层、或联接到另一元件或层，或者可以存在一个或多个居间的元件或层。相同的附图标记始终表示相同的元件。
将理解的是，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。在本公开中，单数形式也旨在包括复数形式，除非上下文另外清楚地指示。
在下文中，将参考附图描述实施方式。
图1a和图1b是各自示出根据本公开的实施方式的发光元件的立体图。尽管图1a和图1b示出了圆柱形发光元件LD，但是本公开不限于此。
参考图1a和图1b，根据本公开的实施方式的发光元件LD可以包括第一导电半导体层11、第二导电半导体层13以及插置在第一导电半导体层11和第二导电半导体层13之间的有源层12。
例如，发光元件LD可以实施为通过连续堆叠第一导电半导体层11、有源层12和第二导电半导体层13而形成的堆叠体。
在本公开的实施方式中，发光元件LD可以设置成在一个方向上延伸的杆的形式。如果将发光元件LD沿其延伸的方向限定为纵向方向，则发光元件LD可以在纵向方向上具有第一端和第二端。
在实施方式中，第一导电半导体层11和第二导电半导体层13中的一个可以设置在第一端上，并且第一导电半导体层11和第二导电半导体层13中的另一个可以设置在第二端上。
在本公开的实施方式中，发光元件LD可以设置成圆柱形状。这里，术语“杆型”包括在纵向方向上延伸(即，延伸成具有大于1的纵横比)的杆状形状和条状形状(诸如，圆柱形状和棱柱形状)。例如，发光元件LD的长度可以大于其直径。
发光元件LD可以制造成小尺寸，其直径和/或长度对应于例如微米级或纳米级尺寸。
然而，根据本公开的实施方式的发光元件LD的尺寸不限于此，并且发光元件LD的尺寸可以根据应用发光元件LD的显示装置的条件而改变。
第一导电半导体层11(或第一半导体层)可以包括例如至少一个n型半导体层。例如，第一导电半导体层11可以包括半导体层，其包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且掺杂有诸如Si、Ge或Sn的第一导电掺杂剂。
形成第一导电半导体层11的材料不限于此，并且第一导电半导体层11可以由各种其它材料形成。
有源层12可以形成在第一导电半导体层11上并且具有单量子阱结构或多量子阱结构。在本公开的实施方式中，掺杂有导电掺杂剂的包覆层(未示出)可以形成在有源层12上和/或下方。例如，包覆层可以形成为AlGaN层或InAlGaN层。此外，可以使用诸如AlGaN或AlInGaN的材料来形成有源层12。
如果将具有预定电压或更高电压的电场施加到发光元件LD的相对端，则发光元件LD通过有源层12中的电子-空穴对的复合来发光。
第二导电半导体层13(或第二半导体层)可以设置在有源层12上并且包括具有与第一导电半导体层11的类型不同的类型的半导体层。例如，第二导电半导体层13可以包括至少一个p型半导体层。例如，第二导电半导体层13可以包括半导体层，其包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且掺杂有诸如Mg的第二导电掺杂剂。
形成第二导电半导体层13的材料不限于此，并且第二导电半导体层13可以由各种其它材料形成。
在本公开的实施方式中，发光元件LD不仅可以包括第一导电半导体层11、有源层12和第二导电半导体层13，而且可以包括荧光层、另一有源层、另一半导体层和/或设置在每一层上和/或下方的电极层。
在实施方式中，发光元件LD还可以包括设置在第二导电半导体层13的一侧(例如，上表面)或第一导电半导体层11的一侧(例如，下表面)上的至少一个电极层。
例如，如图1b中所示，发光元件LD还可以包括设置在第二导电半导体层13的一侧上的电极层15。电极层15可以是欧姆接触电极，但不限于此。此外，电极层15可以包括金属或金属氧化物。例如，铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、ITO及其氧化物或合金可以单独使用或彼此组合使用。然而，本公开不限于此。在实施方式中，电极层15可以是基本上透明的或半透明的。由此，从发光元件LD生成的光可以在穿过电极层15之后被发射到外部。
发光元件LD还可以包括绝缘膜14。在本公开的实施方式中，绝缘膜14可以被省略，或者可以被设置为仅覆盖第一导电半导体层11、有源层12和第二导电半导体层13中的一些。
例如，绝缘膜14可以设置在发光元件LD的除其相对端之外的一部分上，使得发光元件LD的相对端暴露。
为了说明，图1a和图1b示出了其一部分已经被去除的绝缘膜14。发光元件LD的整个侧表面可以被绝缘膜14包围。
绝缘膜14可以设置成包围第一导电半导体层11、有源层12和/或第二导电半导体层13的外周表面的至少一部分。例如，绝缘膜14可以包围有源层12的外周表面。在发光元件LD包括电极层15的情况下，绝缘膜14可以包围电极层15的外周表面的至少一部分。
在本公开的实施方式中，绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括选自由SiO2、Si3N4、Al2O3和TiO2组成的组中的至少一种绝缘材料，但不限于此。换句话说，可以使用具有绝缘特性的各种材料。
如果绝缘膜14设置在发光元件LD上，则可以防止有源层12与第一电极和/或第二电极(未示出)短路。
此外，由于绝缘膜14，发光元件LD的表面上的缺陷的出现可以最小化，由此可以改善发光元件LD的寿命和效率。在多个发光元件LD设置成彼此紧密接触的情况下，绝缘膜14可以防止在发光元件LD之间出现不期望的短路。
发光元件LD可以用作各种显示装置的光源。例如，发光元件LD可以用作照明设备或自发射显示装置的光源元件。
图2a和图2b是各自示出根据本公开的实施方式的显示装置的单位发射区域的电路图。
具体地，图2a和图2b示出了形成有源发射显示面板的像素的示例。在本公开的实施方式中，单位发射区域可以是在其中设置单个子像素的像素区域。
参考图2a，子像素SP可以包括至少一个发光元件LD以及联接到发光元件LD并且配置成驱动发光元件LD的像素驱动电路144。
发光元件LD可以包括途经像素驱动电路144联接到第一驱动电源VDD的第一电极(例如，阳极电极)、以及联接到第二驱动电源VSS的第二电极(例如，阴极电极)。
第一驱动电源VDD和第二驱动电源VSS可以具有不同的电势。例如，第二驱动电源VSS的电势可以比第一驱动电源VDD的电势低等于或大于发光元件LD的阈值电压的值。
发光元件LD中的每个可以以与由像素驱动电路144控制的驱动电流对应的亮度发射光。
尽管图2a示出了子像素SP仅包括一个发光元件LD的实施方式，但是本公开不限于此。例如，子像素SP可以包括彼此并联联接的多个发光元件LD。
在本公开的实施方式中，像素驱动电路144可以包括第一晶体管M1和第二晶体管M2、以及存储电容器Cst。然而，像素驱动电路144的结构不限于图2a中所示的实施方式。
第一晶体管(M1；开关晶体管)包括联接到数据线Dj的第一电极、以及联接到第一节点N1的其第二电极。这里，第一晶体管M1的第一电极和第二电极可以是不同的电极。例如，如果第一电极是源电极，则第二电极是漏电极。此外，第一晶体管M1包括联接到扫描线Si的栅电极。
当从扫描线Si提供具有能够导通第一晶体管M1的电压(例如，低电平电压)的扫描信号时，第一晶体管M1导通以将数据线Dj与第一节点N1电联接。此时，相应帧的数据信号被提供给数据线Dj，由此数据信号被传输到第一节点N1。传输到第一节点N1的数据信号被充电到存储电容器Cst。
第二晶体管M2(驱动晶体管)可以包括联接到第一驱动电源VDD的第一电极、以及电联接到发光元件LD中的每个的第一电极的第二电极。第二晶体管M2包括联接到第一节点N1的栅电极。第二晶体管M2可以响应于第一节点N1的电压来控制待提供给发光元件LD的驱动电流的量。
存储电容器Cst的一个电极联接到第一驱动电源VDD，并且其另一电极联接到第一节点N1。存储电容器Cst可以充入与提供给第一节点N1的数据信号对应的电压，并且保持所充入的电压，直到提供后续帧的数据信号。
为了说明，图2a示出了具有相对简单的结构的驱动电路144，其包括配置成将数据信号传输到子像素SP的第一晶体管M1、配置成存储数据信号的存储电容器Cst、以及配置成将与数据信号对应的驱动电流提供到发光元件LD的第二晶体管M2。
然而，本公开不限于前述结构，并且驱动电路144的结构可以以各种方式改变。例如，驱动电路144还可以包括至少一个晶体管元件(诸如，配置成补偿第二晶体管M2的阈值电压的晶体管元件、配置成初始化第一节点N1的晶体管元件、和/或配置成控制发光元件LD的发射时间的晶体管元件)或其他电路元件(诸如，用于升高第一节点N1的电压的升压电容器)。
此外，尽管在图2a中，包括在驱动电路144中的晶体管(例如，第一晶体管M1和第二晶体管M2)被示出为形成为P型晶体管，但是本公开不限于此。换句话说，包括在驱动电路144中的第一晶体管M1和第二晶体管M2中的至少一个可以改变为N型晶体管。
参考图2b，在本公开的实施方式中，第一晶体管M1和第二晶体管M2可以被实现为N型晶体管。除了由于晶体管的类型的改变而导致的一些部件的连接位置的改变之外，图2b中所示的驱动电路144的配置和操作类似于图2a的驱动电路144的配置和操作。因此，将省略与此相关的详细描述。
图3是显示装置的单位发射区域的平面图。图4a和图4b是沿着图3的线A-A'截取的剖视图。图5a是图4a的区域Q的放大剖视图。图5b和图5c是图5a中示出的结构的修改示例。
尽管为了方便，图3示出了多个发光元件在第一方向DR1上对准，但是发光元件的对准并不限于此。例如，发光元件可以在第一电极和第二电极之间在倾斜方向上对准。在图3中，单位发射区域可以是包括在发射显示面板中的子像素中的一个的像素区域。
参考图1a至图5c，根据本公开的实施方式的显示装置可以包括衬底SUB、阻挡层BRL、第一分隔壁PW1和第二分隔壁PW2、第一反射电极REL1和第二反射电极REL2、第一电力线PL1和第二电力线PL2、多个发光元件LD、以及第一接触电极CNE1和第二接触电极CNE2。
衬底SUB可以包括绝缘材料，诸如玻璃、有机聚合物或晶体。此外，衬底SUB可以由具有柔性的材料制成，以便可弯曲或可折叠，并且具有单层或多层结构。
阻挡层BRL可以设置在衬底SUB的整个表面上以保护衬底SUB，并且根据实施方式，可以不设置阻挡层BRL。
第一分隔壁PW1和第二分隔壁PW2可以设置在衬底SUB上并限定显示装置的单位发射区域。
第一分隔壁PW1和第二分隔壁PW2可以在衬底SUB上设置在彼此间隔开预定距离的位置处。例如，第一分隔壁PW1和第二分隔壁PW2可以在衬底SUB上设置在彼此间隔开等于或大于一个发光元件LD的长度的距离的位置处。
第一分隔壁PW1和第二分隔壁PW2可以由包括无机材料或有机材料的绝缘材料形成，但是本公开不限于此。
第一分隔壁PW1和第二分隔壁PW2中的每个呈具有以预定角度倾斜的侧表面的梯形形状，但是本公开不限于此，并且其可以具有各种形状，诸如半椭圆形形状、圆形形状和矩形形状。
第一反射电极REL1(或第一电极)和第二反射电极REL2(或第二电极)可以分别设置在相应的分隔壁上。例如，第一反射电极REL1可以设置在第一分隔壁PW1上，并且第二反射电极REL2可以设置在第二分隔壁PW2上。
第一反射电极REL1和第二反射电极REL2可以分别具有与第一分隔壁PW1和第二分隔壁PW2的形状对应的形状。因此，第一反射电极REL1可以具有与第一分隔壁PW1的倾斜度对应的形状，并且第二反射电极REL2可以具有与第二分隔壁PW2的倾斜度对应的形状。
第一反射电极REL1和第二反射电极REL2可以在衬底SUB上设置在彼此间隔开的位置处，且发光元件LD插置在第一反射电极REL1和第二反射电极REL2之间。
在本公开的实施方式中，第一反射电极REL1可以设置成与发光元件LD的相应第一端EP1相邻，并且可以通过第一接触电极CNE1电联接到发光元件LD中的每个。第二反射电极REL2可以设置成与发光元件LD的相应第二端EP2相邻，并且可以通过第二接触电极CNE2电联接到发光元件LD中的每个。
第一反射电极REL1和第二反射电极REL2可以设置在相同的平面上，并且具有相同的高度。如果第一反射电极REL1和第二反射电极REL2具有相同的高度，则一个发光元件LD可以更可靠地联接到第一反射电极REL1和第二反射电极REL2。
第一反射电极REL1和第二反射电极REL2可以由导电材料形成。导电材料可以包括金属，例如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、Ti及其合金。
此外，第一反射电极REL1和第二反射电极REL2中的每个可以形成为单层，但是本公开不限于此，并且其可以形成为多层。
第一反射电极REL1和第二反射电极REL2的材料不限于上述材料。例如，第一反射电极REL1和第二反射电极REL2可以由具有预定反射率的导电材料制成，以允许从发光元件LD的相对端EP1和EP2发射的光在沿其显示图像的方向上(例如，在前向方向上)行进。
具体地，由于第一反射电极REL1和第二反射电极REL2具有与第一分隔壁PW1和第二分隔壁PW2的形状对应的形状，所以从发光元件LD中的每个的相对端EP1和EP2发射的光可以被第一反射电极REL1和第二反射电极REL2反射，由此光可以更有效地在前向方向上行进。因此，可以改善从发光元件LD发射的光的效率。
在本公开的实施方式中，第一分隔壁PW1和第二分隔壁PW2连同设置在其上的第一反射电极REL1和第二反射电极REL2可以用作用于增强从发光元件LD中的每个发射的光的效率的反射部件。
第一反射电极REL1和第二反射电极REL2中的任何一个可以是阳极电极，并且另一反射电极可以是阴极电极。在本公开的实施方式中，第一反射电极REL1可以是阳极电极，并且第二反射电极REL2可以是阴极电极。
尽管为了说明，第一反射电极REL1和第二反射电极REL2被示出为直接设置在衬底SUB上，但是本公开不限于此。例如，在衬底SUB与第一反射电极REL1和第二反射电极REL2之间可以进一步设置用于使显示装置能够作为无源矩阵或有源矩阵进行驱动的部件。
第一反射电极REL1可以通过第一连接线CNL1联接到第一电力线PL1。第二反射电极REL2可以通过第二连接线CNL2联接到第二电力线PL2。
第一连接线CNL1可以与第一反射电极REL1一体地设置。第二连接线CNL2可以与第二反射电极REL2一体地设置。
第一电力线PL1可以设置在与第一反射电极REL1的层相同的层上。第二电力线PL2可以设置在与第二反射电极REL2的层相同的层上。然而，本公开不限于此。
例如，第一电力线PL1和第二电力线PL2中的每个可以设置在与相应的反射电极的层不同的层上。在这种情况下，第一电力线PL1和第二电力线PL2中的每个可以通过接触孔等电联接到相应的反射电极。
在本公开的实施方式中，第一电力线PL1和第二电力线PL2可以操作为用于在将发光元件LD在衬底SUB上对准时向第一反射电极REL1和第二反射电极REL2提供对准电压的对准线。
在第一反射电极REL1上可以设置第一封盖层CPL1。在第二反射电极REL2上可以设置第二封盖层CPL2。
第一封盖层CPL1和第二封盖层CPL2可以分别防止第一反射电极REL1和第二反射电极REL2在制造显示装置的工艺期间被损坏。
第一封盖层CPL1和第二封盖层CPL2可以由透明导电材料形成，以便减少从发光元件LD发射并且由第一反射电极REL1和第二反射电极REL2在前向方向上反射的光的损耗。
第一封盖层CPL1可以直接设置在第一反射电极REL1上并且电联接到第一反射电极REL1。第二封盖层CPL2可以直接设置在第二反射电极REL2上并且电联接到第二反射电极REL2。
第一绝缘层INS1可以设置在第一封盖层CPL1和第二封盖层CPL2上。第一绝缘层INS1可以设置在衬底SUB和发光元件LD中的每个之间。
在实施方式中，第一绝缘层INS1可以包括有机材料。第一绝缘层INS1可以填充到衬底SUB和一个发光元件LD之间的空间中，从而稳定地支承一个发光元件LD。
在实施方式中，第一绝缘层INS1可以包括由无机材料形成的无机绝缘层。在这种情况下，如图4b中所示，在第一绝缘层INS1和发光元件LD之间可以形成凹槽GRV。在实施方式中，可以进一步设置填充到凹槽GRV中的有机层，但本公开不限于此。
第一绝缘层INS1可以包括第一接触孔CH1和第二接触孔CH2，第一封盖层CPL1的一部分通过第一接触孔CH1暴露于外部，第二封盖层CPL2的一部分通过第二接触孔CH2暴露于外部。
在实施方式中，如果省略了第一封盖层CPL1和第二封盖层CPL2，则第一绝缘层INS1可以直接设置在第一反射电极REL1和第二反射电极REL2上。在这种情况下，第一绝缘层INS1的第一接触孔CH1可以将第一反射电极REL1的一部分暴露于外部。第一绝缘层INS1的第二接触孔CH2可以将第二反射电极REL2的一部分暴露于外部。
发光元件LD可以在衬底SUB之上设置在第一反射电极REL1和第二反射电极REL2之间。可以通过在第一反射电极REL1和第二反射电极REL2之间形成的电场来引导发光元件LD自对准。这里，发光元件LD可以设置成在第一方向DR1上延伸的杆的形式。
第一接触电极CNE1和第二接触电极CNE2可以设置在第一绝缘层INS1和发光元件LD上。
在平面图中，第一接触电极CNE1(或第三电极)可以覆盖第一反射电极REL1并与第一反射电极REL1重叠。
此外，第一接触电极CNE1可以与发光元件LD中的每个的相对端EP1和EP2中的一个部分地重叠。例如，第一接触电极CNE1可以与每个发光元件LD的第一端EP1部分地重叠。
第一接触电极CNE1可以通过第一绝缘层INS1的第一接触孔CH1电联接到第一封盖层CPL1。由于第一封盖层CPL1电联接到第一反射电极REL1，所以第一接触电极CNE1可以联接到第一反射电极REL1。
在实施方式中，在省略第一封盖层CPL1的情况下，第一接触电极CNE1可以通过第一绝缘层INS1的第一接触孔CH1直接联接到第一反射电极REL1。
在平面图中，第二接触电极CNE2(或第四电极)可以覆盖第二反射电极REL2并与第二反射电极REL2重叠。
第二接触电极CNE2可以通过第一绝缘层INS1的第二接触孔CH2电联接到第二封盖层CPL2。由于第二封盖层CPL2电联接到第二反射电极REL2，所以第二接触电极CNE2可以联接到第二反射电极REL2。
在实施方式中，在省略第二封盖层CPL2的情况下，第二接触电极CNE2可以通过第一绝缘层INS1的第二接触孔CH2直接联接到第二反射电极REL2。
第一接触电极CNE1和第二接触电极CNE2中的每个可以由透明导电材料形成，以允许从发光元件LD中的每个发射的光在前向方向上无损耗地行进。例如，透明导电材料可以包括ITO、IZO、ITZO等。第一接触电极CNE1和第二接触电极CNE2的材料不限于上述材料。
在本公开的实施方式中，第一接触电极CNE1和第二接触电极CNE2可以设置在相同的平面上。
在第一接触电极CNE1上可以设置绝缘图案INSP。绝缘图案INSP可以与第一接触电极CNE1部分地重叠。在实施方式中，绝缘图案INSP可以包括由有机材料形成的有机绝缘层，并且在另一实施方式中，绝缘图案INSP可以包括由无机材料形成的无机绝缘层。有机材料可以是聚酰亚胺(PI)，但本公开不限于此。此外，无机材料可以是硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)中的任何一种，但本公开不限于此。
尽管绝缘图案INSP可以设置成在与第一方向DR1相交的第二方向DR2上延伸的形状，但是本公开不限于此。
在平面图中，绝缘图案INSP可以包括与第二接触电极CNE2相邻的第一侧S1、以及与第一侧S1相对并与第二接触电极CNE2间隔开的第二侧S2。
在平面图中，第一接触电极CNE1可以包括与第二接触电极CNE2相邻的第三侧S3、以及与第三侧S3相对并与第二接触电极CNE2间隔开的第四侧S4。
绝缘图案INSP的第一侧S1可以设置在比第一接触电极CNE1的第三侧S3更靠近第二接触电极CNE2的位置处。
第一接触电极CNE1的第三侧S3可以设置成相对于绝缘图案INSP的第一侧S1凹割(under-cut)的形状。由于第一接触电极CNE1的第三侧S3设置成凹割形状，因此可以在发光元件LD中的每个上提供空隙VO。
如图5a中所示，第一接触电极CNE1可以包括凹割形状，并且绝缘图案INSP的第一侧S1可以形成为比接触电极CNE1的第三侧S3更靠近第二接触电极CNE2。
可以在发光元件LD中的每个的第一导电半导体层11和绝缘图案INSP之间提供空隙VO。
空隙VO可以由发光元件LD中的每个的第一导电半导体层11的一部分(或绝缘膜14的一部分)、第一接触电极CNE1的一部分、绝缘图案INSP的一部分和第二接触电极CNE2封闭和限定。
在实施方式中，如图5b中所示，绝缘图案INSPa可以形成为覆盖第一接触电极CNE1的第三侧S3的至少一部分，并且可以在发光元件LD中的每个的第一导电半导体层11上提供空隙VOa。
在实施方式中，如图5c中所示，绝缘图案INSPb可以形成为覆盖第一接触电极CNE1的整个第三侧S3。在这种情况下，与前述实施方式不同，在第一导电半导体层11上可以不提供空隙VO。换句话说，绝缘图案INSPb可以填充到在第一接触电极CNE1中形成的凹割形状部分中。绝缘图案INSPb可以与发光元件LD的至少一部分接触。
图5b和图5c中所示的绝缘图案INSPa和INSPb各自可以包括由有机材料形成的有机绝缘层。包括有机绝缘层的绝缘图案INSPa、INSPb的一部分可以通过将在下面描述的固化工艺回流，并且覆盖第一接触电极CNE1的一侧(例如，第三侧S3)的至少一部分。换句话说，通过固化工艺，包括有机绝缘层的绝缘图案INSPa、INSPb可以更有效地防止第一接触电极CNE1和第二接触电极CNE2的短路故障的发生。
第二接触电极CNE2可以通过空隙VO与第一接触电极CNE1电分离。
在第二接触电极CNE2可与第一接触电极CNE1电分离的范围内，可以确保第二接触电极CNE2具有预定水平或更高的与绝缘图案INSP重叠的表面面积。
在实施方式中，在平面图中，第二接触电极CNE2可以与第一接触电极CNE1重叠预定距离，并设置在绝缘图案INSP上。因此，第一接触电极CNE1和第二接触电极CNE2可以彼此电分离。在实施方式中，在平面图中，第二接触电极CNE2可以与第一接触电极CNE1间隔开预定距离并设置在绝缘图案INSP上。
第二绝缘层INS2可以设置在绝缘图案INSP以及第一接触电极CNE1和第二接触电极CNE2上。
第二绝缘层INS2可以防止第一接触电极CNE1和第二接触电极CNE2暴露于外部，从而防止第一接触电极CNE1和第二接触电极CNE2被腐蚀。
在实施方式中，第二绝缘层INS2可以包括由无机材料形成的无机绝缘层，并且在另一实施方式中，第二绝缘层INS2可以包括由有机材料形成的有机绝缘层。第二绝缘层INS2可以形成为如图中所示的单层结构，但是本公开不限于此，并且其可以形成为多个层。
在第二绝缘层INS2上可以设置外涂层OC。
外涂层OC可以是用于减轻由设置在外涂层OC下方的第一分隔壁PW1和第二分隔壁PW2、第一反射电极REL1和第二反射电极REL2、第一接触电极CNE1和第二接触电极CNE2等形成的台阶差的平坦化层。
此外，外涂层OC可以是用于防止氧气或水渗入到发光元件LD中的封装层。
在一些实施方式中，可以省略外涂层OC。在省略外涂层OC的情况下，第二绝缘层INS2可以用作用于防止氧气或水渗入到发光元件LD中的封装层。
在下文中，将参考图3至图5a按照堆叠顺序来描述根据本公开的实施方式的显示装置的配置。
第一分隔壁PW1和第二分隔壁PW2可以设置在其上设置有阻挡层BRL的衬底SUB上。
第一反射电极REL1可以设置在第一分隔壁PW1上。第二反射电极REL2可以设置在第二分隔壁PW2上。第一反射电极REL1和第二反射电极REL2可以在相应的分隔壁上设置在相同的平面上，并且可以具有与相应的分隔壁的形状对应的形状。
第一封盖层CPL1可以设置在第一反射电极REL1上。第二封盖层CPL2可以设置在第二反射电极REL2上。
第一绝缘层INS1可以设置在包括第一封盖层CPL1和第二封盖层CPL2的衬底SUB上。第一绝缘层INS1可以包括第一接触孔CH1和第二接触孔CH2。
发光元件LD可以在第一绝缘层INS1上对准，以对应于第一反射电极REL1和第二反射电极REL2之间的空间。
在将第一导电层(未示出)和绝缘材料层(未示出)连续地施加到发光元件LD上之后，可以通过蚀刻工艺形成第一接触电极CNE1和绝缘图案INSP。第一接触电极CNE1的第三侧S3可以通过蚀刻工艺在朝向第一反射电极REL1的方向上与绝缘图案INSP的第一侧S1间隔开预定距离。因此，第一接触电极CNE1的侧S3可以具有相对于绝缘图案INSP的第一侧S1凹割的形状。
与第二反射电极REL2重叠的第二接触电极CNE2可以设置在包括绝缘图案INSP的衬底SUB上。第二接触电极CNE2可以设置在与第一接触电极CNE1的层相同的层上，并且具有与第一接触电极CNE1的材料相同的材料。
第二绝缘层INS2可以设置在第一接触电极CNE1和第二接触电极CNE2上。外涂层OC可以设置在第二绝缘层INS2上。
如上所述，根据本公开的实施方式的显示装置的第二接触电极CNE2可以通过空隙VO和绝缘图案INSP与第一接触电极CNE1电分离。
在根据实施方式的显示装置中，第一接触电极CNE1和绝缘图案INSP可以设置在发光元件LD中的每个之上，从而可以确保第一接触电极CNE1和第二接触电极CNE2中的每个的有效表面面积。由于确保了第一接触电极CNE1和第二接触电极CNE2中的每个的有效表面面积，因此可以降低第一接触电极CNE1和第二接触电极CNE2的短路故障率。因此，在根据本公开的实施方式的显示装置中，可以最小化由于第一接触电极CNE1和第二接触电极CNE2的短路故障而导致的发光元件LD的接触故障的发生。
图6a至图6f是顺序示出制造图3的显示装置的方法的示意性平面图。图7a至图7k是顺序示出制造图4a中所示的显示装置的方法的剖视图。
参考图3、图4a、图6a、图7a和图7b，可以在衬底SUB上在每个单位发射区域中形成在第二方向DR2上延伸的第一分隔壁PW1和第二分隔壁PW2。第一分隔壁PW1和第二分隔壁PW2可以在衬底SUB上设置在彼此间隔开预定距离的位置处。
此后，可以在其上设置有第一分隔壁PW1和第二分隔壁PW2的衬底SUB上形成第一反射电极REL1和第二反射电极REL2、第一连接线CNL1和第二连接线CNL2、以及第一电力线PL1和第二电力线PL2。
第一反射电极REL1可以在第二方向DR2上从在与第二方向DR2相交的第一方向DR1上延伸的第一连接线CNL1分支。第一反射电极REL1可以与第一分隔壁PW1重叠。
第一连接线CNL1可以联接到在第二方向DR2上延伸的第一电力线PL1。
当使发光元件LD对准时，第一连接线CNL1可以将施加到第一电力线PL1的对准电压传输到第一反射电极REL1。当发光元件LD被驱动时，第一连接线CNL1可以将施加到第一电力线PL1的驱动电压传输到第一反射电极REL1。
第二反射电极REL2可以在第二方向DR2上从在第一方向DR1上延伸的第二连接线CNL2分支。第二反射电极REL2可以与第二分隔壁PW2重叠。
第二连接线CNL2可以联接到在第二方向DR2上延伸的第二电力线PL2。
当使发光元件LD对准时，第二连接线CNL2可以将施加到第二电力线PL2的对准电压传输到第二反射电极REL2。当发光元件LD被驱动时，第二连接线CNL2可以将施加到第二电力线PL2的驱动电压传输到第二反射电极REL2。
在本公开的实施方式中，第一反射电极REL1和第二反射电极REL2、第一连接线CNL1和第二连接线CNL2以及第一电力线PL1和第二电力线PL2可以设置在相同的平面上。
此外，第一反射电极REL1和第二反射电极REL2、第一连接线CNL1和第二连接线CNL2以及第一电力线PL1和第二电力线PL2可以具有相同的材料。例如，第一反射电极REL1和第二反射电极REL2、第一连接线CNL1和第二连接线CNL2、以及第一电力线PL1和第二电力线PL2可以包括具有预定反射率的导电材料。
参考图3、图4a、图6b和图7a至图7c，可以在其上设置有第一反射电极REL1和第二反射电极REL2等的衬底SUB上形成第一封盖层CPL1和第二封盖层CPL2。
第一封盖层CPL1和第二封盖层CPL2可以包括相同的材料。例如，第一封盖层CPL1和第二封盖层CPL2可以包括透明导电材料。
在平面图中，第一封盖层CPL1可以与第一反射电极REL1和第一连接线CNL1重叠，并且第二封盖层CPL2可以与第二反射电极REL2和第二连接线CNL2重叠。
参考图3、图4a、图6c和图7a至图7e，可以在其上设置有第一封盖层CPL1和第二封盖层CPL2的衬底SUB上形成第一绝缘材料层INS1'，并且此后，可以经由掩模工艺通过图案化第一绝缘材料层INS1'来形成包括暴露第一封盖层CPL1和第二封盖层CPL2的相应部分的第一接触孔CH1和第二接触孔CH2的第一绝缘层INS1。
参考图3、图4a、图6d和图7a至图7f，可以通过经由第一电力线PL1和第二电力线PL2分别向第一反射电极REL1和第二反射电极REL2施加对准电压，在第一反射电极REL1和第二反射电极REL2之间形成电场。
当在第一反射电极REL1和第二反射电极REL2之间形成电场时，可以通过喷墨印刷方案等将发光元件LD输入到衬底SUB上。
如果发光元件LD被输入到衬底SUB上，则可以通过在第一反射电极REL1和第二反射电极REL2之间形成的电场来引导发光元件LD的自对准。因此，发光元件LD可以在第一反射电极REL1和第二反射电极REL2之间对准。
参考图3、图4a和图7a至图7g，可以在其上对准有发光元件LD的衬底SUB上顺序地形成导电材料层CNE1'和第二绝缘材料层INSP'。
导电材料层CNE1'可以由透明导电材料形成，以便最小化从发光元件LD中的每个发射的光的损耗。
第二绝缘材料层INSP'可以设置在导电材料层CNE1'上并且包括由无机材料形成的无机绝缘层。这里，本公开不限于此。在实施方式中，第二绝缘材料层INSP'可以包括由有机材料形成的有机绝缘层。
参考图3、图4a、图5a至图5b、图6e和图7a至图7h，可以通过连续地执行第一蚀刻工艺和第二蚀刻工艺通过同时图案化导电材料层CNE1'和第二绝缘材料层INSP'来形成第一接触电极CNE1和绝缘图案INSP。
在本公开的实施方式中，第一蚀刻工艺可以包括干法蚀刻工艺，并且第二蚀刻工艺可以包括湿法蚀刻工艺。
首先，执行第一蚀刻工艺，从而可以通过图案化第二绝缘材料层INSP'和导电材料层CNE1'来形成绝缘图案INSP和导电图案(未示出)，使得第一绝缘层INS1的一部分和每个发光元件LD的一部分暴露于外部。
尽管在附图中没有直接示出，但是通过第一蚀刻工艺图案化，绝缘图案INSP的一侧和导电图案的一侧可以彼此对应。
此后，可以使用绝缘图案INSP作为蚀刻掩模来执行第二蚀刻工艺。可以使用能够蚀刻设置在绝缘图案INSP下方的导电图案的溶剂作为在第二蚀刻工艺期间使用的蚀刻剂。
通过第二蚀刻工艺，导电图案可以在绝缘图案INSP的第一侧S1下方形成凹割形状，并且成为具有向内与绝缘图案INSP的侧间隔开的侧S3的第一接触电极CNE1。
在平面图中，第一接触电极CNE1的侧S3可以与第二反射电极REL2间隔开预定距离。
此外，第一接触电极CNE1可以与每个发光元件LD的除了其暴露部分之外的剩余部分重叠。这里，第一接触电极CNE1可以电联接到发光元件LD中的每个的一端。
参考图3、图4a、图6f和图7a至图7i，可以通过在其上设置有绝缘图案INSP的衬底SUB上形成第二导电层(未示出)之后执行掩模工艺来形成第二接触电极CNE2。
第一接触电极CNE1和第二接触电极CNE2可以设置在相同的平面上，并且彼此间隔开预定距离，以便彼此电分离。
第一接触电极CNE1可以设置在包括第一接触孔CH1的第一绝缘层INS1上。
第一接触电极CNE1可以通过第一接触孔CH1电联接到第一封盖层CPL1。此外，第一接触电极CNE1可以电联接到每个发光元件LD的一端。
第二接触电极CNE2可以设置在绝缘图案INSP的一部分和包括第二接触孔CH2的第一绝缘层INS1上。
第二接触电极CNE2可以通过第二接触孔CH2电联接到第二封盖层CPL2。此外，第二接触电极CNE2可以电联接到每个发光元件LD的另一端。
参考图3、图4a和图7j，可以在第一接触电极CNE1和第二接触电极CNE2上形成第二绝缘层INS2。随后，可以在第二绝缘层INS2上形成外涂层OC。
进一步参考图7k，在绝缘图案INSP包括由有机材料形成的有机绝缘层的情况下，可以在通过执行第一蚀刻工艺和第二蚀刻工艺形成第一接触电极CNE1和绝缘图案INSP之后在形成第二接触电极CNE2之前进一步执行固化工艺。
固化工艺可以是硬化和稳定绝缘图案INSP的工艺。例如，固化工艺可以是对绝缘图案INSP施加预定温度或更高温度的热量达预定时间或更长时间的工艺。
在实施方式中，可以通过固化工艺来改变绝缘图案INSP的形状。详细地，由于固化工艺，绝缘图案INSP可以回流。当绝缘图案INSP回流时，绝缘图案INSP的至少一部分的形状可以改变。
如以上参考图5b和图5c所述，绝缘图案INSPa、INSPb可以形成为覆盖第一接触电极CNE1的一侧的一部分或全部，并且可以在发光元件LD上提供空隙。换句话说，绝缘图案INSPa、INSPb可以回流以覆盖在第一接触电极CNE1中形成的凹割形状部分。
换句话说，通过固化工艺，包括有机绝缘层的绝缘图案INSPa、INSPb可以更有效地防止第一接触电极CNE1和第二接触电极CNE2的短路故障的发生。
图8是示意性地示出根据本公开的实施方式的显示装置的平面图。
参考图1a和图8，根据本公开的实施方式的显示装置包括衬底SUB、设置在衬底SUB上的像素PXL、设置在衬底SUB上并配置成驱动像素PXL的驱动器、以及设置成将像素PXL与驱动器联接的线部件(未示出)。
衬底SUB可以包括显示区域DA和非显示区域NDA。
显示区域DA可以是在其中设置有用于显示图像的像素PXL的区域。非显示区域NDA可以是在其中设置有用于驱动像素PXL的驱动器和用于将像素PXL联接到驱动器的线部件的一部分的区域。
显示区域DA可以具有各种形状。例如，显示区域DA可以设置成各种形式，诸如包括由线性线形成的边的闭合多边形、包括由曲形线形成的边的圆形、椭圆形等、以及包括由线性线和曲形线形成的边的半圆形、半椭圆形等。
在显示区域DA包括多个区域的情况下，每个区域也可以设置成各种形式，诸如包括线性边的闭合多边形、以及包括由曲形线形成的边的半圆形、半椭圆形等。多个区域的表面面积可以彼此相同或不同。
在本公开的实施方式中，将描述显示区域DA设置有具有包括线性边的矩形形状的单个区域的示例。
非显示区域NDA可以设置在显示区域DA的至少一侧上。在本公开的实施方式中，非显示区域NDA可以包围显示区域DA的外围。
像素PXL可以在衬底SUB上设置在显示区域DA中。像素PXL中的每个表示用于显示图像的最小单元，并且可以设置多个像素。
像素PXL中的每个可以包括至少一个发射白光和/或彩色光的发光元件LD。每个像素PXL可以发射具有红色、绿色和蓝色中的任何一种颜色的光，并且不限于此。例如，像素PXL中的每个可以发射具有青色、品红色、黄色和白色中的任何一种颜色的光。
像素PXL可以沿着在第一方向DR1上延伸的行和在与第一方向DR1相交的第二方向DR2上延伸的列以矩阵形式布置。然而，像素PXL的布置不限于特定的布置。换句话说，像素PXL可以以各种形式布置。
驱动器可以通过线部件向每个像素PXL提供信号，并且因此控制像素PXL的操作。在图8中，为了说明，省略了线部件。
驱动器可以包括：扫描驱动器SDV，配置成通过扫描线向像素PXL提供扫描信号；发射驱动器EDV，配置成通过发射控制线向像素PXL提供发射控制信号；数据驱动器DDV，配置成通过数据线向像素PXL提供数据信号；以及时序控制器(未示出)。时序控制器可以控制扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。
图9是示意性地示出包括在图8中所示的像素中的一个像素中的第一子像素至第三子像素的平面图。图10是沿着图9的线B-B'截取的剖视图。在本公开的实施方式中，以下描述将侧重于与前述实施方式的不同之处，以避免重复说明。在本实施方式的以下描述中未单独说明的部件与前述实施方式的部件一致。相同的附图标记将被用于表示相同的部件，并且类似的附图标记将被用于表示类似的部件。
为了说明，在图9中省略了联接到发光元件的晶体管和联接到晶体管的信号线的图示。在图9中，单位发射区域可以是一个子像素的像素区域。
参考图8至图10，根据本公开的实施方式的显示装置可以包括其上设置有多个像素PXL的衬底SUB。
像素PXL中的每个可以包括设置在衬底SUB上的第一子像素SP1、第二子像素SP2和第三子像素SP3。
第一子像素SP1、第二子像素SP2和第三子像素SP3中的每个可以包括衬底SUB、设置在衬底SUB上的像素电路层PCL、以及设置在像素电路层PCL上的显示元件层DPL。
像素电路层PCL可以包括设置在衬底SUB上的缓冲层BFL、设置在缓冲层BFL上的第一晶体管T1和第二晶体管T2、以及驱动电压线DVL。此外，像素电路层PCL还可以包括设置在第一晶体管T1和第二晶体管T2以及驱动电压线DVL上的钝化层PSV。
显示元件层DPL可以包括设置在钝化层PSV上的第一分隔壁PW1和第二分隔壁PW2、第一反射电极REL1和第二反射电极REL2、第一连接线CNL1和第二连接线CNL2、发光元件LD、以及第一接触电极CNE1和第二接触电极CNE2。
为了方便，将在描述像素电路层PCL之后描述显示元件层DPL。
缓冲层BFL可以设置在衬底SUB上并防止杂质扩散到第一晶体管T1和第二晶体管T2中。缓冲层BFL可以设置成单层结构或具有至少两层或更多层的多层结构。
在缓冲层BFL具有多层结构的情况下，各层可以由相同的材料或不同的材料形成。根据衬底SUB的材料或处理条件，可以省略缓冲层BFL。
第一晶体管T1可以是电联接到设置在显示元件层DPL中的发光元件LD中的一些以驱动相应的发光元件LD的驱动晶体管。第二晶体管T2可以是配置成切换第一晶体管T1的开关晶体管。
第一晶体管T1和第二晶体管T2中的每个可以包括半导体层SCL、栅电极GE以及第一晶体管电极EL1和第二晶体管电极EL2。
半导体层SCL可以设置在缓冲层BFL上。半导体层SCL可以包括与第一晶体管电极EL1接触的第一区域和与第二晶体管电极EL2接触的第二区域。第一区域和第二区域之间的区域可以是沟道区域。在本公开的实施方式中，第一区域可以是源极区域和漏极区域中的任何一个，并且第二区域可以是源极区域和漏极区域中的另一区域。
半导体层SCL可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。沟道区域可以是本征半导体，它是未掺杂的半导体图案。第一区域和第二区域中的每个可以是掺杂有杂质的半导体图案。
栅电极GE可以设置在半导体层SCL上，且在栅电极GE和半导体层SCL之间插置有栅极绝缘层GI。
第一晶体管电极EL1和第二晶体管电极EL2可以分别通过穿过层间绝缘层ILD和栅极绝缘层GI的接触孔与半导体层SCL的第一区域和第二区域接触。
驱动电压线DVL可以设置在层间绝缘层ILD上，但不限于此。在一些实施方式中，驱动电压线DVL可以设置在包括在像素电路层PCL中的绝缘层的任何一个上。第二驱动电源VSS可以被施加到驱动电压线DVL。
钝化层PSV可以包括通孔TH和贯穿孔VH，第一晶体管T1的第一晶体管电极EL1通过通孔TH暴露，驱动电压线DVL通过贯穿孔VH暴露。
第一分隔壁PW1和第二分隔壁PW2可以在钝化层PSV上设置在彼此间隔开预定距离的位置处。第一分隔壁PW1和第二分隔壁PW2中的每个可以设置成具有以预定角度倾斜的边的梯形形状，但不限于此。
第一反射电极REL1可以设置在第一分隔壁PW1上。第二反射电极REL2可以设置在第二分隔壁PW2上。因此，第一反射电极REL1可以具有与第一分隔壁PW1的形状对应的形状，并且第二反射电极REL2可以具有与第二分隔壁PW2的形状对应的形状。
第一反射电极REL1可以在与第一方向DR1相交的第二方向DR2上从在第一方向DR1上延伸的第一连接线CNL1分支。第二反射电极REL2可以在第二方向DR2上从在第一方向DR1上延伸的第二连接线CNL2分支。
设置在第一子像素SP1中的第一连接线CNL1可以与设置在设置成与第一子像素SP1相邻的第二子像素SP2中的第一连接线CNL1电分离。此外，设置在第二子像素SP2中的第一连接线CNL1可以与设置在设置成与第二子像素SP2相邻的第三子像素SP3中的第一连接线CNL1电分离。
因此，设置在一个子像素中的第一连接线CNL1可以与设置在设置成与所述一个子像素相邻的子像素中的第一连接线CNL1电分离。因此，可以单独驱动第一子像素SP1至第三子像素SP3中的每个。
设置在第一子像素SP1中的第二连接线CNL2可以公共地设置在设置成与第一子像素SP1相邻的第二子像素SP2和第三子像素SP3中。
在平面图中，第一反射电极REL1和第二反射电极REL2可以彼此间隔开预定距离，且发光元件LD设置在第一反射电极REL1和第二反射电极REL2之间。第一反射电极REL1可以设置成与每个发光元件LD的相对端EP1和EP2中的任何一个相邻。第二反射电极REL2可以设置成与发光元件LD的相对端EP1和EP2中的另一端相邻。
第一反射电极REL1和第二反射电极REL2可以设置在相同的平面上。
第一反射电极REL1可以通过钝化层PSV的通孔TH电联接到第一晶体管T1的第一晶体管电极EL1。因此，施加到第一晶体管T1的电压可以被传输到第一反射电极REL1。
第二反射电极REL2可以通过钝化层PSV的贯穿孔VH与驱动电压线DVL电联接。
第一封盖层CPL1可以设置在第一反射电极REL1上。第二封盖层CPL2可以设置在第二反射电极REL2上。
第一绝缘层INS1可以设置在第一封盖层CPL1和第二封盖层CPL2上。第一绝缘层INS1可以包括无机绝缘层或有机绝缘层。
第一绝缘层INS1可以包括第一接触孔CH1和第二接触孔CH2，第一封盖层CPL1的一部分通过第一接触孔CH1暴露，第二封盖层CPL2的一部分通过第二接触孔CH2暴露。
发光元件LD中的每个可以设置在第一绝缘层INS1上并且在第一反射电极REL1和第二反射电极REL2之间对准。
发光元件LD中的每个可以在纵向方向上包括第一端EP1和第二端EP2。
第一接触电极CNE1可以设置在第一反射电极REL1上，以将第一反射电极REL1与每个发光元件LD的第一端EP1电和/或物理地可靠地联接。
绝缘图案INSP可以设置在第一接触电极CNE1上。绝缘图案INSP可以覆盖第一接触电极CNE1，以防止第一接触电极CNE1暴露于外部，并将第一接触电极CNE1与第二接触电极CNE2电分离。
第二接触电极CNE2可以设置在第二反射电极REL2上，以将第二反射电极REL2与每个发光元件LD的第二端EP2电联接。
在发光元件LD和绝缘图案INSP之间可以形成空隙VO。
空隙VO可以由发光元件LD中的每个的一部分、第一接触电极CNE1的一部分、绝缘图案INSP的一部分和第二接触电极CNE2封闭和限定。
在第一子像素SP1至第三子像素SP3的每个中，在平面图中，第一接触电极CNE1可以与第二反射电极REL2间隔开，并且与第一反射电极REL1部分重叠。
第一接触电极CNE1可以电联接到每个发光元件LD的第一端EP1。
当具有预定电压或更高电压的电场被施加到每个发光元件LD时，每个发光元件LD可以发光。
第二绝缘层INS2可以设置在第一接触电极CNE1和第二接触电极CNE2上。第二绝缘层INS2可以覆盖设置在第二绝缘层INS2下方的第一接触电极CNE1和第二接触电极CNE2，从而可以防止第一接触电极CNE1和第二接触电极CNE2暴露于外部。
在第二绝缘层INS2上可以设置外涂层OC。
如上所述，根据本公开的实施方式的显示装置的第二接触电极CNE2可以通过空隙VO和绝缘图案INSP与第一接触电极CNE1电分离。
换句话说，在根据本公开的实施方式的显示装置中，可以确保与每个发光元件LD的第一端EP1联接的第一接触电极CNE1的足够量的有效表面面积和与每个发光元件LD的第二端EP2联接的第二接触电极CNE2的足够量的有效面积。
由于确保了第一接触电极CNE1和第二接触电极CNE2中的每个的有效面积，因此可以减少第一接触电极CNE1和第二接触电极CNE2的短路故障的出现。因此，在根据本公开的实施方式的显示装置中，可以最小化由于第一接触电极CNE1和第二接触电极CNE2的短路故障而导致的发光元件LD的接触故障的出现。
根据本公开的实施方式的显示装置可以在各种电子装置中使用。例如，显示装置可以应用于电视、笔记本计算机、蜂窝电话、智能电话、智能平板、便携式多媒体播放器(PMP)、个人数字助理(PDA)、导航装置、各种类型的可佩戴装置(诸如，智能手表)等。
虽然以上已经描述了各种实施方式，但是本领域的技术人员将理解的是，在不背离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。因此，本说明书中所公开的实施方式仅用于说明目的，而不是限制本公开的技术精神。本公开的范围必须由所附权利要求限定。

Claims (20)

1.显示装置，包括：
衬底；
第一电极和第二电极，在所述衬底上并且彼此间隔开；
发光元件，在所述衬底上，并且具有第一端和第二端；
第三电极，设置在所述发光元件上，并且将所述第一电极与所述发光元件的所述第一端电联接；
绝缘图案，在所述第三电极上，并且暴露所述发光元件的所述第二端；以及
第四电极，在所述衬底上，并且将所述第二电极与所述发光元件的所述第二端电联接，
其中，在所述发光元件和所述绝缘图案之间形成空隙。
2.根据权利要求1所述的显示装置，
其中，所述绝缘图案包括与所述发光元件重叠并且设置成与所述第二电极相邻的第一侧，
其中，所述第三电极包括与所述发光元件重叠并且设置成与所述第二电极相邻的第二侧，以及
其中，在平面图中，所述第二侧比所述第一侧更靠近所述第一电极。
3.根据权利要求2所述的显示装置，其中，所述空隙由所述发光元件的一部分、所述第三电极的一部分、所述绝缘图案的一部分以及所述第四电极的一部分封闭并形成。
4.根据权利要求3所述的显示装置，其中，所述绝缘图案包括包含有机材料的有机绝缘层，并且所述绝缘图案覆盖所述第三电极的所述第二侧的至少一部分。
5.根据权利要求3所述的显示装置，其中，所述绝缘图案包括由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成的无机绝缘层，并且所述绝缘图案不覆盖所述第三电极的所述第二侧。
6.根据权利要求1所述的显示装置，还包括设置在所述第一电极和所述第二电极上的绝缘层，
其中，所述绝缘层包括第一接触孔和第二接触孔，通过所述第一接触孔暴露所述第一电极的一部分，通过所述第二接触孔暴露所述第二电极的一部分。
7.根据权利要求6所述的显示装置，其中，所述第三电极通过所述第一接触孔电联接到所述第一电极，所述第四电极通过所述第二接触孔电联接到所述第二电极，并且所述第三电极和所述第四电极彼此电分离。
8.根据权利要求6所述的显示装置，其中，所述绝缘层包括由无机材料形成的无机绝缘层，并且在所述绝缘层和所述发光元件之间形成凹槽。
9.显示装置，包括：
衬底；
第一电极和第二电极，在所述衬底上，并且彼此间隔开；
发光元件，在所述衬底上，并且具有第一端和第二端；
第三电极，在所述发光元件上，并且将所述第一电极与所述发光元件的所述第一端联接；
绝缘图案，在所述第三电极上，并且暴露所述发光元件的所述第二端；以及
第四电极，在所述衬底上，并且将所述第二电极与所述发光元件的所述第二端电联接，
其中，所述绝缘图案的至少一部分与所述发光元件接触。
10.根据权利要求9所述的显示装置，
其中，所述绝缘图案包括与所述发光元件重叠并且设置成与所述第二电极相邻的第一侧，
其中，所述第三电极包括与所述发光元件重叠并且设置成与所述第二电极相邻的第二侧，以及
其中，在平面图中，所述第二侧比所述第一侧更靠近所述第一电极。
11.根据权利要求10所述的显示装置，其中，所述绝缘图案包括包含有机材料的有机绝缘层，并且所述绝缘图案覆盖所述第三电极的所述第二侧的至少一部分。
12.根据权利要求9所述的显示装置，还包括设置在所述第一电极和所述第二电极上的绝缘层，
其中，所述绝缘层包括第一接触孔和第二接触孔，通过所述第一接触孔暴露所述第一电极的一部分，通过所述第二接触孔暴露所述第二电极的一部分。
13.根据权利要求12所述的显示装置，其中，所述第三电极通过所述第一接触孔电联接到所述第一电极，所述第四电极通过所述第二接触孔电联接到所述第二电极，并且所述第三电极和所述第四电极彼此电分离。
14.制造显示装置的方法，包括：
在所述衬底上形成第一电极和第二电极；
在所述第一电极、所述第二电极和所述衬底上形成第一绝缘材料层；
通过图案化所述第一绝缘材料层，形成暴露所述第一电极的一部分和所述第二电极的一部分的第一绝缘层；
将发光元件提供到所述第一绝缘层上并使所述发光元件自对准；
在所述发光元件和所述第一绝缘材料层上顺序形成导电材料层和第二绝缘材料层；
通过经由第一蚀刻工艺图案化所述导电材料层和所述第二绝缘材料层，形成暴露所述发光元件的第一端的绝缘图案；
通过经由使用所述绝缘图案作为掩模的第二蚀刻工艺蚀刻经图案化的所述导电材料层，形成其一端与所述发光元件重叠并且具有凹割形状的第三电极，所述第三电极与所述发光元件的第二端电联接；以及
在所述第一绝缘层上形成与所述第二电极和所述发光元件的所述第一端电联接的第四电极。
15.根据权利要求14所述的方法，其中，所述第一蚀刻工艺包括干法蚀刻工艺，并且所述第二蚀刻工艺包括湿法蚀刻工艺。
16.根据权利要求15所述的方法，
其中，所述绝缘图案包括有机绝缘层，所述有机绝缘层包括有机材料，
所述方法还包括在形成所述第三电极和形成所述第四电极之间固化所述绝缘图案，
其中，所述绝缘图案填充到所述第三电极的所述凹割形状的至少一部分中。
17.根据权利要求16所述的方法，其中，所述绝缘图案的至少一部分与所述发光元件接触。
18.根据权利要求15所述的方法，
其中，所述绝缘图案包括由无机材料形成的无机绝缘层，以及
其中，形成所述第四电极包括形成由所述发光元件的一部分、所述第三电极的一部分、所述绝缘图案的一部分和所述第四电极的一部分包围的空隙。
19.根据权利要求14所述的方法，其中，所述第三电极与所述第四电极电分离。
20.根据权利要求14所述的方法，还包括在所述第三电极和所述第四电极上形成覆盖所述第三电极和所述第四电极的第二绝缘层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220164128A (ko) * 2021-06-03 2022-12-13 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20230033473A (ko) * 2021-09-01 2023-03-08 엘지디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738195A (zh) * 2011-04-07 2012-10-17 乐金显示有限公司 有机发光显示器件及其制造方法
CN108022936A (zh) * 2016-10-28 2018-05-11 乐金显示有限公司 显示装置
US20180175009A1 (en) * 2016-12-21 2018-06-21 Samsung Display Co., Ltd. Light emitting device and display device including the same
US20180182823A1 (en) * 2016-12-22 2018-06-28 Japan Display Inc. Display element, display device, and manufacturing method of the display device
US20180198018A1 (en) * 2017-01-09 2018-07-12 Samsung Display Co., Ltd. Light emitting device and manufacturing method of the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101711479B1 (ko) * 2010-10-06 2017-03-03 삼성전자 주식회사 반도체 패키지 장치 및 그의 검사 시스템
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102316326B1 (ko) * 2017-03-07 2021-10-22 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
KR102446139B1 (ko) * 2017-12-06 2022-09-22 삼성디스플레이 주식회사 발광 다이오드 장치 및 이의 제조 방법
KR102552602B1 (ko) * 2018-07-10 2023-07-10 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102657129B1 (ko) * 2018-10-11 2024-04-16 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738195A (zh) * 2011-04-07 2012-10-17 乐金显示有限公司 有机发光显示器件及其制造方法
CN108022936A (zh) * 2016-10-28 2018-05-11 乐金显示有限公司 显示装置
US20180175009A1 (en) * 2016-12-21 2018-06-21 Samsung Display Co., Ltd. Light emitting device and display device including the same
US20180182823A1 (en) * 2016-12-22 2018-06-28 Japan Display Inc. Display element, display device, and manufacturing method of the display device
US20180198018A1 (en) * 2017-01-09 2018-07-12 Samsung Display Co., Ltd. Light emitting device and manufacturing method of the same

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