CN113922819B - 基于后台校准的一步两位逐次逼近型模数转换器 - Google Patents

Abstract

本发明公开了一种基于后台校准的一步两位逐次逼近型模数转换器。针对高速、低功耗应用场景，其创新之处在于本发明中新型逐次逼近型模数转换器结构中参考电平电容阵列仅由一排电容阵列产生，相比传统结构电容数量减少一半即可实现一步两位的工作模式。基于本发明的一步两位式结构的转换器，提出一种低开销的冗余校正方法，此方法拥有很强的移植特性。本发明方便了采用双输入端比较器取代传统四输入端比较器结构，从而使转换器拥有更高的线性度。针对一步两位中电容阵列之间的共模电压存在失调，提出一种新型的共模电压后台校准方法。针对动态逻辑存在高阻节点，有潜在的漏电问题，提出一种低漏电动态逻辑结构解决先进工艺实现高速模数转换器的漏电问题。

Description

基于后台校准的一步两位逐次逼近型模数转换器

技术领域

本发明属于集成电路设计领域，尤其涉及一种基于后台校准的一步两位逐次逼近型模数转换器。

背景技术

随着集成电路制造技术愈发先进，具有良好工艺兼容性的逐次逼近型模数转换器（SAR ADC）的优势逐渐显现出来，其由于功耗低、面积小的特点而广受设计者青睐。除此以外，晶体管尺寸不断缩小、电源轨电压不断降低使得诸如运算放大器之类的传统模拟电路难以实现高性能，而SAR ADC主要由数字模块构成，几乎不受模拟模块的限制。

SAR ADC串行工作机制限制了其转换速率，而闪速（Flash）、流水线（Pipeline）结构功耗、面积开销较大。针对单一SAR ADC转换速率受限的问题，涌现了诸如Pipelined-SAR、Flash-SAR、时域交织SAR、一步多位式（N-Bit / Cycle） SAR的高速结构，实现转换速率、功耗、面积多方面的折中。

纯二进制搜索算法虽然拥有最少的搜索次数，搜索效率最高，但缺乏容错机制，对多种非理想因素十分敏感。引入冗余校正技术可以放宽SAR ADC对比较器、余量电压（V_DAC）建立的精度要求，提高SAR ADC在量化过程中的容错度。

传统静态数字逻辑延时相对较大，为提升SAR ADC整体工作速率，出现了基于多米诺（Domino）逻辑的动态逻辑技术。但此种技术由于多节点为高阻态，存在漏电的风险。

一步两位（2-Bit / Cycle）结构需要两种电容阵列，即：逐次逼近电容阵列（SDAC）、参考电平电容阵列（RDAC）分别对输入信号、参考电平进行处理。但两种电容阵列之间存在共模电平失调，因此需要采用校准技术将两者之间的共模电平失调消除。

发明内容

本发明目的在于针对现有技术在高速、低功耗应用场景中的不足，提供一种基于后台校准的一步两位逐次逼近型模数转换器。本发明基于一步量化两位的逐次逼近型模数转换器（2-Bit / Cycle SAR ADC）、冗余技术以及后台校准技术，提出了一种新型的2-Bit/ Cycle SAR ADC结构。

本发明的目的是通过以下技术方案来实现的：一种基于后台校准的一步两位逐次逼近型模数转换器包括：

差分信号正输入端V _ip 、差分信号负输入端V _in ，参考电平输入端及其缓冲电路；参考电平包括共模电平V _CM 、上参考电平V _ref 、下参考电平GND。

量化结构包含三排电容阵列及其逻辑电平开关阵列、三个两输入端比较器。

其中，两排用于差分信号实现逐次逼近的电容阵列SDAC：一排与差分信号正输入端V _ip 相连的SDAC为SDAC_p、一排与差分信号负输入端相连的SDAC为SDAC_n；一排用于产生参考电平的电容阵列RDAC；SDAC和RDAC两者的拓扑结构、电容权重一致。

逻辑电平开关阵列包括两种用于信号采样的栅压自举开关；一种属于SDAC的逻辑电平开关阵列，两排SDAC电容底极板分别通过栅压自举开关连接差分信号正负输入端；另一种用于控制三排电容阵列顶极板与共模电平输入端的开闭。

三个两输入端比较器CMP，分别为CMP₂、CMP₁、CMP₀；其中，CMP₂正输入端与SDAC_n相连，负输入端与RDAC相连；CMP₁正输入端与SDAC_n相连，负输入端与SDAC_p相连；CMP₀正输入端与RDAC相连，负输入端与SDAC_p相连。

数字逻辑包含温度计码-二进制码转换数字逻辑、SAR数字逻辑、最小均方根LMS算法实现数字电路、冗余校正电路。

进一步地，具体如下：

（1）量化结构包含三排电容阵列及其逻辑电平开关阵列和三个比较器，电容阵列由SDAC与RDAC构成，两者的拓扑结构、电容权重一致，其中SDAC为两排，RDAC为一排。量化过程如下：

（1.1）采样阶段，差分信号正输入端V _ip 、差分信号负输入端V _in ，分别与两排SDAC中SDAC_p、SDAC_n电容底极板相连，而SDAC顶极板与共模电平输入端V_CM相连；与此同时，RDAC电容底极板连接至下参考电平输入端GND，而顶极板连接至V_CM电位。

（1.2）电荷再分配阶段，SDAC_p、SDAC_n电容顶极板开关断开，使得顶极板为高阻状态，而SDAC底极板与共模电平V _CM 相连，此时SDAC底极板采样的信息转移至SDAC顶极板，SDAC_p顶极板电位为2V _CM -V _ip ，SDAC_n顶极板电位为2V _CM -V _in ；与此同时，RDAC电容顶极板开关断开，使得顶极板为高阻状态，而RDAC中LSB+1、LSB与Dummy电容底极板切换至上参考电平V _ref ，使得RDAC顶极板电平上升1/4V _ref ，此时RDAC顶极板电位为V _CM +1/4V _ref 。

（1.3）根据步骤（1.2）中电荷再分配产生的SDAC_p、SDAC_n、RDAC顶极板电位，进行第一次量化，量化完成后三个比较器CMP₂、CMP₁、CMP₀对应输出三位温度计码T ₁ 、T ₂ 、T ₃ ，通过温度计码-二进制码转换数字逻辑，得到最高位MSB与次高位MSB-1的两位二进制数字码D ₁ 、D ₂ ；同理，在第x次量化完成后三个比较器CMP₂、CMP₁、CMP₀对应输出三位温度计码T _3x-2 、T _3x-1 、T _3x ，转换得到当前尚未赋值的数字码中最高位与次高位的两位二进制数字码D _2x-1 、D _2x 。

（1.4）根据步骤（1.3）中T ₁ 、T ₂ 、T ₃ 三位温度计码，控制SDAC_p、SDAC_n、RDAC底极板逻辑电平切换，具体切换规律为：三位温度计码的权重分别对应控制SDAC_p、SDAC_n中电容位置（高、中、低三位）。若温度计码为1，则SDAC_p端对应权重电容与V _ref 连接，SDAC_n端对应权重电容与GND连接；若温度计码为0，则SDAC_p端对应权重电容与GND连接，SDAC_n端对应权重电容与V _ref 连接。

而RDAC在电荷再分配阶段将对应电容底极板由GND切换至V _ref ，使得第一次量化前 RDAC顶极板电位为V _CM +

V _ref ；第一次量化后将RDAC对应电容底极板由V _ref 切换至GND，使得 第二次量化前顶极板电位为V _CM +

V _ref 。若还有进一步量化步骤，则RDAC顶极板电位则为V _CM +1/64V _ref 、V _CM +1/256V _ref …，依此类推，第x-1次量化后将RDAC对应电容底极板由V _ref 切换至GND，使得第x次量化前RDAC顶极板电位则为V _CM +

V _ref 。

（1.5）根据步骤（1.4）第一次量化产生的温度计码T ₁ 、T ₂ 、T ₃ 在SDACp、SDAC_n、RDAC顶极板产生新电位后进行第二次量化，产生温度计码T ₄ 、T ₅ 、T ₆ 。

（1.6）以此类推，重复步骤（1.4）~（1.5）直至完成量化得到所有数字码。

（2）基于步骤（1）中的SDAC、RDAC结构，提出一种用于2-Bit / Cycle SAR ADC的冗余校正技术，在N比特精度，1比特冗余位的前提下，冗余校正逻辑的具体实施方法为：

（2.1）按照二进制规律进行电容分组，SDAC、RDAC原理上电容权重分布为：2 ^N-2 C、2 ^{N -3} C、2 ^N-4 C、2 ^N-5 C、2 ^N-5 C、···、4C、2C、1C、1C，其中2 ^N-5 C出现两次，即冗余位权重为2 ^N-5 C LSB。

（2.2）按照2-Bit / Cycle SAR ADC，每步量化输出3位温度计码进行电容拆分，则SDAC、RDAC实际上电容权重分布为；2 ^N-3 C、2 ^N-3 C、2 ^N-3 C、2 ^N-5 C、2 ^N-5 C、2 ^N-5 C、··· 、16C、16C、16C、4C、4C、4C、1C、1C、1C、1C。

（3）电容阵列SDAC与RDAC上共模电压V _CM 、V _CMS 存在误差值，记误差值为error，则error可表示为：

(1)

其中，

、

、

分别表示SDAC_p、SDAC_n、RDAC顶极板余量 电压，定义式为：

(2)

(3)

(4)

在量化步骤结束后，共模失调电压开始校准，使得V _CMS 逐渐逼近V _CM 。在每个周期中，基于最小均方根算法（LMS）的数字校准电路进行一次迭代计算，计算的结果反馈到模拟电路中调整V _CMS 的电平值。RDAC上共模电压V _CMS 的LMS迭代公式为：

(5)

(6)

其中，μ为收敛系数，决定收敛的精度与速度。E(V _CMP1 )和E(V _CMP2 )分别为比较器CMP₁与比较器CMP₂在多个连续周期中比较结果的期望值。

（4）为抑制动态逻辑存在的漏电问题，在传统动态逻辑单元的基础上于输出节点处引入了正反馈交叉耦合结构，可以有效防止电荷泄漏，避免输出电平发生逻辑变化。

本发明的有益技术效果是：

第一、与传统2-Bit / Cycle SAR ADC所需4排电容阵列（SDAC_p、SDAC_n、RDAC_p、RDAC_n）相比，本发明中所需电容阵列中电容阵列仅需要3排（SDAC_p、SDAC_n、RDAC），在相同的精度指标下可以有效减小电容阵列面积；SDAC_p、SDAC_n、RDAC三者结构完全一致，方便实现冗余校正技术；此外，SDAC_p、SDAC_n、RDAC中电容根据输出温度计码进行拆分，由温度计码直接控制逻辑开关，在消除了异步回路中温度计码转二进制码延时的同时，还方便实现动态原件匹配（Dynamic Elements Matching，DEM）技术；

第二、本发明中采用的冗余校正技术原理简单，易于实现，并且具有普适特性，无需定制设计，可移植性强，节省设计时间；

第三、通过LMS算法对RDAC的共模电平V _CMS 进行校准，能有效地解决一步两位式逐次逼近型模数转换器中SDAC与RDAC之间失调所引起的非线性误差的问题；

第四、通过对传统动态逻辑单元添加正反馈交叉耦合结构，可以有效防止电荷泄漏，避免动态逻辑电路在锁存相位中输出电平发生不正常的逻辑变化。

附图说明

图1为本发明中2-Bit / Cycle SAR ADC模块框图；

图2为本发明中2-Bit / Cycle SAR ADC电容阵列结构及逻辑开关连接方式示意图；

图3为本发明中2-Bit / Cycle SAR ADC工作时序示意图；

图4为本发明中2-Bit / Cycle SAR ADC以4位为例第一步切换方法示意图；

图5为本发明中2-Bit / Cycle SAR ADC以4位为例温度计码000对应的第二步切换方法示意图；

图6为本发明中2-Bit / Cycle SAR ADC以4位为例温度计码001对应的第二步切换方法示意图；

图7为本发明中2-Bit / Cycle SAR ADC以4位为例温度计码011对应的第二步切换方法示意图；

图8为本发明中2-Bit / Cycle SAR ADC以4位为例温度计码111对应的第二步切换方法示意图；

图9为失调电压和ADC性能参数随校准迭代的变化图；

图10为动态SAR逻辑及开关控制逻辑示意图；

图11为动态SAR逻辑单元晶体管级结构示意图；

图12为添加抗漏电结构前后动态逻辑单元输出波形对比示意图。

具体实施方式

本发明的创新之处在于：①不同于传统2-Bit / Cycle SAR ADC，本发明中新型SAR ADC结构中参考电平电容阵列仅由一排电容阵列（RDAC）产生，相比传统结构电容数量减少一半；②采用双输入端比较器取代传统四输入端比较器结构，从而使SAR ADC拥有更高的线性度；③基于此设计中的SDAC、RDAC结构，提出一种低开销的冗余校正方法，此方法拥有很强的移植特性；④针对2-Bit / Cycle SAR ADC中SDAC、RDAC之间的共模电压存在失调，提出一种新型的共模电压校准方法；⑤针对动态逻辑存在高阻节点，有潜在的漏电问题，提出一种低漏电动态逻辑结构。

下面将结合具体实例来对本发明做进一步的说明，但本发明的实施方式不限于此，以下若无特殊说明，默认为10位有效位，冗余1位的2-Bit / Cycle SAR ADC实现方法。

如图1所示，本发明一种基于后台校准的一步两位逐次逼近型模数转换器，包含的主要模块为：

（1）差分信号正负输入端V _ip 、V _in ，共模电平输入端V _CM 及其相对应的缓冲电路上参考电平输入端V _ref 及其相对应的缓冲电路，下参考电平输入端GND。

（2）两种用于信号采样的栅压自举开关。

（3）三排电容阵列SDAC_p、SDAC_n、RDAC，与其逻辑电平开关阵列。其中，两排用于差分信号实现逐次逼近的电容阵列SDAC：一排与差分信号正输入端V _ip 相连的SDAC为SDAC_p、一排与差分信号负输入端相连的SDAC为SDAC_n；一排用于产生参考电平的电容阵列RDAC。SDAC和RDAC两者的拓扑结构、电容权重一致。

（4）三个两输入端比较器CMP₂、CMP₁、CMP₀。其中，CMP₂正输入端与SDAC_n相连，负输入端与RDAC相连，输出码记作T₁；CMP₁正输入端与SDAC_n相连，负输入端与SDAC_p相连，输出码记作T₂；CMP₀正输入端与RDAC相连，负输入端与SDAC_p相连，输出码记作T₃。

（5）数字逻辑，包含逐次逼近逻辑、LMS校准算法逻辑、冗余校正逻辑。逐次逼近逻辑包括温度计码-二进制码转换数字逻辑、SAR数字逻辑；LMS校准算法逻辑为LMS算法实现数字电路；冗余校正逻辑为冗余校正电路。

如图2所示，三排电容阵列SDAC_p、SDAC_n、RDAC，与其逻辑电平开关阵列，具体为：首先，根据温度计码，将对应权重电容拆分成两个相同大小的子电容。其次，SDAC_p、SDAC_n顶极板电位由共模参考电平V _CM 控制；而SDAC_p、SDAC_n底极板电位由三种参考电平：上参考电平V _ref 、下参考电平GND、共模参考电平V _CM 控制，同时还需与差分信号输入端（V _ip 或V _in ）相连。RDAC顶极板由共模参考电平V _CM 控制，而RDAC底极板电位由上参考电平V _ref 、下参考电平GND控制。

如图3所示，本发明中ADC工作时序具体为：在经过多步操作后完成11比特（含10比特的有效位和1比特冗余位）的量化和SDAC_p、SDAC_n、RDAC之间的共模电平校准。

为说明SDAC_p、SDAC_n、RDAC顶极板与底极板的切换规律，以4比特精度为例，本发明量化4比特电容阵列的电容切换实例，具体为：

【采样步骤】

如图4所示，采样时，电容阵列SDAC_p底极板接输入信号V _ip ，电容阵列SDAC_n底极板接输入信号V _in ，SDAC顶极板接共模参考电平V _CM ；RDAC_p底极板与下参考电平GND相连，RDAC_p顶极板与共模参考电平V _CM 相连。

【转换周期步骤】

以4位为例，说明电容阵列权重安排，具体为：

按照二进制排列，电容阵列权重分别为8C、4C、2C、1C、1C。考虑到本发明中每步输出为3位温度计码，故将二进制电容阵列由高到低开始两两分组，即：8C与4C、2C与1C、1C，然后将一组内的高位一分为二，因此本发明中电容阵列为4C、4C、4C、1C、1C、1C、1C，如图4所示。

以4位为例，说明电容阵列切换时序，具体为：

步骤一、电荷再分配。如图4所示，SDAC_p、SDAC_n电容顶极板开关断开，使得SDAC顶极板为高阻状态，而SDAC底极板与共模参考电平V _CM 相连，此时SDAC底极板采样的信息转移至SDAC顶极板，SDAC_p顶极板电位为2V _CM -V _ip ，SDAC_n顶极板电位为2V _CM -V _in 。与此同时，RDAC电容顶极板开关断开，使得RDAC顶极板为高阻状态，而RDAC中次低位LSB+1、最低位LSB与哑电容Dummy底极板切换至V _ref ，使得RDAC顶极板电平上升1/4V _ref ，此时RDAC顶极板电位为V _CM +1/ 4V _ref 。

步骤二、根据步骤一的电荷再分配阶段产生的SDAC_p、SDAC_n、RDAC顶极板电平，进行第一步量化。3个比较器分别比较的电位为：2V _CM -V _in 与V _CM +1/4V _ref 、2V _CM -V _ip 与2V _CM -V _in 、V _CM + 1/4V _ref 与2V _CM -V _ip，可等效为输入信号V _ip 分别与3/4V _ref 、1/2V _ref 、1/4V _ref 比较，得到三位温度计码T ₁ 、T ₂ 、T ₃ ，通过温度计码转二进制码电路即可得到两位二进制码D ₁ 、D ₂ 。

步骤三、根据温度计码T ₁ 、T ₂ 、T ₃ 切换SDAC_p、SDAC_n的最高位MSB、次高位MSB-1（本实施例对应4C、4C、4C）的高两位电容，同时切换RDAC电容；具体为：

①如图5所示，假设三个比较器输出的温度计码T ₁ 、T ₂ 、T ₃ 为000，对应二进制码D ₁ 、D ₂ 为00，此时控制SDAC_p第一组电容4C、4C、4C底极板都与GND相连，SDAC_n第一组电容4C、4C、4C底极板都与V _ref 相连；而RDAC中1C与V _ref 相连，其余电容均与GND相连，此时RDAC产生的基准电压为V _CM +V _ref /16。

②如图6所示，假设三个比较器输出的温度计码T ₁ 、T ₂ 、T ₃ 为001，对应二进制码D ₁ 、D ₂ 为01，此时控制SDAC_p第一组电容4C、4C、4C底极板分别与GND、GND、V _ref 相连，SDAC_n第一组电容4C、4C、4C底极板分别与V _ref 、V _ref 、GND相连；而RDAC中1C与V _ref 相连，其余电容均与GND相连，此时RDAC产生的基准电压为V _CM +V _ref /16。

③如图7所示，假设三个比较器输出的温度计码T ₁ 、T ₂ 、T ₃ 为011，对应二进制码D ₁ 、D ₂ 为10，此时控制SDAC_p第一组电容4C、4C、4C底极板分别与GND、V _ref 、V _ref 相连，SDAC_n第一组电容4C、4C、4C底极板分别与V _ref 、GND、GND相连；而RDAC中1C与V _ref 相连，其余电容均与GND相连，此时RDAC产生的基准电压为V _CM +V _ref /16。

④如图8所示，假设三个比较器输出的温度计码T ₁ 、T ₂ 、T ₃ 为111，对应二进制码D ₁ 、D ₂ 为11，此时控制SDAC_p第一组电容4C、4C、4C底极板都与V _ref 相连，SDAC_n第一组电容4C、4C、4C底极板都与GND相连；而RDAC中1C与V _ref 相连，其余电容均与GND相连，此时RDAC产生的基准电压为V _CM +V _ref /16。

步骤四、根据步骤三切换电容底极板逻辑电平，引起顶极板产生电压变化值V _X ，导致SDAC_p、SDAC_n、RDAC顶极板生成新的电平，来进行第二步量化。3个比较器CMP₂、CMP₁、CMP₀、分别比较的电位分别为：2V _CM -V _in -V _X 与V _CM +1/16V _ref 、2V _CM -V _ip +V _X 与2V _CM -V _in -V _X 、V _CM +1/16V _ref 与2V _CM -V _ip +V _X ，可等效为输入信号V _ip 分别与9/16V _ref +V _X 、1/2V _ref +V _X 、7/16V _ref +V _X 比较，得到三位温度计码T ₄ 、T ₅ 、T ₆ ，从而得到两位二进制码D ₃ 、D ₄ 。

若分辨率（量化位数）提升，只需根据步骤一、二、三、四类推即可。

【冗余校正技术实现】

以10位为例，说明本发明中2-Bit / Cycle SAR ADC冗余校正电容阵列及算法实现，图2给出了10比特2-Bit / Cycle SAR ADC，并支持1比特冗余位的电容阵列（SDAC_p、SDAC_n、RDAC）实现方法，电容权重分别为：128、128、128、32、32、32、16、16、16、4、4、4、1、1、1、1，表1给出了每步切换的电容及冗余校正范围。

表1：10位精度冗余1位冗余校正范围

【电容阵列共模电平校准技术实现】

以N=10比特精度且含1位冗余位为例，说明本发明中2-Bit / Cycle SAR ADC电容阵列共模电平校准技术实现方法。当量化过程进行至第6轮量化时，此时运用比较器CMP₀进行第11位的量化，运用比较器CMP₁与CMP₂分别额外比较一次，比较的结果存入数字校准电路中实现共模电平的校准，具体原理为：

假设电容阵列SDAC与RDAC上共模电压V _CM 、V _CMS 存在误差值，记误差值为error，则error可表示为：

(1)

其中，

、

、

分别表示SDAC_p、SDAC_n、RDAC顶极板余量电压，定义式为：

(2)

(3)

(4)

其中，V _CMS 为实际RDAC的复位基准电压，

为实际RDAC的复位基准电压与复位基准电压理想值V _CM 的差值，在每一轮量化步骤结束后，共模失调电压开始校准，使得V _CMS 逐渐逼近V _CM 。在每个量化周期中，基于最小均方根算法（LMS）的数字校准电路进行一次迭代计算，计算的结果反馈到模拟电路中调整V _CMS 的电平值。RDAC上共模电压V _CMS 的LMS迭代公式为：

(5)

(6)

其中，μ为收敛系数，决定收敛的精度与速度。E(V _CMP1 )和E(V _CMP2 )分别为比较器CMP₁与CMP₂在多个连续周期中比较结果的期望值，n表示第n次迭代。

经过多个连续周期的迭代后，V _CMS 最终会趋于稳定的电平，此时RDAC与SDAC之间的失调电压趋近于零，从而完成校准。图9的（a）为校准电路在迭代过程中，SDAC与RDAC之间失调电压的变化过程；图9的（b）为迭代过程中，ADC重要指标参数信纳比（SNDR）与无杂散动态范围（SFDR）的变化过程。随着ADC持续的工作，迭代数据在积累，失调电压不断减小并最终趋于恒定，这个过程中SFDR和SNDR也在提升并与失调电压变化趋势一致。

【抗漏电动态逻辑单元实现】

动态逻辑电路的工作频率高于静态逻辑电路，因此适用于高速ADC中。

图10给出了动态逻辑电路图，每一个动态逻辑单元i需要快速地将比较器的输出逻辑电平CMP_P和CMP_N解码，并分别锁存至动态逻辑单元的输出节点P<i>和N<i>。完成解码的逻辑电路需要将P<i>和N<i>信号锁存，并提供给开关控制逻辑模块。若在一个量化周期内，由于动态逻辑单元的漏电导致P<i>和N<i>的信号在锁存后出现跳变，则ADC将进入非正常工作。

如图11所示，为防止动态逻辑单元中，由于M_p7管、M_p8管（CMOS管）漏电从而造成输出节点N<i>、P<i>从逻辑低电平转移到不确定态，引入了M_n4,L管、M_n5,L管（CMOS管）。假设比较器判断后使得P<i>为高电平、N<i>为低电平，M_n4,L管导通，使得M_n5,L管截止。可知，即使M_p7管存在漏电，由于M_n4,L管导通，泄漏的电荷不会在节点N<i>处积累，而是通过M_n4,L管泄放到地，从而保证了N<i>逻辑低电平的正确性。图12为本发明提出的抗漏电动态逻辑电路（右）与传统动态逻辑电路（左）的时域波形对比图，由于加入了抗漏电设计，动态逻辑电路在一个量化周期内可以很好地锁存P<i>和N<i>信号，不会受到漏电的影响。

相比于传统的一步两位逐次逼近型模数转换器需要4排电容阵列，本发明只需要3排电容阵列即可，并且SDAC与RDAC的拓扑结构、电容权重完全一致，便于实现、移植和拓展；同时，冗余校正技术得益于SDAC与RDAC的结构完全一致特性，实现简单，并且具有很高的移植性。本发明采用最小均方根算法原理来校准SDAC与RDAC之间的顶极板共模电平失调。进一步地，SAR逻辑采用抗漏电动态逻辑单元构成，具体为在动态逻辑单元输出结构处引入了交叉耦合结构，且交叉耦合结构的晶体管尺寸小于其他晶体管，不会引入过大的寄生电容降低逻辑电路的速度 。

Claims (6)

1.一种基于后台校准的一步两位逐次逼近型模数转换器，其特征在于，包括：

差分信号正输入端V_ip、差分信号负输入端V_in，参考电平输入端及其缓冲电路；参考电平包括共模参考电平V_CM、上参考电平V_ref、下参考电平GND；

量化结构包含三排电容阵列及其逻辑电平开关阵列、三个两输入端比较器；

其中，两排用于差分信号实现逐次逼近的电容阵列SDAC：一排与差分信号正输入端V_ip相连的SDAC为SDAC_p、一排与差分信号负输入端相连的SDAC为SDAC_n；一排用于产生新电平的电容阵列RDAC；SDAC和RDAC两者的拓扑结构、电容权重一致；

三个两输入端比较器CMP，分别为CMP₂、CMP₁、CMP₀；其中，CMP₂正输入端与SDAC_n相连，负输入端与RDAC相连；CMP₁正输入端与SDAC_n相连，负输入端与SDAC_p相连；CMP₀正输入端与RDAC相连，负输入端与SDAC_p相连；

数字逻辑包含温度计码-二进制码转换数字逻辑、SAR数字逻辑、最小均方根LMS算法实现数字电路、冗余校正电路；

量化过程包括：

(1)采样阶段，差分信号正负输入端V_ip、V_in分别与SDAC_p、SDAC_n电容底极板连通，SDAC_p、SDAC_n电容顶极板与共模参考电平V_CM连通；同时，RDAC电容底极板连接至下参考电平GND，RDAC电容顶极板连接至共模参考电平V_CM；

(2)电荷再分配阶段，SDAC_p、SDAC_n电容顶极板开关断开，为高阻状态，而SDAC底极板与共模参考电平V_CM相连，此时SDAC底极板采样的信息转移至SDAC顶极板，SDAC_p顶极板电位为2V_CM-V_ip，SDAC_n顶极板电位为2V_CM-V_in；同时，RDAC电容顶极板开关断开，为高阻状态，而RDAC中次低位电容、最低位电容与哑电容的底极板切换至上参考电平V_ref，使得RDAC顶极板电平上升

此时RDAC顶极板电位为

(3)根据步骤(2)中电荷再分配产生的SDAC_p、SDAC_n、RDAC顶极板电位，进行第一次量化，量化完成后三个比较器CMP₂、CMP₁、CMP₀对应输出三位温度计码，通过温度计码-二进制码转换数字逻辑，得到当前尚未赋值的数字码中最高位与次高位的两位二进制数字码；

(4)根据步骤(3)中当前量化产生的三位温度计码，控制SDAC_p、SDAC_n、RDAC底极板逻辑电平切换，在SDAC_p、SDAC_n、RDAC顶极板产生新电位；

(5)重复执行步骤(3)～(4)，根据SDACp、SDAC_n、RDAC顶极板的当前电位，进行下一次量化，三个比较器产生新的三位温度计码并转换为二进制数字码，直至完成量化，得到所有数字码。

2.根据权利要求1所述基于后台校准的一步两位逐次逼近型模数转换器，其特征在于，逻辑电平开关阵列包括两种用于信号采样的栅压自举开关；一种属于SDAC的逻辑电平开关阵列，两排SDAC电容底极板分别通过栅压自举开关连接差分信号正负输入端；另一种用于控制三排电容阵列顶极板与共模电平输入端的开闭。

3.根据权利要求1所述基于后台校准的一步两位逐次逼近型模数转换器，其特征在于，步骤(4)中，三位温度计码的权重对应SDAC_p、SDAC_n中电容位置；若温度计码为1，则SDAC_p端对应权重电容与上参考电平V_ref连接，SDAC_n端对应权重电容与GND连接；若温度计码为0，则SDAC_p端对应权重电容与GND连接，SDAC_n端对应权重电容与V_ref连接；

第一次量化前RDAC顶极板电位为

第一次量化后将RDAC对应电容底极板由V_ref切换至GND，使得第二次量化前顶极板电位为

以此类推，第x-1次量化后将RDAC对应电容底极板由V_ref切换至GND，使得第x次量化前RDAC顶极板电位则为

4.根据权利要求1所述基于后台校准的一步两位逐次逼近型模数转换器，其特征在于，基于拓扑结构、电容权重完全一致的SDAC、RDAC电容阵列，在N比特精度，1比特冗余位前提下的冗余校正逻辑，包括：

按照二进制规律进行电容分组，SDAC、RDAC原理上电容权重分布为：2^N-2C、2^N-3C、2^N-4C、2^N-5C、2^N-5C、…、4C、2C、1C、1C，其中2^N-5C出现两次，表示冗余位权重为2^N-5LSB；

按照一步两位式逐次逼近型模数转换器，每步量化输出3位温度计码，进行电容拆分，则SDAC、RDAC实际上电容权重分布为；2^N-3C、2^N-3C、2^N-3C、2^N-5C、2^N-5C、2^N-5C、2^N-6C、2^N-6C、2^{N- 6}C、…、4C、4C、4C、1C、1C、1C、1C。

5.根据权利要求1所述基于后台校准的一步两位逐次逼近型模数转换器，其特征在于，两种电容阵列SDAC与RDAC上采样得到的实际共模电压值V_CMS，与理论共模参考电平V_CM存在误差值时，在每一轮量化结束后，共模失调电压开始校准，使得实际共模电压值V_CMS逐渐逼近理论共模参考电平V_CM；每一个量化周期内，基于最小均方根算法的数字校准电路进行一次迭代计算，并将计算结果反馈到模拟控制电路中调整V_CMS电平；经过多个连续的量化周期后，V_CMS逐渐趋于稳定，使SDAC与RDAC之间的失调电压趋近于零，从而完成校准。

6.根据权利要求1所述基于后台校准的一步两位逐次逼近型模数转换器，其特征在于，为抑制动态逻辑存在的漏电问题，在动态逻辑单元的输出结构处引入正反馈交叉耦合结构，防止电荷泄漏，避免输出电平在锁存相位中发生逻辑变化。

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