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CN113892188A - 半导体器件及其制造方法 - Google Patents

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CN113892188A
CN113892188A CN202180003554.5A CN202180003554A CN113892188A CN 113892188 A CN113892188 A CN 113892188A CN 202180003554 A CN202180003554 A CN 202180003554A CN 113892188 A CN113892188 A CN 113892188A
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Abstract

一种半导体器件，包括第一至第三氮基半导体层、源极电极、漏极电极和栅极电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙小于第一氮基半导体层的带隙，以便在其间形成具有二维空穴气体(2DHG)区域的异质结。第三氮基半导体层嵌入于第二氮基半导体层中，并与第一氮基半导体层隔开。第三氮基半导体层被掺杂以使其具有的第一导电类型不同于第二氮基半导体层的导电类型。

Description

半导体器件及其制造方法
技术领域
本发明一般涉及氮基半导体器件。更具体地说，本发明涉及一种p沟道增强模式半导体器件。此p沟道增强模式半导体器件具有的沟道层被嵌入/埋置有掺杂区域，此掺杂区域具有的导电类型不同于沟道层的导电类型。
背景技术
近年来，对高空穴迁移率晶体管(high-hole-mobility transistors,HHMT)的深入研究非常普遍，特别是在大功率开关和高频应用方面。III族氮基高空穴迁移率晶体管利用具有不同带隙的两种材料之间的异质结界面形成量子阱状结构(quantum well-likestructure)，此结构容纳二维空穴气(two-dimensional hole gas,2DHG)区域，以满足高功率/频率器件的要求。根据实际需求，高空穴迁移率晶体管需要设计为常关型器件。然而，由于制程工艺因素，常关型高空穴迁移率晶体管的开发遇到了制程上的挑战。目前，需要提高常关型高空穴迁移率晶体管的良率，从而使其适合大规模生产。
发明内容
根据本发明的一个方面，提供了一种半导体器件。一种半导体器件，包括第一氮基半导体层、第二氮基半导体层、第三氮基半导体层、源极电极、漏极电极和栅极电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙小于第一氮基半导体层的带隙，以在其间形成带有二维空穴气体(2DHG)区域的异质结。第三氮基半导体层嵌入于第二氮基半导体层中，并与第一氮基半导体层隔开。第三氮基半导体层被掺杂以具有第一导电类型，其中第一导电类型不同于第二氮基半导体层的导电类型。源极电极和漏极电极设置于第二氮基半导体层上。栅极电极设置于第二氮基半导体层上方以及在源极电极和漏极电极之间。栅极电极位于第三氮基半导体层的正上方。
根据本发明的一个方面，提供了一种半导体器件。一种半导体器件，包括第一氮基半导体层、第二氮基半导体层、源极电极、漏极电极和栅极电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙小于第一氮基半导体层的带隙，以在其间形成带有二维空穴气体(2DHG)区域的异质结。第二氮基半导体层具有未掺杂区域和掺杂区域。掺杂区域被未掺杂区域包围，并与异质结和第二氮基半导体层的上表面隔开。源极电极和漏极电极设置于第二氮基半导体层上。栅极电极设置于第二氮基半导体层上方以及在源极电极和漏极电极之间。栅极电极垂直地对准第二氮基半导体层的掺杂区域。
根据本发明的一个方面，提供了一种制造半导体器件的方法。此方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层以其间形成异质结。在第二氮基半导体层上形成第三氮基半导体层，其中第三氮基半导体层被掺杂以具有导电类型，第三氮基半导体层的导电类型不同于第二氮基半导体层的导电类型。形成第四氮基半导体层以覆盖第二和第三氮基半导体层。在第四氮基半导体层上方形成栅极电极，并与第三氮基半导体层对准。源极电极和漏极电极形成在第四氮基半导体层上方，并与第三氮基半导体层隔开。
通过上述配置，具有不同带隙的第一和第二氮基半导体层彼此堆叠，以便在其间形成具有2DHG区域的异质结。第三氮基半导体层的导电类型不同于第二氮基半导体层的导电类型。第三氮基半导体层嵌入/埋置于第二氮基半导体层中。因此，第三氮基半导体层可以耗尽部分2DHG区域，导致半导体器件具有增强模式。半导体器件的制造工艺简单且避免使用蚀刻步骤在第二氮基半导体层(例如，沟道层)中形成凹槽。因此，本发明的半导体器件可以具有良好的可靠性、良好的电性能和良好的良率。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本发明的实施例在下文中可对照附图以进行更详细的描述，其中：
图1是根据本发明的一些实施例的半导体器件的垂直截面图；
图2A、图2B、图2C、图2D、图2E和图2F显示了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段图；
图3是根据本发明一些实施例的半导体器件的垂直截面图；
图4是根据本发明一些实施例的半导体器件的垂直截面图；
图5是根据本发明一些实施例的半导体器件的垂直截面图；
图6A、图6B、图6C和图6D显示了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段图；以及
图7是根据本发明一些实施例的半导体器件的垂直截面图。
具体实施方式
于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于设备的制造条件造成的。本发明内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。
于下面的描述中，半导体器件器件/芯片/封装以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
图1是根据本发明的一些实施例的半导体器件10A的垂直截面图。半导体器件10A包括衬底102、缓冲层104、氮基半导体层106、108和110、栅极电极120、氮基半导体层122、源极电极124、氮基半导体层126、漏极电极128、钝化层140、接触通孔150、，以及图案化导电层152。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于，硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p型掺杂的硅、n型掺杂的硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底102可包括，例如但不限于，III族元素、IV族元素、V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括，例如但不限于，一个或多个其他特征，例如掺杂区域(doped region)、埋层(buried layer)、外延层(epitaxial(epi)layer)或其组合。
缓冲层104可设置于衬底102上/之上/上方。缓冲层104可以设置于衬底102和氮基半导体层106之间。缓冲层104可以被配置为减少衬底102和氮基半导体层106之间的晶格和热失配，从而修复由于失配(mismatches)/差异(difference)引起的缺陷。缓冲层104可包括III-V族化合物。III-V族化合物可包括，例如但不限于，铝、镓、铟、氮或其组合。因此，缓冲层104的示例性材料还可以包括，例如但不限于，氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。在一些实施例中，半导体器件100A可进一步包括成核层(nucleation layer,未示出)。成核层可以形成于衬底102和缓冲层104之间。成核层可被配置为提供过渡层(transition)以适应衬底102和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包括，例如但不限于，氮化铝(AlN)或其任何合金。
氮基半导体层106可设置于缓冲层104上/之上/上方。氮基半导体层108可设置于氮基半导体层104上/之上/上方。氮基半导体层108是本征半导体，这代表氮基半导体层108是未掺杂的半导体层。氮基半导体层108的示例性材料可包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N，其中x+y≤1，AlyGa(1–y)N其中y≤1。
可选择氮基半导体层106和108的示例性材料，使得氮基半导体层108的带隙(即，禁带宽度(forbidden band width))小于氮基半导体层106的带隙，这使得它们的电子亲和力彼此不同，并其间形成异质结(heterojunction)。例如，当氮基半导体层106是具有约4.0ev的带隙的氮化铝镓(AlGaN)层时，氮基半导体层108可以被选择为具有约3.4ev的带隙的p型掺杂的氮化镓(GaN)层。因此，氮基半导体层106和108可分别用作阻挡层和沟道层。在沟道层和阻挡层之间的连接界面处产生三角形阱位势(triangular well potential)，因此，空穴(hole)在三角形井中累积，从而产生与异质结相邻的二维空穴气体(2DHG)区域112。因此，半导体器件10A可用于包括至少一个氮化镓基(GaN-based)的高空穴迁移率晶体管(HHMT)。
氮基半导体层110可设置于氮基半导体层108中。氮基半导体层110埋入/嵌入在氮基半导体层108中。氮基半导体层110被氮基半导体层108环绕/包围。因此，氮基半导体层110通过氮基半导体层108的材料与氮基半导体层106隔开。氮基半导体层110通过氮基半导体层108的一部分与异质结(即，其直接形成于氮基半导体层106和108之间)分离。
氮基半导体层110被掺杂以使其导电类型不同于氮基半导体层108的导电类型。在一些实施例中，氮基半导体层110的导电类型为n型。因此，氮基半导体层110可作为电子供应层。广义地说，在2DHG区域112中的空穴可被视为p型物质，使得空穴和氮基半导体层110可共同地形成p-n结的等效物。因此，氮基半导体层110可以耗尽在氮基半导体层110正下方2DHG区域112的区块，从而形成不连续的2DHG区域112。
氮基半导体层110的示例性材料可以包括，例如但不限于，n型掺杂的III-V族氮化物半导体材料，例如n型氮化镓(n-type GaN)、n型氮化铝镓(n-type AlGaN)、n型氮化铟(n-type InN)、n型氮化铝铟(n-type AlInN)、n型氮化铟镓(n-type InGaN)、n型氮化铝铟镓(n-type AlInGaN)或其组合。在一些实施例中，通过使用诸如碳(C)、硅(Si)和锗(Ge)的n型掺质来实现n掺杂材料。
在一些实施例中，氮基半导体层108和110具有相同组成但不同性质。例如，氮基半导体层108和110可具有相同的III-V族化合物，其中氮基半导体层108是未掺杂的而氮基半导体层110为n型掺杂的。因此，氮基半导体层110可以作为n型掺杂区域，其中n型掺杂区域在氮基半导体层108的未掺杂区域中。就此而言，掺杂区域(例如，氮基半导体层110)与异质结隔开，其中异质结直接形成于氮基半导体层106和108之间。掺杂区域(例如，氮基半导体层110)与氮基半导体层108的上表面隔开。
氮基半导体层108具有突出部分114，其位于氮基半导体层110正上方。突出部分114的形成归因于氮基半导体层110占据氮基半导体层108的一部分。因此，氮基半导体层110在氮基半导体层108上的正交/垂直投影在突出部分114在氮基半导体层108上的的正交/垂直投影内。突出部分114从氮基半导体层110向外延伸。突出部分114的宽度可以大于氮基半导体层110的宽度。
氮基半导体层122和126设置于氮基半导体层108上/之上/上方。氮基半导体层110可设置于氮基半导体层122和126之间。氮基半导体层122和126与氮基半导体层108的不同部分直接接触。氮基半导体层122和126分别位于氮基半导体层108的突出部分114的相对两侧。突出部分114与氮基半导体层122和126隔开。
氮基半导体层122和126被掺杂而具有的导电类型不同于氮基半导体层110的导电类型。氮基半导体层122和126被掺杂以具有相同的导电类型，例如p型。氮基半导体层122和126的示例性材料可以包括，例如但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-type GaN)、p型氮化铝镓(p-type AlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-type AlInN)、p型氮化铟镓(p-type InGaN)、p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施例中，通过使用p型掺质(例如铍(Be)、锌(Zn)、镉(Cd)和镁(Mg))来实现p掺杂材料。
在一些实施例中，氮基半导体层108、110、122和126具有相同的III族元素和V族元素。例如，氮基半导体层108可以是未掺杂的氮化镓(GaN)，这代表着氮基半导体层108是本征半导体。氮基半导体层110可以是n型掺杂的氮化镓(GaN)层，这代表着氮基半导体层110是n型半导体。氮基半导体层122和126可以是p型掺杂的氮化镓(GaN)层，这代表着氮基半导体层122和126是p型半导体。即，氮基半导体层108、110、122和126具有相同的III族元素(例如镓(Ga))和相同的V族元素(例如氮(N))，此配置可以减少氮基半导体层108、110和122之一个与氮基半导体层126之间的晶格失配。
源极电极124和漏极电极128可设置于氮基半导体层108上/之上/上方。源极电极124和漏极电极128分别与氮基半导体层122和126直接接触。
源极电极124和氮基半导体层122可以作为源极结构。氮基半导体层122设置于源极电极124和氮基半导体层108之间，使得源极电极124可以通过氮基半导体层122与氮基半导体层108形成欧姆接触。在一些实施例中，可以省略氮基半导体层122，使得源极电极124可以直接与氮基半导体层108接触。
漏极电极128和氮基半导体层126可以作为漏极结构。氮基半导体层126设置于漏极电极128和氮基半导体层108之间，使得漏极电极128可以通过氮基半导体层126与氮基半导体层108形成欧姆接触。在一些实施例中，可以省略氮基半导体层126，使得漏极电极128可以直接与氮基半导体层108接触。
氮基半导体层108的突出部分114位于源极电极和漏极电极124和128之间。源极电极124和漏极电极128与突出部分114隔开。在图1的示例性图示中，源极电极124和漏极电极128相对于突出部分114是不对称的。例如，源极电极124可以比漏极电极128更靠近突出部分114。在其他实施例中，源极电极124和漏极电极128相对于突出部分114对称。源极电极124和突出部分114之间的距离可以调整/改变以满足不同的器件要求。漏极电极128和突出部分114之间的距离可以调整/改变以满足不同的器件要求。
在一些实施例中，源极电极124和漏极电极128可包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。源极电极124和漏极电极128的示例性材料可包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。源极电极124和漏极电极128中的每一个可以是单层，也可以是相同或不同组成的多层。此外，可以通过向源极电极124和漏极电极128施加钛(Ti)、铝(Al)或其他合适的材料来实现欧姆接触。在一些实施例中，源极电极124和漏极电极128中的每一个由至少一个共型层和导电填料形成。共型层可以包裹导电填料。共型层的示例性材料，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填充的示例性材料可包括，例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
栅极电极120可设置于氮基半导体层108上/上方/之上。栅极电极120直接与氮基半导体层108的突出部分114接触。栅极电极120位于氮基半导体层110(例如，n型掺杂区域)的正上方。栅极电极120与氮基半导体层122和126隔开。栅极电极120与源极电极124和漏极电极128隔开。源极电极124和漏极电极128中的每一个所处的位置可以高于突出部分114的位置，其中突出部分114为栅极电极120所在处。因此，栅极电极120的位置可以低于源极电极124和漏极电极128的位置。这样的配置可以避免半导体器件10A变得太厚。
栅极电极120的示例性材料可包括金属或金属化合物。栅极电极120可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。
源极电极124、漏极电极128和栅极电极120可以构成半导体器件10A中的HHMT晶体管的一部分。在一些实施例中，这些组件可以构成p沟道晶体管的一部分。通过将氮基半导体层110嵌入于氮基半导体层108中，半导体器件10A可以为增强模式器件(enhancementmode device)，当栅极电极120大约处于零偏置(zero bias)时其处于常关状态(normally-off state)。
如上所述，氮基半导体层110中的主要载流子(例如，电子)可耗尽/中和位于氮基半导体层110和栅极电极120正下方的2DHG区域112的一区块。此区块与2DHG区域112的其余部分具有不同的特性(例如，不同的空穴浓度)，因此被阻断，从而形成不连续的2DHG区域112。
由于此机制，半导体器件10A具有常闭特性(normally-off characteristic)。因此，当向栅极电极120施加电压为零或施加到栅极电极120的电压小于阈值电压(即，在栅极电极120下方形成反转层所需的最小电压)时，栅极电极120下方的2DHG区域112的一区块持续被阻断，故没有电流流过此处。
就此而言，为了实现常关状态的p沟道半导体器件，实际上，可以使用其他方式干扰源极电极和漏极电极之间的2DHG区域的连续性。例如，实现常闭p沟道半导体器件的一种方法是在氮化铝镓(AlGaN)阻挡层中形成凹槽结构并将栅极电极填充于其中，借此消除栅极电极正下方的2DHG区域的一区块。因此，需要对AlGaN层执行破坏性步骤，例如蚀刻步骤。然而，蚀刻步骤可能对侧壁/表面导致非预期地损伤，并且AlGaN层的凹陷/凹凸表面可能导致载子散射，从而降低载流迁移率并增加半导体器件的导通电阻。此外，蚀刻步骤需要被精确地控制，因此很难提高良率。
与上述具有凹陷结构的常闭p沟道半导体器件相比，半导体器件10A通过将氮基半导体层110埋入/嵌入氮基半导体层108中，以在其中创建不连续的2DHG区域112。2DHG区域112的连续性被氮基半导体层110中断，故氮基半导体层110下方异质结的空穴浓度接近于零或约为零。因此，可以实现p沟道增强模式半导体器件。
在本发明的实施例中，由于并未在氮基半导体层108中形成凹槽结构，故免除了控制凹槽结构深度的问题。因此，栅极电极120可以设置于氮基半导体层108上，而不需要置于向内凹的凹槽中。此种配置不会干扰氮基半导体层108中的空穴传输。
此外，由于氮基半导体层110被埋置/嵌入在于2DHG区域112的区域相邻的位置，因此2DHG区域的一区块可以被完整地耗尽。因此，在常闭状态下，没有电流流过栅极区域GR。由于开关比(on-off ratio)被定义为在常开状态(normally-on state)下的电流与常闭状态(normally-off state)下的电流的比值，因半导体器件10A具有极低的关断状态电流(off-state current)，故半导体器件10A可以具有高开关比。总体来说，半导体器件10A可以具有良好的电性能、良好的可靠性和良好的良率。
此外，在图1的示例性图示中，栅极电极120具有一对相对边缘，分别与氮基半导体层110的一对相对边缘对准，这代表着栅极电极120垂直地对准于氮基半导体层110。因此，栅极电极120的宽度可以与氮基半导体层110的宽度相同。因此，在形成栅极电极120和形成氮基半导体层110期间，可以使用同样的光罩(reticle)以制造此二者。
由于对准设计，栅极电极120在氮基半导体层108上的正交/垂直投影可以对准于氮基半导体层110在氮基半导体层108上的正交/垂直投影，这有利于耗尽2DHG区域112中的所欲耗尽的区块。因此，2DHG区域112的剩余区块的导电性可以良好地维持。
氮基半导体层110的垂直位置为可调控的。氮基半导体层110与异质结间隔出距离D1。氮基半导体层110与氮基半导体层108的最上方的表面间隔出距离D2。距离D1和距离D2之间的关系可以与2DHG区域112的载子浓度和半导体器件10A的阈值电压相关。
在一些实施例中，距离D1等于距离D2。在一些实施例中，距离D1大于距离D2。在一些实施例中，距离D1小于距离D2。通过结合氮基半导体层110的掺杂浓度，以及距离D1和D2之间的关系，来调整半导体器件10A的电特性，以满足不同的器件要求。因此，本发明的设计灵活且便于调整半导体器件10A的电特性，可用于满足不同的器件要求。
钝化层140覆盖栅极电极120、源极电极124和漏极电极128、氮基半导体层122和126。在一些实施例中，钝化层140可以作为平坦化层(planarization layer)，其具有水平顶表面以支撑其他层/元件。在一些实施例中，钝化层140可以形成为较厚的层，并且在钝化层140上执行平坦化工艺，例如化学机械抛光(chemical mechanical polish,CMP)工艺，以去除多余部分，从而形成水平上表面。钝化层140的材料可包括，例如但不限于，介电材料。例如，钝化层140可包括氮化硅(SiNx)层、氧化硅(SiOx)层、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasmaenhanced oxide,PEOX)或其组合。
接触通孔150设置于钝化层140内。接触通孔150可穿透钝化层140。接触通孔150可纵向地延伸以连接至栅极电极120、源极电极124和漏极电极128。接触通孔150的上表面未被钝化层140所覆盖。接触通孔150的示例性材料可包括，例如但不限于，导电材料，例如金属或合金。
图案化导电层152设置于钝化层140和接触通孔150上/之上/上方。图案化导电层152与接触通孔150接触。图案化导电层152可以具有金属线(metal line)、焊垫(pad)、迹线(traces)或其组合，使得图案化导电层152可以形成至少一个电路。因此，图案化导电层152可以作为图案化电路层。图案化导电层152可通过接触通孔150与栅极电极120、源极电极124和漏极电极128连接。外部电子器件可通过图案化导电层152向半导体装置10A发送至少一个电子信号，反之亦然。图案化导电层152的示例性材料可以包括，例如但不限于，导电材料。图案化导电层152可包括具有金(Ag)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、钛(Ti)、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。
图2A、图2B、图2C、图2D、图2E和图2F显示了用于制造半导体器件10A的方法的不同阶段图，如下所述。在下文中，沉积技术例如可包括但不限于原子层沉积(atomic layerdeposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适工艺。
参考图2A，通过使用沉积技术在衬底102上形成缓冲层104。通过使用沉积技术在缓冲层104上形成氮基半导体层106。通过使用沉积技术在氮基半导体层106上形成氮基半导体层108A，从而在其间形成异质结。在氮基半导体层108A上形成氮基半导体覆盖层160，其中氮基半导体覆盖层160被掺杂以使其所具有的导电类型不同于氮基半导体层108A的导电类型。更具体地说，氮基半导体覆盖层160是n型，并且氮基半导体层108A是未掺杂的。
参考图2B，在氮基半导体覆盖层160上执行图案化工艺，以去除其多余部分，从而形成氮基半导体层110。在一些实施例中，图案化工艺可包括光刻(photolithography)、曝光(exposure)和显影(development)、蚀刻(etching)、其他合适工艺或其组合。
参考图2C，形成氮基半导体层108B以覆盖氮基半导体层106、108A和110。氮基半导体层108B的突出部分114形成在氮基半导体层110正上方。应注意的是，氮基半导体层108A和108B的导电类型是未掺杂的，故氮基半导体层108A和108B可以合并为一氮基半导体层108。
参考图2D，在氮基半导体层108上形成氮基半导体覆盖层162，其中氮基半导体覆盖层162的导电类型为p型。
参考图2E，在氮基半导体覆盖层162上执行图案化工艺以去除其多余部分，从而形成氮基半导体层122和126。应注意的是，氮基半导体层122和126的位置可分别定义为源极区(source region)和漏极区(drain region)。
参考图2F，源极电极124和漏极电极128分别形成于氮基半导体层122和126上，并且源极电极124和漏极电极128与氮基半导体层110隔开。栅极电极120形成在氮基半导体层108的突出部分114上，并与氮基半导体层110对准。栅极电极120、源极电极124和漏极电极128的形成包括沉积技术和图案化工艺。在一些实施例中，可以执行沉积技术以形成覆盖层，并且可以执行图案化工艺以去除其多余部分。此后，可以形成钝化层140、接触通孔150和图案化导电层152，从而获得如图1所示的半导体器件10A的配置。
图3是根据本发明的一些实施例的半导体器件10B的垂直截面图。在图3的示例性图示中，栅极电极120与突出部分114的上表面部分地接触。栅极电极120的宽度可以大于氮基半导体层110的宽度。栅极电极120的宽度可以小于突出部分114的宽度。
图4是根据本发明的一些实施例的半导体器件10C的垂直截面图。在图4的示例性图示中，栅极电极120共形于氮基半导体层108。栅极电极120覆盖突出部分114和氮基半导体层108剩余部分的至少一部分。如此一来，栅极电极120可以与突出部分114的上表面和侧表面接触。栅极电极120的宽度可以大于突出部分114的宽度。
在半导体器件10B和10C中，栅极电极120比氮基半导体层110宽。此配置可以承受较高的制程变异度。此外，栅极电极120可以与2DHG区域112的至少一个区块重叠。因此，当对栅极电极120施加电压时，栅极电场可以帮助提升重叠区域的导电性，从而进一步降低半导体器件10B和10C的导通电阻。
图5是根据本发明的一些实施例的半导体器件10D的垂直截面图。在图5的示例性图示中，氮基半导体层108的上表面可以是平坦表面，使得栅极电极120和氮基半导体层122和126可以设置于实质上在相同的水平高度。与半导体器件10A相比，栅极电极120可以更接近氮基半导体层108的栅极区域GR，因此可以更好地控制栅极区域GR的导电性。此外，如上所述，栅极电极120和氮基半导体层110可以具有实质上相同的宽度。
氮基半导体层110的垂直位置为可调控的。氮基半导体层110与异质结间隔出距离D3。氮基半导体层110与氮基半导体层108的最上方的表面间隔出距离D4。距离D3和距离D4之间的关系与2DHG区域112的载子浓度和半导体器件10D的阈值电压相关。
在一些实施例中，距离D3等于距离D4。在一些实施例中，距离D3大于距离D4。在一些实施例中，距离D3小于距离D4。可以通过距离D3和距离D4之间的关系来调整半导体器件10D的电特性，以满足不同的器件要求。因此，本发明实施例的设计灵活且便于调整半导体器件10D的电特性，可用于满足不同的器件要求。
图6A、图6B、图6C和图6D显示了制造半导体器件10D的方法的不同阶段图，如下所述。在下文中，沉积技术可包括，例如但不限于，ALD、PVD、CVD、MOCVD、PECVD、LPCVD、等离子体辅助气相沉积、外延生长或其他合适工艺。
参考图6A，通过使用沉积技术在衬底102上形成缓冲层104。通过使用沉积技术在缓冲层104上形成氮基半导体层106。通过使用沉积技术在氮基半导体层106上形成氮基半导体层108A，从而在其间形成异质结。
参考图6B，在氮基半导体层108A上提供掩模层ML以暴露出氮基半导体层108A的一部分。随后，在氮基半导体层108A的暴露部分上执行离子注入工艺，使得氮基半导体层108A的暴露部分成为氮基半导体层110。通过控制离子注入工艺的强度，使得氮基半导体层110的底部能够与氮基半导体层108A的最底表面分离。
具体而言，氮基半导体层108A的暴露部分可通过离子注入工艺掺杂n型掺质，其中n型掺质，可包括但不限于，碳(C)、硅(Si)和锗(Ge)。此外，由于离子注入工艺不会对氮基半导体层110的表面形态产生太大影响，故氮基半导体层110的顶表面可以与氮基半导体层108A的剩余部分的顶表面共平面。
参考图6C，去除掩模层ML。形成氮基半导体层108B以覆盖氮基半导体层108A和110。氮基半导体层108A和108B的导电类型为未掺杂的。氮基半导体层108A和108B可以合并成一氮基半导体层108。由于氮基半导体层110的顶表面与氮基半导体层108A的剩余部分的顶表面共平面，因此氮基半导体层108B的顶表面可以是平坦表面。
参考图6D，在氮基半导体层108上形成氮基半导体覆盖层162，其中氮基半导体覆盖层162的导电类型为p型。随后，在氮基半导体覆盖层162上执行图案化工艺，以去除其多余部分，从而形成氮基半导体层122和126。此后，可以形成源极电极124、漏极电极128、钝化层140、接触通孔150和图案化导电层152，从而获得如图5所示的半导体器件10D的配置。
图7是根据本发明的一些实施例的半导体器件10E的垂直截面图。在图7的示例性图示中，栅极电极120的宽度可以大于氮基半导体层110的宽度。
在半导体器件10E中，栅极电极120比氮基半导体层110宽。这种配置可以承受高制程变异度。此外，栅极电极120可以与2DHG区域112的至少一个区块重叠。因此，当对栅极电极施加电压时，栅极电场可以帮助提升重叠区域的导电性，从而进一步降低半导体器件10E的导通电阻。
基于以上描述，在本发明的实施例中，具有不同带隙的两个氮基半导体层彼此堆栈，以在其间形成带有2DHG区域的异质结。2DHG区域存在于氮基半导体层(称为p沟道层)中。p沟道层中的一区域被掺杂以具有n型，使得n型掺杂区域可以提供电子以耗尽/中和2DHG区域的一区块。因此，可以实现p沟道增强模式半导体器件。此半导体器件的制造工艺简单且能够避免在p沟道层中形成凹槽。因此，本发明的半导体器件可以具有良好的可靠性、良好的电性能和良好的良率。
本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
虽然已经参考本发明内容的具体实施方式来描述和说明本发明内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本发明内容中所呈现的工艺与实际装置之间可能存在区域别。本发明内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或工艺能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。

Claims (25)

1.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置于所述第一氮基半导体层上，且其具有的带隙小于所述第一氮基半导体层的带隙，以在其间形成具有二维空穴气体(2DHG)区域的异质结；
第三氮基半导体层，嵌入于所述第二氮基半导体层中并与所述第一氮基半导体层隔开，其中所述第三氮基半导体层被掺杂以具有第一导电类型，其中所述第一导电类型不同于所述第二氮基半导体层的导电类型；
源极电极和漏极电极，设置于所述第二氮基半导体层上；以及
栅极电极，设置于所述第二氮基半导体层上方以及在所述源极电极和所述漏极电极之间，其中所述栅极电极位于所述第三氮基半导体层的正上方。
2.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第一导电类型为n型，以使所述第三氮基半导体层耗尽在所述第三氮基半导体层正下方的2DHG区域的区块，从而使得所述半导体器件具有增强模式。
3.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第二和第三氮基半导体层具有相同的III族元素和V族元素，且所述第二氮基半导体层为本征半导体且所述第三氮基半导体层为n型半导体。
4.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述栅极电极具有一对相对边缘，分别与所述第三氮基半导体层的一对相对边缘对准。
5.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述源极电极比所述漏极电极更靠近所述第三氮基半导体层。
6.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第二氮基半导体层具有突出部分，所述突出部分位于所述第三氮基半导体层正上方且从所述第三氮基半导体层向外延伸。
7.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述栅极电极与所述突出部分接触。
8.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述源极电极和所述漏极电极与所述突出部分隔开。
9.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述源极电极和漏极电极中的每一个所处的位置高于所述突出部分的位置。
10.根据任一前述权利要求所述的半导体器件，其特征在于，还包括：
第四氮基半导体层，设置于所述第二氮基半导体层和所述源极电极之间，并且所述第四氮基半导体层被掺杂以具有第二导电类型，所述第二导电类型不同于所述第一导电类型；以及
第五氮基半导体层，设置于所述第二氮基半导体层和所述漏极电极之间，并且被掺杂以具有的导电类型相同于与所述第四氮基半导体层的导电类型。
11.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第三、第四和第五氮基半导体层具有相同的III族元素和V族元素，所述第三氮基半导体层是n型半导体，所述第四和第五氮基半导体层是p型半导体。
12.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第二氮基半导体层具有突出部分，所述突出部分位于所述第三氮基半导体层的正上方，并且与所述第四和第五氮基半导体层隔开。
13.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述栅极电极与所述第四和第五氮基半导体层隔开。
14.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第三氮基半导体层通过所述第二氮基半导体层的一部分与所述异质结分离。
15.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述栅极电极的宽度大于所述第三氮基半导体层的宽度。
16.一种制造半导体器件的方法，其特征在于，包括：
形成第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层以在其间形成异质结；
在所述第二氮基半导体层上形成第三氮基半导体层，其中所述第三氮基半导体层被掺杂以具有导电类型，所述第三氮基半导体层的所述导电类型不同于所述第二氮基半导体层的导电类型；
形成第四氮基半导体层以覆盖所述第二和第三氮基半导体层；
在所述第四氮基半导体层上方形成栅极电极，并与所述第三氮基半导体层对准；以及
在所述第四氮基半导体层上方形成源极电极和漏极电极，并与所述第三氮基半导体层隔开。
17.根据任一前述权利要求所述的方法，其特征在于，其中形成所述第三氮基半导体层包括：
在所述第二氮基半导体层上形成氮基半导体覆盖层；以及
对所述氮基半导体覆盖层图案化以形成所述第三氮基半导体层。
18.根据任一前述权利要求所述的方法，其特征在于，其中形成所述第三氮基半导体层包括：
在所述第二氮基半导体层的一部分上执行离子注入工艺，使得所述第二氮基半导体层的所述部分成为所述第三氮基半导体层。
19.根据任一前述权利要求所述的方法，其特征在于，其中所述第二和第三氮基半导体层具有相同的III族元素和V族元素，且所述第二氮基半导体层为本征半导体，且所述第三氮基半导体层为n型半导体。
20.根据任一前述权利要求所述的方法，其特征在于，其中形成所述第四氮基半导体层以使得所述第二和第四氮基半导体层合并在一起。
21.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置于所述第一氮基半导体层上，并且其具有的带隙小于所述第一氮基半导体层的带隙，以在其间形成具有二维空穴气体(2DHG)区域的异质结，其中所述第二氮基半导体层具有未掺杂区域和掺杂区域，所述掺杂区域被所述未掺杂区域包围并与所述异质结和所述第二氮基半导体层的上表面隔开；
源极电极和漏极电极，设置于所述第二氮基半导体层上；以及
栅极电极，设置于所述第二氮基半导体层上方且在所述源极电极和所述漏极电极之间，其中所述栅极电极垂直地对准于所述第二氮基半导体层的所述掺杂区域。
22.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第二氮基半导体层的所述掺杂区域是n型区域，所述掺杂区域耗尽所述2DHG区的区块，从而使得所述半导体器件具有增强模式。
23.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第二氮基半导体层的所述掺杂区域分别与所述异质结和所述第二氮基半导体层的所述上表面间隔出不同的距离。
24.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述栅极电极具有一对相对边缘，分别与所述第二氮基半导体层的所述掺杂区域的一对相对边缘对准。
25.根据任一前述权利要求所述的半导体器件，其特征在于，其中所述第二氮基半导体层具有突出部分，所述突出部分位于所述掺杂区域的正上方并从所述掺杂区域向外延伸。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024104033A1 (zh) * 2022-11-14 2024-05-23 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663643A (en) * 1981-04-23 1987-05-05 Fujitsu Limited Semiconductor device and process for producing the same
JP2005243727A (ja) * 2004-02-24 2005-09-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
CN102386223A (zh) * 2011-11-01 2012-03-21 中山大学 GaN高阈值电压增强型MOSHFET器件及制备方法
US20120187452A1 (en) * 2011-01-26 2012-07-26 Kabushiki Kaisha Toshiba Semiconductor element
CN103337516A (zh) * 2013-06-07 2013-10-02 苏州晶湛半导体有限公司 增强型开关器件及其制造方法
US20140253241A1 (en) * 2013-03-08 2014-09-11 Samsung Electronics Co., Ltd. High electron mobility transistor device
US20140252368A1 (en) * 2013-03-08 2014-09-11 Samsung Electronics Co., Ltd. High-electron-mobility transistor
US20140264379A1 (en) * 2013-03-15 2014-09-18 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-Nitride P-Channel Field Effect Transistor with Hole Carriers in the Channel
US20150303290A1 (en) * 2014-04-21 2015-10-22 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
CN106653825A (zh) * 2015-10-28 2017-05-10 英飞凌科技奥地利有限公司 半导体器件
CN108155099A (zh) * 2017-12-22 2018-06-12 中国科学院苏州纳米技术与纳米仿生研究所 一种包含介质层的p型栅HEMT器件及其制作方法
CN109037326A (zh) * 2018-07-18 2018-12-18 大连理工大学 一种具有p型埋层结构的增强型hemt器件及其制备方法
CN209447805U (zh) * 2018-11-21 2019-09-27 芜湖启迪半导体有限公司 一种半导体结构
CN113013242A (zh) * 2021-01-29 2021-06-22 西安电子科技大学 基于n-GaN栅的p沟道GaN基异质结场效应晶体管
CN113130642A (zh) * 2021-02-26 2021-07-16 西安电子科技大学 基于AlN基板的p沟道增强型GaN/AlN异质结场效应管及制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952088B2 (en) * 2008-07-11 2011-05-31 International Business Machines Corporation Semiconducting device having graphene channel
JP2014072397A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663643A (en) * 1981-04-23 1987-05-05 Fujitsu Limited Semiconductor device and process for producing the same
JP2005243727A (ja) * 2004-02-24 2005-09-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
US20120187452A1 (en) * 2011-01-26 2012-07-26 Kabushiki Kaisha Toshiba Semiconductor element
CN102386223A (zh) * 2011-11-01 2012-03-21 中山大学 GaN高阈值电压增强型MOSHFET器件及制备方法
US20160126339A1 (en) * 2013-03-08 2016-05-05 Samsung Electronics Co., Ltd. High-electron-mobility transistor
US20140253241A1 (en) * 2013-03-08 2014-09-11 Samsung Electronics Co., Ltd. High electron mobility transistor device
US20140252368A1 (en) * 2013-03-08 2014-09-11 Samsung Electronics Co., Ltd. High-electron-mobility transistor
US20140264379A1 (en) * 2013-03-15 2014-09-18 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-Nitride P-Channel Field Effect Transistor with Hole Carriers in the Channel
CN103337516A (zh) * 2013-06-07 2013-10-02 苏州晶湛半导体有限公司 增强型开关器件及其制造方法
US20150303290A1 (en) * 2014-04-21 2015-10-22 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
CN106653825A (zh) * 2015-10-28 2017-05-10 英飞凌科技奥地利有限公司 半导体器件
CN108155099A (zh) * 2017-12-22 2018-06-12 中国科学院苏州纳米技术与纳米仿生研究所 一种包含介质层的p型栅HEMT器件及其制作方法
CN109037326A (zh) * 2018-07-18 2018-12-18 大连理工大学 一种具有p型埋层结构的增强型hemt器件及其制备方法
CN209447805U (zh) * 2018-11-21 2019-09-27 芜湖启迪半导体有限公司 一种半导体结构
CN113013242A (zh) * 2021-01-29 2021-06-22 西安电子科技大学 基于n-GaN栅的p沟道GaN基异质结场效应晶体管
CN113130642A (zh) * 2021-02-26 2021-07-16 西安电子科技大学 基于AlN基板的p沟道增强型GaN/AlN异质结场效应管及制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024104033A1 (zh) * 2022-11-14 2024-05-23 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法

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