CN113871290A - 用于光刻工艺的识别方法与半导体元件 - Google Patents

Abstract

本发明提供一种用在光刻工艺的识别方法与半导体元件。所述方法包括在半导体衬底上形成掩膜层，再图案化所述掩膜层，以在所述元件区内形成密集线图案，并在元件区与周边区的界面区域形成假密集线图案，其中第一条与第三条假密集线图案之间设有至少一连接部，且第二条假密集线图案在连接部不连续并与连接部相隔开。在半导体衬底上形成覆盖周边区的光刻胶层，并根据光刻胶层的边缘至最接近的假密集线图案的距离以及连接部的宽度来判定所述光刻胶层的着陆位置是否正确。

Description

用于光刻工艺的识别方法与半导体元件

技术领域

本发明涉及一种半导体工艺技术，尤其涉及一种用于光刻工艺的识别方法与半导体元件。

背景技术

微影技术是一种半导体元件制造过程中举足轻重的技术。凡是与金氧半导体元件结构相关的，例如：各层薄膜的图案及掺有杂质的区域，都是由微影这个步骤来决定的。一般来说，微影工艺包括了光刻胶涂布、曝光步骤以及显影步骤，其中，曝光步骤是使光源经光罩而照射至光刻胶，而使得光刻胶曝光区产生光化学变化，再经烘烤步骤、显影步骤之后，光罩图案即可转移到光刻胶，而形成图案化光刻胶层。

随着集成电路的集成度的提高，整个半导体元件的尺寸(线宽)也随之缩小。因此，为了因应元件尺寸的微小化，一种自对准双重图案化(self-aligned double patterning，SADP)工艺已被研发，以克服目前光刻工艺的极限，而使得线宽/线距(line/space)能进一步缩减至纳米等级，进而达到元件小型化的目的。

然而，在SADP工艺期间，由于形成在半导体衬底上的密集线掩膜通常具有一致的线宽与线距，所以难以分辨SADP工艺产出的不同图形(core-gap recognition)，同样也不容易分辨元件区(cell region)与周边区(periphery region)的分界，而影响后续图案化光刻胶层的着陆位置。

此外，在元件设计阶段就已经设定图案化光刻胶层的着陆位置(边缘)，所以亟需能线上识别出光刻胶层的着陆位置是否有误的方法。

发明内容

本发明是针对一种用于光刻工艺的识别方法，能直接判定元件区与周边区的分界并线上识别出光刻胶层的着陆位置是否有误。

本发明还针对一种半导体元件，是利用上述识别方法制作的具有特定结构的半导体元件。

根据本发明的实施例，一种用于光刻工艺的识别方法包括在具有元件区与周边区的半导体衬底上形成掩膜层，再图案化所述掩膜层，以于所述元件区内形成数条密集线图案，并于元件区与周边区的界面区域形成数条假密集线图案，其中第一条假密集线图案与第三条假密集线图案之间设有至少一连接部，且第二条假密集线图案在连接部不连续并与连接部相隔开。在半导体衬底上形成覆盖周边区的光刻胶层，并根据光刻胶层的边缘至最接近的假密集线图案的距离以及连接部的宽度来判定所述光刻胶层的着陆位置是否正确。

在根据本发明的实施例的识别方法中，上述光刻胶层设定为覆盖第三条假密集线图案的情况下，若是光刻胶层的边缘至最接近的假密集线图案的距离小于第三条假密集线图案与第二条假密集线图案之间的距离时，则判定光刻胶层的着陆位置有误。

在根据本发明的实施例的识别方法中，上述光刻胶层设定为覆盖第三条假密集线图案的情况下，若是使用临界尺寸扫描式电子显微镜(CD-SEM)但无法取得测量值，则判定光刻胶层的着陆位置有误。

在根据本发明的实施例的识别方法中，上述光刻胶层设定为覆盖第二条假密集线图案的情况下，若是光刻胶层的边缘至最接近的假密集线图案的距离小于第一条假密集线图案与第二条假密集线图案之间的距离时，则判定光刻胶层的着陆位置有误。

在根据本发明的实施例的识别方法中，上述光刻胶层设定为覆盖第二条假密集线图案的情况下，若是使用临界尺寸扫描式电子显微镜(CD-SEM)但无法取得测量值，则判定光刻胶层的着陆位置有误。

在根据本发明的实施例的识别方法中，上述方法还可包括根据对边的(光刻胶层的边缘至最接近的假密集线图案的)距离的数值来估算光刻胶层的临界尺寸(CD)值。

在根据本发明的实施例的识别方法中，上述方法还可包括根据对边的(光刻胶层的边缘至最接近的假密集线图案的)距离的数值的差值来测量重叠(Overlap)量。

在根据本发明的实施例的识别方法中，上述图案化掩膜层的方法包括自对准双重图案化(self-aligned double patterning，SADP)工艺。

根据本发明的另一实施例，一种半导体元件包括具有元件区与周边区的半导体衬底、多个密集线结构与一截断线路。所述密集线结构是形成在半导体衬底内或半导体衬底上，所述密集线结构是利用上述方法中的密集线图案作为掩膜，进行蚀刻工艺或沉积工艺所得的结构，且所述密集线结构与所述密集线图案是互补图案。截断线路则设置于密集线结构与周边区之间的界面，所述截断线路是利用上述方法中的光刻胶层与假密集线图案作为掩膜，进行上述蚀刻工艺或上述沉积工艺所得的结构。所述截断线路与第一条至第三条的假密集线图案是互补图案，且截断线路具有与假密集线图案中的至少一连接部互补的至少一截断部。

在根据本发明的另一实施例的半导体元件中，上述密集线结构包括埋入式字线(BWL)、位线(BL)或浅沟道式隔离结构(STI)。

在根据本发明的另一实施例的半导体元件中，上述截断线路的线宽与上述密集线结构的线宽相同。

在根据本发明的另一实施例的半导体元件中，上述截断线路包括数个延伸部，邻近上述截断部并往周边区延伸。

在根据本发明的另一实施例的半导体元件中，上述截断线路是由数个封闭环构成，且所述截断部设置于两个封闭环之间。

在根据本发明的另一实施例的半导体元件中，上述各个封闭环的线宽与上述密集线结构的线宽相同。

基于上述，本发明通过具有特定图案的掩膜层进行光刻工艺，不但能直接判定元件区与周边区的分界，并可线上识别出光刻胶层的着陆位置是否有误。另外，上述识别方法还能应用在临界尺寸(CD)检测与重叠(Overlap)检测。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1A、图2A、图3A、图4A、图5A与图6A是依照本发明的第一实施例的一种用于光刻工艺的识别方法的制造流程上视示意图；

图1B、图2B、图3B、图4B、图5B与图6B是图1A、图2A、图3A、图4A、图5A与图6A在X-X’线段的剖面示意图；

图1C、图2C、图3C、图4C、图5C与图6C是图1A、图2A、图3A、图4A、图5A与图6A在Y-Y’线段的剖面示意图；

图7A是依照本发明的第二实施例的一种半导体元件的上视示意图。

图7B是图7A在X-X’线段的剖面示意图；

图7C是图7A在Y-Y’线段的剖面示意图；

图8A是依照本发明的第三实施例的一种用于光刻工艺的识别方法的上视示意图；

图8B是图8A在X-X’线段的剖面示意图；

图8C是图8A在Y-Y’线段的剖面示意图；

图9是依照本发明的第四实施例的一种半导体元件的上视示意图；

图10A是第一实施例的一种应用于临界尺寸(CD)检测的上视图；

图10B是第一实施例的一种应用于重叠(Overlap)检测的上视图。

附图标号说明

10a:元件区；

10b:周边区；

100:半导体衬底；

102:掩膜层；

102a、102b、102c、102d、102e、102e’、102f、102g、102h:材料层；

104:线型图案；

106:连接区块；

108:间隙壁；

110:氧化层；

112:密集线图案；

114、1141、1142、1143:假密集线图案；

116:连接部；

118:光刻胶层；

118a:边缘；

700、900:半导体元件；

702、902:密集线结构；

704、904:截断线路；

706:沟道；

708、906:截断部。

具体实施方式

图1A、图2A、图3A、图4A、图5A与图6A是依照本发明的第一实施例的一种用于光刻工艺的识别方法的制造流程上视示意图。图1B、图2B、图3B、图4B、图5B与图6B是图1A、图2A、图3A、图4A、图5A与图6A在X-X’线段的剖面示意图。图1C、图2C、图3C、图4C、图5C与图6C是图1A、图2A、图3A、图4A、图5A与图6A在Y-Y’线段的剖面示意图。

请先参照图1A、图1B与图1C，在具有元件区10a与周边区10b的半导体衬底100上形成掩膜层102，所述半导体衬底100可由选自于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP所组成的族群中的至少一种半导体材料形成。此外，在一实施例中，半导体衬底100内虽未绘出但可形成有元件隔离结构(如STI)、掺杂区(如井区)等。掩膜层102可由数层蚀刻选择比不同的材料层102a、102b、102c、102d、102e、102f、102g、102h所构成。举例来说，相邻接的材料层彼此不同，未相邻的材料可以相同或不同。在一实施例中，材料层102a～h从下到上的材料例如是PE-TEOS氧化硅、类钻碳(DLC)、富含氮的氮氧化硅(N-SiON)、富含硅的氮氧化硅(Si-SiON)、DLC、富含氧的氮氧化硅(O-SiON)、旋涂碳(spin-on carbon，SOC)以及旋涂自组装(SOSA)材料；然而本发明并不限于此，前述材料的选择与排列均可依需求作变更，且可省略部分材料层；抑或在前述材料层102a～h中增设其他材料层。然后，为了图案化掩膜层102，可利用如自对准双重图案化(SADP)工艺的方式，先以光刻工艺图案化材料层102g与102h，以形成数条线型图案104，并于邻近元件区10a与周边区10b的界面的第一条与第二条线型图案104之间同时形成一个连接区块106。

接着，请参照图2A、图2B与图2C，在线型图案104的侧壁以及连接区块106的侧壁都形成间隙壁108，其形成方法例如在各个线型图案104与连接区块106上共形地(conformally)沉积间隙壁108的材料，并对此层材料进行回蚀刻，直到露出材料层102f。上述间隙壁108的材料例如是氧化硅或是其他适合的材料，且沉积方法例如是化学气相沉积法。

然后，请参照图3A、图3B与图3C，在移除线型图案以及连接区块(上一图的104和106)之后，利用间隙壁(上一图的108)作为蚀刻掩膜，将其图案转移至露出的材料层(上一图的102f)，再以图案化的材料层作为蚀刻掩膜，将其图案转移至其下层的材料层(上一图的102e)，而形成图案化材料层102e’，并露出材料层102d。图案化材料层102e’上方的材料层也可在此步骤之后移除。上述移除步骤例如是利用干式蚀刻工艺或湿式蚀刻工艺。

之后，请参照图4A、图4B与图4C，在半导体衬底100上沉积氧化层110，并回蚀刻氧化层110，以使图案化材料层102e’的顶部露出。上述氧化层110的沉积方法例如是化学气相沉积法。

接着，请参照图5A、图5B与图5C，在移除图案化材料层(上一图的102e’)之后，利用氧化层110作为蚀刻掩膜，将其图案转移至露出的材料层(上一图的102d)，而形成图案化材料层102d’，并露出材料层102c。上述移除步骤例如是利用干式蚀刻工艺或湿式蚀刻工艺。

在此阶段的氧化层110与图案化材料层102d’可视为图案化之后的掩膜层，因为下方的材料层102a～c在后续工艺中元件区10a内都保持一样的图案，其中元件区10a内的氧化层110与图案化材料层102d’构成数条密集线图案112、在元件区10a与周边区10b的界面区域分布的则是数条假密集线图案114，且假密集线图案114还分布至周边区10b内。于此，所谓的“假(dummy)”是指会被后续取代工艺所移除的结构或者没有功能的结构。第一条假密集线图案1141与第三条假密集线图案1143之间设有至少一连接部116，且第二条假密集线图案1142在连接部116不连续并与连接部116相隔开。

然后，请参照图6A、图6B与图6C，在半导体衬底100上形成覆盖周边区10b的光刻胶层118，且为了清楚起见，省略图6A中的X-X’与Y-Y’标示。由于有连接部116的存在，能根据目视(如OM或SEM图像)直接判定元件区10a与周边区10b的分界。之后，根据光刻胶层118的边缘118a至最接近的假密集线图案1142的距离d1以及连接部116的宽度w，即可判定光刻胶层118的着陆位置是否正确。于此，连接部116的“宽度”是指平行于假密集线图案114的延伸方向的连接部116尺寸。

详细而言，在光刻胶层118设定为应该覆盖第三条假密集线图案1143的情况下，若是光刻胶层118的边缘118a至最接近的假密集线图案1142的距离d1小于第三条假密集线图案1143与第二条假密集线图案1142之间的距离d2时，则判定光刻胶层118的着陆位置有误；更为精密的设定预先设定光刻胶层118的边缘118a应该着陆在第三条假密集线图案1143的正中央，则一旦光刻胶层118的边缘118a至最接近的假密集线图案1142的距离d1不等于距离d2与第三条假密集线图案1143的二分之一线宽的总和，就代表光刻胶层118的着陆位置有误。然而，本发明并不限于此，上述设定也可以有容许范围。

另外，若是光刻胶层118的边缘118a偏移至第二条假密集线图案1142上，则距离d1可能仍符合上述规范值。因此，还需要通过连接部116的宽度w的测量来进行双重检查。由于一般是利用如临界尺寸扫描式电子显微镜(CD-SEM)的仪器针对设定着陆位置进行测量，所以如图6A所示的宽度w的测量着陆位置是设定在与边缘118a相距固定间距的部位，则一旦边缘118a偏移至第二条假密集线图案1142上，则仪器将无法取得测量值，而判定光刻胶层118的着陆位置有误。

在另一实施例中，光刻胶层118如设定为覆盖第二条假密集线图案1142的情况下，若是光刻胶层118的边缘118a至最接近的假密集线图案1141的距离小于第一条假密集线图案1141与第二条假密集线图案1142之间的距离时，则判定光刻胶层118的着陆位置有误。即使通过上述判定，仍需使用CD-SEM执行连接部116的宽度w的测量，若无法取得测量值，则判定光刻胶层118的着陆位置有误，依此类推。

图7A是依照本发明的第二实施例的一种半导体元件的上视示意图；图7B是图7A在X-X’线段的剖面示意图；图7C是图7A在Y-Y’线段的剖面示意图。而且，第二实施例使用与第一实施例相同的附图标号来表示相同的构件，且未描述的技术内容均可参照以上说明，故不再赘述。

请参照图7A、图7B与图7C，第二实施例的半导体元件700包括具有元件区10a与周边区10b的半导体衬底100、多个密集线结构702与一截断线路704。半导体元件700是利用图6A的光刻胶层118、假密集线图案114与密集线图案112作为掩膜，进行一连串蚀刻工艺，以在半导体衬底100内先形成沟道706，再将材料层102a以上的其余材料层移除，并填入导体材料，所以密集线结构702与图6A的密集线图案112是互补图案。截断线路704则设置在密集线结构702与周边区10b之间的界面，所述截断线路704如上所述是利用图6A的光刻胶层118以及假密集线图案114作为掩膜，所以截断线路704与图6A的第一条至第三条的假密集线图案1141～1143是互补图案，且截断线路704具有与图6A的连接部116互补的至少一截断部708。在图7A中，截断线路704是由两个封闭环构成，且截断部708设置在两个封闭环之间，且各个封闭环的线宽与密集线结构702的线宽可相同或不同。在本实施例中，密集线结构702例如是埋入式字线(BWL)；然而，本发明并不限于此，密集线结构702也可以是浅沟道式隔离结构(STI)或位线(BL)。如果密集线结构702是STI，则在沟道706填入的是绝缘材料；如果密集线结构702是BL，可不形成沟道706，而直接在半导体衬底100上进行沉积工艺得到。

图8A是依照本发明的第三实施例的一种用于光刻工艺的识别方法的上视示意图；图8B是图8A在X-X’线段的剖面示意图；图8C是图8A在Y-Y’线段的剖面示意图。而且，第三实施例的工艺可参照第一实施例的前段工艺(如图1A至图5C)，且使用与第一实施例相同的附图标号来表示相同的构件，未描述的技术内容均可参照以上说明，故不再赘述。

请参照图8A、图8B与图8C，光刻胶层118是设定为覆盖第二条假密集线图案1142的情况，所以当光刻胶层118的边缘118a至最接近的假密集线图案1141的距离d1小于第一条假密集线图案1141与第二条假密集线图案1142之间的距离d3时，则判定光刻胶层118的着陆位置有误。即使通过上述判定，仍需使用CD-SEM执行连接部116的宽度w的测量，若无法取得测量值，则判定光刻胶层118的着陆位置有误，依此类推。

在光刻胶层118的着陆位置无误的情况下，利用图8A的光刻胶层118、假密集线图案114与密集线图案112作为掩膜，进行一连串如第二实施例描述的工艺，将可形成图9所示的一种半导体元件900，其包括密集线结构902与截断线路904，如图9所示。本实施例与第二实施例的差异在于截断线路904与密集线结构902一样是线型，且还包括邻近截断部906并往周边区10b延伸的数个延伸部908，其中截断线路904的线宽与密集线结构902的线宽可相同或不同。其余未记载的内容可参照第二实施例，不再赘述。

除了判定光刻胶层的着陆位置是否正确，第一实施例还能应用于临界尺寸(CD)检测与重叠(Overlap)检测，请参照图10A与图10B。

图10A显示的是图6A的缩小图，其中元件区10a是在周边区10b之间，可从连接部116观察到元件区10a与周边区10b的界面。经光刻工艺得到的光刻胶层118的对边的边缘118a至最接近的假密集线图案114的两段距离d1a和d1b，可用来估算光刻胶层的CD值。当两段距离d1a和d1b比设定值小，代表经过这道光刻工艺，会使元件区10a变小，因此应调整后续光刻工艺的参数；若是两段距离d1a和d1b比设定值大，代表经过这道光刻工艺，会使元件区10a变大，同样需要调整后续光刻工艺的参数。

图10B除了光刻胶层118的着陆位置以外，均与图10A相同，其中的距离d1a和距离d1b明显有差异，可从对边的距离d1a和d1b的数值的差值来测量重叠(Overlap)量，以验证层与层之间的重叠是否正确。

综上所述，本发明通过具有至少一连接部的假密集线图案来标记元件区与周边区的界面，将有利于直接判定元件区与周边区的分界，而不需额外做光学邻近修正(OPC)，且从光刻胶层的边缘至最接近的假密集线图案的距离以及连接部的宽度，还能线上识别出光刻胶层的着陆位置是否有误。另外，上述识别方法还能应用在CD检测与Overlap检测。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种用于光刻工艺的识别方法，其特征在于，包括：

在半导体衬底上形成掩膜层，所述半导体衬底具有元件区与周边区；

图案化所述掩膜层，以于所述元件区内形成数条密集线图案，并于所述元件区与所述周边区的界面区域形成数条假密集线图案，其中第一条所述假密集线图案与第三条所述假密集线图案之间设有至少一连接部，且第二条所述假密集线图案在所述至少一连接部不连续并与所述至少一连接部相隔开；

在所述半导体衬底上形成覆盖所述周边区的光刻胶层；以及

根据所述光刻胶层的边缘至最接近的所述假密集线图案的距离以及所述至少一连接部的宽度来判定所述光刻胶层的着陆位置是否正确。

2.根据权利要求1所述的用于光刻工艺的识别方法，其中所述光刻胶层设定为覆盖第一条所述假密集线图案的情况下，若是所述光刻胶层的边缘至最接近的所述假密集线图案的距离小于第一条所述假密集线图案与第二条所述假密集线图案之间的距离，则判定所述光刻胶层的所述着陆位置有误。

3.根据权利要求1所述的用于光刻工艺的识别方法，其中所述光刻胶层设定为覆盖第一条所述假密集线图案的情况下，若是使用临界尺寸扫描式电子显微镜但无法取得测量值，则判定所述光刻胶层的所述着陆位置有误。

4.根据权利要求1所述的用于光刻工艺的识别方法，其中所述光刻胶层设定为覆盖第二条所述假密集线图案的情况下，若是所述光刻胶层的边缘至最接近的所述假密集线图案的距离小于第一条所述假密集线图案与第二条所述假密集线图案之间的距离，则判定所述光刻胶层的所述着陆位置有误。

5.根据权利要求1所述的用于光刻工艺的识别方法，其中所述光刻胶层设定为覆盖第二条所述假密集线图案的情况下，若是使用临界尺寸扫描式电子显微镜但无法取得测量值，则判定所述光刻胶层的所述着陆位置有误。

6.根据权利要求1所述的用于光刻工艺的识别方法，还包括根据对边的所述距离的数值来估算所述光刻胶层的临界尺寸值。

7.根据权利要求1所述的用于光刻工艺的识别方法，还包括根据对边的所述距离的差值来测量重叠量。

8.根据权利要求1所述的用于光刻工艺的识别方法，其中所述掩膜层是使用自对准双重图案化工艺形成。

9.一种半导体元件，其特征在于，包括：

半导体衬底，具有元件区与周边区；

数个密集线结构，形成在所述半导体衬底内或所述半导体衬底上，所述数个密集线结构是利用根据权利要求1所述的方法中的所述数个密集线图案作为掩膜，进行蚀刻工艺或沉积工艺所得的结构，且所述数个密集线结构与所述数个密集线图案是互补图案；以及

截断线路，设置于所述密集线结构与所述周边区之间的界面，所述截断线路是利用如请求项1所述的方法中的所述光刻胶层与所述数条假密集线图案作为掩膜，进行所述蚀刻工艺或所述沉积工艺所得的结构，且所述截断线路与第一条至第三条的所述假密集线图案是互补图案，其中所述截断线路具有与所述假密集线图案中的至少一连接部互补的至少一截断部。

10.根据权利要求9所述的半导体元件，其中所述数个密集线结构包括埋入式字线、位线或浅沟道式隔离结构。

11.根据权利要求9所述的半导体元件，其中所述截断线路的线宽与所述数个密集线结构的线宽相同。

12.根据权利要求9所述的半导体元件，其中所述截断线路包括数个延伸部，邻近所述至少一截断部并往所述周边区延伸。

13.根据权利要求9所述的半导体元件，其中所述截断线路是由数个封闭环构成，且所述截断部设置于两个所述封闭环之间。

14.根据权利要求13所述的半导体元件，其中各个所述封闭环的线宽与所述数个密集线结构的线宽相同。

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