CN113740719B - 芯片以及芯片测试方法 - Google Patents
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Abstract
本发明提供一种芯片以及芯片测试方法。芯片包括数据选择器、多个数据采样器以及测试电路。数据选择器具有多个输入端以及输出端。测试电路具有多个信号传输路径。测试电路的多个信号传输路径分别耦接在数据选择器的多个输入端以及多个数据采样器之间。在测试模式中，测试电路经由多个信号传输路径将传输至数据选择器的多个输入端的多个输出信号至多个数据采样器，并且多个数据采样器根据多个输出信号以及多个第一时钟信号输出多个测试信号。因此，本发明的芯片以及芯片测试方法可进行有效的环回测试。
Description
技术领域
本发明涉及一种测试技术，尤其是一种芯片以及芯片测试方法。
背景技术
目前芯片朝向高速运算与高速通信的特性进行发展。随着芯片产品对带宽和延迟的要求越来越高的情况下，越来越高速的序列器/解除序列器(SERializer/DESerializer，Serdes)协议开始被使用来实现芯片和外部的通信。对此，目前的芯片的通信传输速率已发展至例如50吉比特每秒(Gbps)，甚至100Gbps。因此，导致目前的芯片在制造过程中的可测试性设计阶段(Design for Testability，DFT)的通信能力测试的可靠度降低。
举例而言，在芯片传输的数据信号采用四阶脉冲幅度调制(Pulse AmplitudeModulation 4-level，PAM4)技术来实现的情况下，由于数据信号的频率过高(例如50Gbps以上)，芯片内部的时钟信号以及数据选择器的切换无法跟上数据信号，而使得一般高速芯片的环回测试的测试信号可能因为时钟信号的时钟偏移(clock skew)的影响而导致测试信号严重失真，而导致无法进行有效的环回测试(loopback test)。
例如，图6所示，图6的眼图600是一般芯片对于PAM4信号进行环回测试的所呈现的信号结果，其中眼宽601～603分别为4.32942皮秒(ps)、3.71685皮秒(ps)以及3.49099皮秒(ps)。也就是说，由于一般高速芯片的环回测试的测试信号具有较高的码间串扰和噪声，因此无法有效的对芯片的通信功能进行测试。
发明内容
本发明是针对一种芯片以及芯片测试方法，可有效测试芯片的通信功能。
根据本发明的实施例，芯片包括数据选择器、多个数据采样器以及测试电路。数据选择器，具有多个输入端以及输出端。测试电路具有多个信号传输路径。测试电路的多个信号传输路径分别耦接在数据选择器的多个输入端以及多个数据采样器之间。在测试模式中，测试电路经由多个信号传输路径将传输至数据选择器的多个输入端的多个输出信号传送至多个数据采样器，并且多个数据采样器根据多个输出信号以及多个第一时钟信号输出多个测试信号。
根据本发明的实施例，芯片测试方法适于进行环回测试。芯片包括数据选择器以及多个数据采样器。芯片还包括测试电路。测试电路的多个信号传输路径分别耦接在数据选择器的多个输入端以及多个数据采样器之间。芯片测试方法包括以下步骤：在测试模式中，通过测试电路经由多个信号传输路径将传输至数据选择器的多个输入端的多个输出信号传送至多个数据采样器；通过多个数据采样器根据多个输出信号以及多个第一时钟信号输出多个测试信号；以及根据多个测试信号进行环回测试。
基于上述，本发明的芯片以及芯片测试方法可基于信号传输路径的设计，而可将多个输出信号直接传送至多个数据采样器，以降低芯片的后端电路所接收到的测试信号的数据频率，进而降低对环回测试路径的性能和数据时序的要求。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是本发明的第一实施例的芯片的内部电路示意图；
图2是本发明的一实施例的芯片测试方法的流程图；
图3是本发明的第二实施例的芯片的内部电路示意图；
图4是本发明的第三实施例的芯片的内部电路示意图；
图5是本发明的第四实施例的芯片的内部电路示意图；
图6是一般芯片的环回测试的范例眼图；
图7是本发明的一实施例的对应于四电平脉冲幅度调制的环回测试的范例眼图；
图8是本发明的另一实施例的对应于四电平脉冲幅度调制的环回测试的范例眼图；
图9是本发明的又一实施例的对应于四电平脉冲幅度调制的环回测试的范例眼图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
图1是本发明的第一实施例的芯片的内部电路示意图。参考图1，芯片100包括数据选择器110、多个数据采样器(Slicer)121～124、前端电路130以及测试电路。在本实施例中，数据选择器110具有多个输入端以及输出端，并且可接收由芯片100的内部电路同时或依次提供的输出信号So1～So4。测试电路具有多个信号传输路径161～164。测试电路的信号传输路径161～164分别耦接在数据选择器110的多个输入端以及数据采样器121～124之间。数据选择器110的输出端耦接芯片100的信号输出端101(TX端)。信号传输路径161～164各别为一条实体信号走线。前端电路130耦接在芯片100的信号输入端102(RX端)以及数据采样器121～124之间。
在本实施例中，输出信号So1以及输出信号So2可对应于数据的最低有效位(LeastSignificant Bit，LSB)，并且输出信号So3以及输出信号So4可对应于数据的最高有效位(Most Significant Bit，MSB)。数据选择器110可为四对一多路复用器(4:1Multiplexer)，并且还可接收时钟信号CK1～CK4。时钟信号CK1～CK4的依序两者之间具有90度的相位差。例如时钟信号CK1的信号波形对应于0度的相位。时钟信号CK2的信号波形对应于90度的相位。时钟信号CK3的信号波形对应于180度的相位。时钟信号CK4的信号波形对应于270度的相位。
在本实施例中，芯片100可例如是人工智慧芯片(AI chip)或其他可实现高速通信的芯片。本实施例的芯片100可例如适于在制造过程中的可测试性设计(Design forTestability，DFT)阶段进行内部的环回测试(loopback test)，而有效地测试芯片100的通信功能。在本实施例中，芯片100可基于符合高速的串列器-解串列器(Serializer-Deserializer，SERDES)协议的通信信号设计，以与外部进行通信。在本实施例中，芯片100的信号输出端101以及信号输入端102所输出以及接收的通信信号可具有四阶脉冲幅度调制(Pulse Amplitude Modulation 4-level，PAM4)的码型(pattern)格式，但本发明并不限于此。在本发明的另一些实施例中，芯片100的信号输出端101以及信号输入端102所输出以及接收的通信信号也可以具有不归零编码(Non-Return-to-Zero line code,NRZ)的码型格式(或称两阶脉冲幅度调制(Pulse Amplitude Modulation 2-level，PAM2)的码型格式)。
在芯片100的通信模式中，数据选择器110可根据输出信号So1～So4以及时钟信号CK1～CK4从数据选择器110的输出端输出脉冲幅度调制信号至芯片100的信号输出端101，其中脉冲幅度调制信号具有四个振幅位准(PAM4信号)。并且，芯片100的信号输入端102亦可接收对应的另一四阶脉冲幅度调制信号。数据采样器121～124可分别接收时钟信号CK1～CK4，以分别根据另一四阶脉冲幅度调制信号以及对应的时钟信号以产生四个输入信号至芯片100的内部电路。
或者，在本发明的另一些实施例中，在芯片100的通信模式中，数据选择器110可根据输出信号So1、输出信号So2(或输出信号So3以及输出信号So4)以及具有180度相位差的另两个时钟信号从数据选择器110的输出端输出脉冲幅度调制信号至芯片100的信号输出端101，其中脉冲幅度调制信号具有两个振幅位准(例如NRZ信号)。并且，芯片100的信号输入端102亦可接收对应的另一两阶脉冲幅度调制信号。数据采样器121以及数据采样器122(或数据采样器123以及数据采样器124)可分别接收具有180度相位差的另两个时钟信号，以分别根据另两阶脉冲幅度调制信号以及对应的时钟信号以产生两个输入信号至芯片100的内部电路。
在芯片100的测试模式中，测试电路可经由信号传输路径161～164将传输至数据选择器110的多个输入端的输出信号So1～So4传送至数据采样器121～124。值得注意的是，输出信号So1～So4分别具有两个振幅位准(对应于数据“0”及数据“1”)，并且具任意振幅位准变化的测试码型。对此，输出信号So1～So4可具有非周期性数据反转的测试码型，例如伪乱数二进位数列(pseudorandom binary sequence，PRBS)的测试码型。数据采样器121～124可根据输出信号So1～So4以及时钟信号CK1～CK4输出多个测试信号Si1～Si4至芯片100的内部电路，以使芯片100的内部电路根据测试信号Si1～Si4进行PAM4信号的环回测试。
或者，在本发明的另一些实施例中，在芯片100的测试模式中，测试电路可经由信号传输路径161以及信号传输路径162(或信号传输路径163以及信号传输路径164)将传输至数据选择器110的输入端的输出信号So1以及输出信号So2(或输出信号So3以及输出信号So4)传送至数据采样器121以及数据采样器122(或数据采样器123以及数据采样器124)。数据采样器121以及数据采样器122(或数据采样器123以及数据采样器124)可根据输出信号So1以及输出信号So2(或输出信号So3以及输出信号So4)以及具有180度相位差的另两个时钟信号输出测试信号Si1以及测试信号Si2(或出测试信号Si3以及测试信号Si4)至芯片100的内部电路，以使芯片100的内部电路根据测试信号Si1以及测试信号Si2(或出测试信号Si3以及测试信号Si4)进行NRZ信号的环回测试。
因此，由于本实施例的芯片100是直接将输出信号So1～So4直接分别传送至数据采样器121～124，因此可相较于一般的外部环回测试的PAM4信号或是由数据选择器110所出的PAM4信号所产生的测试信号，本实施例的芯片100所进行的环回测试可以降低芯片100的后端电路所接收到的测试信号的数据频率，进而降低对环回测试路径的性能和数据时序的要求。数据采样器121～124分别接收到的输出信号So1～So4的数据频率是直接接收PAM2信号的二分之一，并且是PAM4信号的四分之一。
图2是本发明的一实施例的芯片测试方法的流程图。参考图1以及图2，本实施例的芯片100可执行如以下步骤S210～S230。在步骤S210，在测试模式中，芯片100可通过测试电路经由信号传输路径161～164将传输至数据选择器110的多个输入端的输出信号So1～So4传送至数据采样器121～124。在步骤S220，芯片100可通过数据采样器121～124根据输出信号So1～So4以及时钟信号CK1～CK4输出测试信号Si1～Si4。在步骤S230，芯片100的内部电路可根据测试信号Si1～Si4进行环回测试。因此，本实施例的芯片100以及芯片测试方法可有效地针对(高速)通信功能(Pam4信号或NRZ信号)实现内部的环回测试。此外，关于本实施例的芯片测试方法的具体实施方式以及延伸实施方式，可参考本发明的其他实施例的说明而可获致足够的教示、建议以及实施说明，因此在此不多加赘述。
图3是本发明的第二实施例的芯片的内部电路示意图。参考图3，芯片300包括数据选择器310、多个数据采样器321～324、前端电路330、预放大器341～344、输出电路(Driver)350以及测试电路。前端电路330包括可变增益放大器(Variable GainAmplifier，VGA)331、均衡器(Equalizer，EQ)332以及阻抗匹配放大器(Termination)333。在本实施例中，数据选择器310具有多个输入端以及输出端。预放大器341～344分别耦接数据选择器310的多个输入端。多个预放大器341～344可接收由芯片300的内部电路提供的输出信号So1～So4，并且将经电压放大后的多个输出信号分别传送至数据选择器310的多个输入端。数据选择器310的输出端耦接输出电路350。在本实施例中，阻抗匹配放大器333耦接芯片300的信号输入端302。均衡器332耦接阻抗匹配放大器333。可变增益放大器331耦接在均衡器332以及数据采样器321～324之间。
在芯片300的通信模式中，数据选择器310可根据时钟信号CK1～CK4来调制经电压放大后的多个输出信号来输出高速通信信号(Pam4信号)至输出电路350，以使输出电路350可通过信号输出端301将高速通信信号(Pam4信号)发送至外部。并且，由芯片300的信号输入端302输入的另一通信信号可经由阻抗匹配放大器333、均衡器332以及可变增益放大器331的信号调整后输出至数据采样器321～324，以使数据采样器321～324可分别根据时钟信号CK1～CK4来解调制另一通信信号，以输出多个输入信号至芯片300的内部电路。值得注意的是，芯片300亦可输出及接收Pam2信号，而其运作机制可如前述Pam4信号的说明来类推，因此不多加赘述。
在本实施例中，测试电路具有多个信号传输路径361～364。测试电路的信号传输路径361～364分别耦接在数据选择器310的多个输入端以及数据采样器321～324之间。在芯片300的测试模式中，测试电路可经由信号传输路径361～364将传输至数据选择器310的多个输入端的经电压放大后的多个输出信号传送至数据采样器321～324。数据采样器321～324可根据经电压放大后的多个输出信号以及时钟信号CK1～CK4输出多个测试信号Si1～Si4至芯片300的内部电路，以使芯片300的内部电路根据测试信号Si1～Si4进行PAM4信号的环回测试。值得注意的是，芯片300亦可进行PAM2信号的环回测试，而其运作机制可如前述Pam4信号的说明来类推，因此不多加赘述。
图4是本发明的第三实施例的芯片的内部电路示意图。参考图4，芯片400包括数据选择器410、多个数据采样器421～424、前端电路430、预放大器441～444、输出电路450、测试电路、信号输出端401以及信号输入端402。前端电路430包括可变增益放大器431、均衡器432以及阻抗匹配放大器433。然而，关于本实施例的数据选择器410、多个数据采样器421～424、前端电路430、预放大器441～444、输出电路450、测试电路、信号输出端401以及信号输入端402的电路耦接关系以及相关操作方式可参考上述图1至图3实施例的说明而不多加赘述。
相较于图3，本实施例的测试电路包括多个信号传输路径461～464以及多个多路复用器(Multiplexer，MUX)417～474。多路复用器417～474分别具有第一输入端、第二输入端以及输出端。多路复用器417～474的多个第一输入端分别经由信号传输路径461～464耦接数据选择器410的多个输入端。多路复用器417～474的多个第二输入端分别耦接前端电路430的可变增益放大器431，并且多路复用器417～474的输出端分别耦接数据采样器421～424。
值得注意的是，在芯片400的测试模式中，多路复用器471～474可根据多个切换信号SS1～SS4分别将对应的多个输出信号同时或依次传送至数据采样器421～424，以有效避免前端电路430输出信号影响环回测试。并且，在通信模式中，多路复用器471～474可根据切换信号SS1～SS4将前端电路430从芯片400的信号输入端402接收的通信信号传送至数据采样器421～424，以有效避免测试电路输出信号影响通信。
图5是本发明的第四实施例的芯片的内部电路示意图。参考图5，芯片500包括数据选择器510、多个数据采样器521～524、前端电路530、预放大器541～544、输出电路550、测试电路、信号输出端501以及信号输入端502。前端电路530包括可变增益放大器531、均衡器532以及阻抗匹配放大器533。然而，关于本实施例的数据选择器510、多个数据采样器521～524、前端电路530、预放大器541～544、输出电路550、测试电路、信号输出端501以及信号输入端502的电路耦接关系以及相关操作方式可参考上述图1至图4实施例的说明而不多加赘述。
相较于图3，本实施例的测试电路包括多个信号传输路径561～564以及多个开关电路581～584。开关电路581～584分别具有第一端以及第二端。开关电路581～584的多个第一端分别经由信号传输路径561～564耦接数据选择器510的多个输入端。开关电路581～584的多个第二端分别耦接数据采样器521～524。并且，前端电路530的可变增益放大器531可接收操作信号EN。
值得注意的是，在芯片500的测试模式中，开关电路581～584可根据多个控制信号CS1～CS4而同时或依次操作为导通状态，以分别将对应的多个输出信号传送至数据采样器521～524，并且前端电路530的可变增益放大器531可根据操作信号EN操作为禁能(disable)状态，以有效避免前端电路530的可变增益放大器531输出信号影响环回测试。并且，在通信模式中，开关电路581～584可根据控制信号CS1～CS4而操作为关断状态，并且前端电路530的可变增益放大器531可根据操作信号EN操作为使能(enable)状态，以将前端电路530从芯片500的信号输入端502接收的通信信号传送至数据采样器521～524，并且可有效避免测试电路输出信号影响通信。
图7是本发明的一实施例的对应于四电平脉冲幅度调制的环回测试的范例眼图。本实施例的眼图700可用于表示前述图1实施例的芯片100的测试信号Si1～Si4的示波结果。并且，图2至图5实施例的芯片200～500的测试信号Si1～Si4的示波结果可类似于图7。参考图1及图7，本发明的芯片100经由测试电路的设计所进行的内部环回测试所获得的测试信号Si1～Si4可呈现如图7的眼图700，并且眼宽701可为7.83073皮秒(ps)。相较于图6所示的传统芯片的内部或外部环回测试结果，图1实施例的芯片100的内部环回测试结果所对应的眼图可具有较宽的眼宽。换言之，图1实施例的芯片100的测试信号Si1～Si4可相较于传统芯片测试的测试信号可具有较低的码间串扰和噪声。因此，图1实施例的芯片100可对于高速通信功能进行有效的内部环回测试。
图8是本发明的另一实施例的对应于四电平脉冲幅度调制的环回测试的范例眼图。本实施例的眼图800可用于表示前述图1实施例的芯片100的测试信号Si1～Si4的示波结果。并且，图2至图5实施例的芯片200～500的测试信号Si1～Si4的示波结果可类似于图8。参考图1及图8，本发明的芯片100经由测试电路的设计所进行的内部环回测试所获得的测试信号Si1～Si4可呈现如图8的眼图800。对此，假设数据采样器121～124所接收的时钟信号CK1～CK4具有例如5皮秒(ps)的时钟偏移(clock skew)，而本实施例的测试信号Si1～Si4的眼宽801则可为7.4307皮秒(ps)。换言之，相较于图6所示的传统芯片的内部或外部环回测试结果，即使图1实施例的数据采样器121～124所接收的时钟信号CK1～CK4具有例如5皮秒(ps)的时钟偏移，而芯片100的内部环回测试结果所对应的眼图仍可具有较宽的眼宽。因此，图1实施例的芯片100可对于高速通信功能进行有效的内部环回测试。
图9是本发明的又一实施例的对应于四电平脉冲幅度调制的环回测试的范例眼图。本实施例的眼图900可用于表示前述图1实施例的芯片100的测试信号Si1～Si4的示波结果。并且，图2至图5实施例的芯片200～500的测试信号Si1～Si4的示波结果可类似于图9。参考图1以及图9，在特别高频率的情况下(例如超过100Gbps)，芯片100亦可以采用轮流导通信号传输路径161～164的方式进行环回测试，其中例如通过图4的多路复用器或图5的开关电路来实现，以将具有测试码型的输出信号So1～So4同时或依次传送至数据采样器121～124。或是，输出信号So1～So4轮流输出具有PRBS测试码型的信号，以使具有测试码型的输出信号So1～So4可被依次传输至数据选择器110的多个输入端。例如，输出信号So1先切换为具有测试码型的信号，而输出信号So2～So4先切换为具有固定码型的信号(例如对应数据“0”或数据“1”的信号波形)。接着，输出信号So2切换为具有测试码型的信号，而输出信号So1、So3～So4切换为具有固定码型的信号。以此类推，在芯片100的内部环回测试中，芯片100的内部电路可尽接收到1/4数据频率的测试信号，并且可呈现如图9的眼图900，并且眼宽901可为16.6781皮秒(ps)。因此，图1实施例的芯片100的内部环回测试结果，可有效避免时钟信号CK1～CK4的时钟偏移的影响，而可对于高速通信功能进行有效的内部环回测试。
综上所述，本发明的芯片以及芯片测试方法，可通过信号传输路径的设计，以有效降低时钟信号的时钟偏移的影响，而可实现可对于高速通信功能进行有效的内部环回测试。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (18)
1.一种芯片，其特征在于，包括：
数据选择器，具有多个输入端以及输出端；
多个数据采样器；以及
测试电路，具有多个信号传输路径，其中所述测试电路的所述多个信号传输路径分别耦接在所述数据选择器的所述多个输入端以及所述多个数据采样器之间，
其中，在测试模式中，所述测试电路经由所述多个信号传输路径将传输至所述数据选择器的所述多个输入端的多个输出信号传送至所述多个数据采样器，并且所述多个数据采样器根据所述多个输出信号以及多个第一时钟信号输出多个测试信号，
其中，所述多个输出信号分别具有两个振幅位准，在所述测试模式中，所述多个输出信号被同时或依次传输至所述数据选择器的所述多个输入端。
2.根据权利要求1所述的芯片，其特征在于，所述多个输出信号包括对应于最低有效位的第一输出信号以及第二输出信号，以及包括对应于最高有效位的第三输出信号以及第四输出信号。
3.根据权利要求2所述的芯片，其特征在于，所述多个第一时钟信号的数量为四个，并且所述四个第一时钟信号依序两者之间具有90度的相位差。
4.根据权利要求1所述的芯片，其特征在于，所述多个输出信号包括第一输出信号以及第二输出信号数。
5.根据权利要求4所述的芯片，其特征在于，所述多个第一时钟信号的数量为两个，并且所述两个第一时钟信号依序两者之间具有180度的相位差。
6.根据权利要求1所述的芯片，其特征在于，所述数据选择器用以在通信模式中根据所述多个输出信号以及所述多个第一时钟信号从所述数据选择器的所述输出端输出脉冲幅度调制信号。
7.根据权利要求6所述的芯片，其特征在于，所述多个第一时钟信号的数量为四个，并且依序两者之间具有90度的相位差，其中所述脉冲幅度调制信号具有四个振幅位准。
8.根据权利要求6所述的芯片，其特征在于，所述多个第一时钟信号的数量为两个，并且两者之间具有180度的相位差，其中所述脉冲幅度调制信号具有两个振幅位准。
9.根据权利要求1所述的芯片，其特征在于，还包括：
前端电路，耦接在所述芯片的信号输入端以及所述多个数据采样器之间。
10.根据权利要求9所述的芯片，其特征在于，所述测试电路包括：
多个多路复用器，分别具有第一输入端、第二输入端以及输出端，
其中所述多个多路复用器的所述多个第一输入端分别经由所述多个信号传输路径耦接所述数据选择器的所述多个输入端，所述多个多路复用器的所述多个第二输入端分别耦接所述前端电路，并且所述多个多路复用器的所述输出端分别耦接所述多个数据采样器。
11.根据权利要求10所述的芯片，其特征在于，在所述测试模式中，所述多个多路复用器根据多个切换信号将所述多个输出信号同时或依次传送至所述多个数据采样器，
在通信模式中，所述多个多路复用器根据所述多个切换信号将所述前端电路从所述芯片的所述信号输入端接收的通信信号传送至所述多个数据采样器。
12.根据权利要求9所述的芯片，其特征在于，所述测试电路包括：
多个开关电路，分别具有第一端以及第二端，
其中所述多个开关电路的所述多个第一端分别经由所述多个信号传输路径耦接所述数据选择器的所述多个输入端，并且所述多个开关电路的所述多个第二端分别耦接所述多个数据采样器。
13.根据权利要求12所述的芯片，其特征在于，所述前端电路接收操作信号，
在所述测试模式中，所述多个开关电路根据多个控制信号而操作为导通状态，以将多个输出信号同时或依次传送至所述多个数据采样器，并且所述前端电路根据所述操作信号操作为禁能状态，
在通信模式中，所述多个开关电路根据多个控制信号而操作为关断状态，并且所述前端电路根据所述操作信号操作为使能状态。
14.根据权利要求11所述的芯片，其特征在于，所述前端电路包括：
阻抗匹配放大器，耦接所述芯片的所述信号输入端；
均衡器，耦接所述阻抗匹配放大器；以及
可变增益放大器，耦接在所述均衡器以及所述多个数据采样器之间。
15.根据权利要求1所述的芯片，其特征在于，还包括：
多个预放大器，分别耦接所述数据选择器的所述多个输入端，
其中所述多个预放大器接收所述多个输出信号，并且将经电压放大后的所述多个输出信号分别传送至所述数据选择器的所述多个输入端。
16.一种芯片测试方法，所述芯片包括数据选择器以及多个数据采样器，其特征在于，所述芯片还包括测试电路，并且所述测试电路的多个信号传输路径分别耦接在所述数据选择器的多个输入端以及所述多个数据采样器之间，其中所述芯片测试方法包括：
在测试模式中，通过所述测试电路经由所述多个信号传输路径将传输至所述数据选择器的所述多个输入端的多个输出信号传送至所述多个数据采样器；
通过所述多个数据采样器根据所述多个输出信号以及多个第一时钟信号输出多个测试信号；以及
根据所述多个测试信号进行环回测试；
其中，所述多个输出信号分别具有两个振幅位准，在所述测试模式中，将所述多个输出信号同时或依次传输至所述数据选择器的所述多个输入端。
17.根据权利要求16所述的芯片测试方法，其特征在于，所述多个输出信号包括对应于最低有效位的第一输出信号以及第二输出信号，以及包括对应于最高有效位的第三输出信号以及第四输出信号，
其中所述多个第一时钟信号的数量为四个，并且其中所述四个第一时钟信号依序两者之间具有90度的相位差。
18.根据权利要求16所述的芯片测试方法，其特征在于，所述多个输出信号包括第一输出信号以及第二输出信号数，
其中所述多个第一时钟信号的数量为两个，并且所述两个第一时钟信号依序两者之间具有180度的相位差。
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