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CN113707566B - 半导体结构的制造方法及半导体结构 - Google Patents

半导体结构的制造方法及半导体结构 Download PDF

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CN113707566B
CN113707566B CN202110937621.2A CN202110937621A CN113707566B CN 113707566 B CN113707566 B CN 113707566B CN 202110937621 A CN202110937621 A CN 202110937621A CN 113707566 B CN113707566 B CN 113707566B
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SIPLP Microelectronics Chongqing Ltd
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Abstract

本申请提供一种半导体结构的制造方法及半导体结构。所述制造方法包括：提供待布线结构，待布线结构包括至少一个芯片，芯片具有正面，芯片的正面设有多个焊垫；在芯片的正面形成第一绝缘层，第一绝缘层设有多个开口，每一开口暴露一个焊垫的至少部分；在第一绝缘层背离芯片的一侧形成导电膜层，导电膜层覆盖第一绝缘层背离芯片的表面及焊垫被所述开口暴露的部分，且导电膜层位于第一绝缘层背离芯片一侧的部分的厚度小于导电膜层覆盖焊垫的部分的厚度；将导电膜层超出第一绝缘层的部分去除，得到位于开口内且与焊垫直接接触的导电结构；在第一绝缘层背离芯片的一侧形成再布线结构，再布线结构与导电结构电连接。

Description

半导体结构的制造方法及半导体结构
技术领域
本申请涉及半导体技术领域，特别涉及一种半导体结构的制造方法及半导体结构。
背景技术
半导体结构通常包括芯片及位于芯片正面的再布线层，芯片的正面设有焊垫及位于焊垫上的绝缘层，绝缘层设有暴露焊垫的开口，再布线层通过开口内的导电结构与焊垫电连接。常见的半导体结构的制造技术中，再布线层及导电部同时形成。
现有的半导体结构的制造技术得到的半导体结构的良率较低。
发明内容
本申请实施例提供了一种半导体结构的制造方法及半导体结构。
本申请实施例的第一方面提供了一种半导体结构的制造方法。所述半导体结构的制造方法包括：
提供待布线结构，所述待布线结构包括至少一个芯片，所述芯片具有正面，所述芯片的正面设有多个焊垫；
在所述芯片的正面形成第一绝缘层，所述第一绝缘层设有多个开口，每一所述开口暴露一个所述焊垫的至少部分；
在所述第一绝缘层背离所述芯片的一侧形成导电膜层，所述导电膜层覆盖所述第一绝缘层背离所述芯片的表面及所述焊垫被所述开口暴露的部分，且所述导电膜层位于所述第一绝缘层背离所述芯片一侧的部分的厚度小于所述导电膜层覆盖所述焊垫的部分的厚度；
将所述导电膜层超出所述第一绝缘层的部分去除，得到位于所述开口内且与所述焊垫直接接触的导电结构；
在所述第一绝缘层背离所述芯片的一侧形成再布线结构，所述再布线结构与所述导电结构电连接。
在一个实施例中，所述待布线结构包括多个所述芯片；所述提供待布线结构，包括：
提供晶圆结构，所晶圆结构包括多个相连的所述芯片。
在一个实施例中，所述在所述芯片的正面形成第一绝缘层之后，所述半导体结构的制造方法还包括：
对所述晶圆结构进行切割，得到多个半导体中间结构，所述半导体中间结构包括至少一个所述芯片；
将所述半导体中间结构贴装在第一载板上，所述第一绝缘层朝向所述第一载板；
形成塑封层，所述塑封层至少覆盖所述半导体中间结构的侧面；
剥离所述第一载板，得到塑封结构；
将所述塑封结构贴装在第二载板上，所述第一绝缘层背离所述第二载板。
在一个实施例中，所述提供待布线结构，包括：
提供硅基板及芯片，所述硅基板设有凹槽，所述芯片的正面背离所述凹槽的底部；
将所述芯片放置于所述凹槽内；
在所述芯片与所述凹槽的侧壁之间填充胶体材料，并固化所述胶体材料，形成介电层。
在一个实施例中，所述提供待布线结构，包括：提供第三载板及多个所述芯片，将多个所述芯片贴装在第三载板上，所述芯片的正面背离所述第三载板；
所述在所述芯片的正面形成第一绝缘层，包括：形成包封层，所述包封层包覆所述芯片的侧面及所述芯片的正面；
对所述包封层位于所述芯片的正面的部分进行图形化处理，形成暴露所述焊垫的开口；所述第一绝缘层包括所述包封层位于所述芯片的正面的部分。
在一个实施例中，所述在所述第一绝缘层背离所述芯片的一侧形成导电膜层，所述导电膜层覆盖所述第一绝缘层背离所述芯片的表面、所述开口的侧表面及所述焊垫被所述开口暴露的部分，包括：
在所述第一绝缘层背离所述芯片的表面、所述开口的侧表面及所述焊垫被所述开口暴露的部分设置第一种子层；
基于所述第一种子层形成所述导电膜层。
在一个实施例中，所述将所述导电膜层超出所述第一绝缘层的部分去除，包括：
对所述导电膜层进行刻蚀，将所述导电膜层超出所述第一绝缘层的部分去除；或者，
所述将所述导电膜层超出所述第一绝缘层的部分去除，包括：对所述导电膜层进行减薄处理，将所述导电膜层超出所述第一绝缘层的部分去除；
所述将所述导电膜层超出所述第一绝缘层的部分去除之后，所述半导体结构的制造方法还包括：对所述导电膜层位于所述开口内的部分及所述第一绝缘层进行减薄处理，使所述第一绝缘层背离所述芯片的表面及得到的所述导电结构背离所述芯片的表面齐平。
在一个实施例中，所述再布线结构包括位于所述导电结构背离所述芯片一侧的再布线层；
所述在所述第一绝缘层背离所述芯片的一侧形成再布线结构，包括：
形成第二种子层，所述第二种子层位于所述导电结构背离所述芯片的一侧；
基于所述第二种子层形成所述再布线层。
在一个实施例中，所述第二种子层覆盖所述导电结构背离所述芯片的表面及所述第一绝缘层背离所述芯片的表面；所述基于所述第二种子层形成所述再布线层，包括：
在所述第二种子层背离所述芯片的一侧设置图形化的绝缘材料层，所述绝缘材料层设有多个镂空部，每一所述镂空部在所述第二种子层上的正投影与一个所述导电结构在所述第二种子层上的正投影存在交叠；
将所述第二种子层连接至电源，进行电镀，以在所述镂空部形成迹线结构；
去除所述绝缘材料层及所述第二种子层未被所述迹线结构覆盖的部分，得到所述再布线层，所述再布线层包括所述迹线结构及保留的所述第二种子层。
在一个实施例中，在所述去除所述绝缘材料层及所述第二种子层未被所述再布线结构覆盖的部分之后，所述在所述第一绝缘层背离所述芯片的一侧形成再布线结构，还包括：
形成位于所述再布线层背离所述芯片的一侧的导电凸柱，得到包括所述再布线层及所述导电凸柱的再布线结构；
所述半导体结构的制造方法还包括：
形成第二绝缘层；所述第二绝缘层包覆所述再布线层及所述导电凸柱，且所述导电凸柱背离所述芯片的表面露出所述第二绝缘层；
所述形成第二绝缘层的步骤在所述形成位于所述再布线层背离所述芯片的一侧的导电凸柱的步骤之前；所述第二绝缘层设有暴露所述再布线层的通孔，所述形成位于所述再布线层背离所述芯片的一侧的导电凸柱，包括：
在所述通孔内形成位于所述再布线层背离所述芯片的一侧的导电凸柱。
本申请实施例的第二方面提供了一种半导体封装结构，包括：
待布线结构，所述待布线结构包括至少一个芯片，所述芯片具有正面，所述芯片的正面设有多个焊垫；
位于所述芯片的正面的第一绝缘层，所述第一绝缘层设有多个开口，每一所述开口暴露一个所述焊垫的至少部分；
位于所述开口内且与所述焊垫直接接触的导电结构；
位于所述第一绝缘层背离所述芯片的一侧的再布线结构，所述再布线结构包括多个布线，所述布线与所述导电结构直接接触；所述布线与所述导电结构接触的部分的宽度小于所述导电结构背离所述芯片一侧的表面的宽度。
在一个实施例中，所述再布线结构还包括位于所述布线背离所述芯片一侧的导电凸柱及第二绝缘层，所述第二绝缘层包覆所述布线及所述导电凸柱，且所述导电凸柱背离所述芯片的表面露出所述第二绝缘层。
在一个实施例中，所述半导体结构还包括位于所述再布线结构背离所述芯片一侧的第一重布线层；
所述第一重布线层包括导电迹线，所述导电迹线与所述导电凸柱直接接触；所述导电迹线与所述导电凸柱接触的部分的宽度小于所述导电凸柱背离所述芯片一侧的表面的宽度。
在一个实施例中，所述待布线结构还包括硅基板及介电层；所述硅基板设有凹槽，所述芯片位于所述凹槽内，所述芯片的正面背离所述凹槽的底部；所述介电层填充在所述芯片与所述凹槽的侧壁之间。
在一个实施例中，所述待布线结构还包括塑封层，所述塑封层至少覆盖所述芯片的侧面；
所述塑封层设有贯穿所述塑封层的第一通孔，所述半导体结构还包括位于所述第一通孔内的第一导电部及位于所述塑封层背离所述再布线结构的第二重布线层；所述第二重布线层通过所述第一导电部与所述再布线结构电连接；或者，
所述待布线结构还包括硅基板及介电层；所述硅基板设有凹槽及贯穿所述硅基板的第二通孔，所述芯片位于所述凹槽内，所述介电层填充在所述芯片与所述凹槽的侧壁之间；
所述半导体结构还包括位于所述第二通孔内的第二导电部及位于所述硅基板背离所述再布线结构的第三重布线层；所述第三重布线层通过所述第二导电部与所述再布线结构电连接。
本申请实施例所达到的主要技术效果是：
本申请实施例提供的半导体结构的制造方法及半导体结构，在半导体结构的制造过程中，形成的导电膜层覆盖所述第一绝缘层背离芯片的表面及焊垫被开口暴露的部分，且导电膜层位于第一绝缘层背离芯片一侧的部分的厚度小于所述导电膜层覆盖所述焊垫的部分的厚度，则对导电膜层进行刻蚀时，导电膜层覆盖焊垫的部分不会全部被刻蚀，得到的位于开口内的导电结构必与焊垫接触；相对于先在第一绝缘层背离芯片的一侧形成图形化的光阻层(光阻层设有多个镂空区)，再在光阻层的镂空区内同时形成导电结构及位于导电结构上的布线的方案来说，可避免由于工艺偏差，导致镂空区与第一绝缘层的开口错位，镂空区无法使焊垫全部被暴露，进而形成的导电结构与焊垫无法有效电连接的情况，可保证导电结构与焊垫的电连接效果；相对于由于考虑到工艺偏差，通过增大光阻层的镂空区的尺寸来保证镂空区暴露焊垫的方案来说，可避免由于相邻镂空区之间的距离太小，导致在光阻层去除后再布线结构中相邻的布线短路的情况，本申请不需要增大第一绝缘层的开孔即可保证导电结构与焊垫的电连接效果，有助于减小再布线结构中相邻布线之间的距离，因而芯片的相邻焊垫的间距较小时，本申请实施例也可避免再布线结构中相邻布线出现短路的问题，提升半导体结构的良率，降低对工艺精度的要求；本申请实施例提供的半导体结构中，再布线结构的布线与导电结构接触的部分的宽度小于导电结构背离芯片一侧的表面的宽度，在第一绝缘层的相邻开口之间的距离一定的前提下，有助于避免相邻布线出现短路的问题，可提升半导体结构的良率，降低对工艺精度的要求。
附图说明
图1是本申请一示例性实施例提供的半导体结构的制造方法的流程图；
图2是本申请一示例性实施例提供的待布线结构的俯视图；
图3是图2所示的待布线结构的局部俯视图；
图4是图2所示的待布线结构的局部剖视图；
图4A是本申请另一示例性实施例提供的待布线结构的俯视图；
图5是本申请另一示例性实施例提供的一种待布线结构的俯视图；
图6是另一示例性实施例提供的另一种待布线结构的俯视图图；
图7是图5及图6所示的待布线结构的局部剖视图；
图8是本申请一示例性实施例提供的第一中间结构的结构示意图；
图9是图8所示的第一中间结构的局部剖视图；
图10是本申请一示例性实施例提供的第二中间结构的结构示意图；
图11是图10所示的第二中间结构的局部剖视图；
图12是本申请一示例性实施例提供的第三中间结构的局部剖视图；
图13是本申请一示例性实施例提供的第四中间结构的局部剖视图；
图14是图13所示的第四中间结构的结构示意图；
图15是本申请一示例性实施例提供的第五中间结构的局部剖视图；
图16是本申请一示例性实施例提供的第六中间结构的局部剖视图；
图17是本申请一示例性实施例提供的第七中间结构的局部剖视图；
图18是图17所示的第七中间结构的结构示意图；
图19是本申请一示例性实施例提供的第八中间结构的局部剖视图；
图20是图19所示的第八中间结构的结构示意图；
图21是本申请一示例性实施例提供的第九中间结构的局部剖视图；
图22是本申请一示例性实施例提供的半导体结构的结构示意图；
图23是图22所示的半导体结构的一种局部剖视图；
图24是图22所示的半导体结构的另一种局部剖视图；
图25是本申请一示例性实施例提供的第十中间结构的局部剖视图；
图26是本申请另一示例性实施例提供的第一中间结构的局部剖视图；
图27是本申请另一示例性实施例提供的半导体结构的局部剖视图；
图28是本申请一示例性实施例提供的第十一中间结构的局部剖视图；
图29是本申请一示例性实施例提供的第十二中间结构的局部剖视图；
图30是本申请一示例性实施例提供的第十三中间结构的局部剖视图；
图31是本申请再一示例性实施例提供的第一中间结构的局部剖视图；
图32是本申请再一示例性实施例提供的半导体结构的局部剖视图；
图33是本申请一示例性实施例提供的半导体结构的结构示意图；
图34是本申请又一示例性实施例提供的半导体结构的局部剖视图；
图35是本申请又一示例性实施例提供的半导体结构的局部剖视图；
图36是本申请又一示例性实施例提供的半导体结构的局部剖视图。
具体实施例
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本申请相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面结合附图，对本申请的一些实施例作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本申请实施例提供了一种半导体结构的制造方法。参见图1，所述半导体结构的制造方法包括如下步骤110至步骤150。
在步骤110中，提供待布线结构，所述待布线结构包括至少一个芯片，所述芯片具有正面，所述芯片的正面设有多个焊垫。
在步骤120中，在所述芯片的正面形成第一绝缘层，所述第一绝缘层设有多个开口，每一所述开口暴露一个所述焊垫的至少部分。
在步骤130中，在所述第一绝缘层背离所述芯片的一侧形成导电膜层，所述导电膜层覆盖所述第一绝缘层背离所述芯片的表面及所述焊垫被所述开口暴露的部分，且所述导电膜层位于所述第一绝缘层背离所述芯片一侧的部分的厚度小于所述导电膜层覆盖所述焊垫的部分的厚度。
在步骤140中，将所述导电膜层超出所述第一绝缘层的部分去除，得到位于所述开口内且与所述焊垫直接接触的导电结构。
在步骤150中，在所述第一绝缘层背离所述芯片的一侧形成再布线结构，所述再布线结构与所述导电结构电连接。
本申请实施例提供的半导体结构的制造方法，形成的导电膜层覆盖所述第一绝缘层背离芯片的表面及焊垫被开口暴露的部分，且导电膜层位于第一绝缘层背离芯片一侧的部分的厚度小于所述导电膜层覆盖所述焊垫的部分的厚度，则对导电膜层进行刻蚀时，导电膜层覆盖焊垫的部分不会全部被刻蚀，得到的位于开口内的导电结构必与焊垫接触；相对于先在第一绝缘层背离芯片的一侧形成图形化的光阻层(光阻层设有多个镂空区)，再在光阻层的镂空区内同时形成导电结构及位于导电结构上的导电迹线的方案来说，可避免由于工艺偏差，导致镂空区与第一绝缘层的开口错位，镂空区无法使得焊垫暴露，进而镂空区内形成的导电结构与焊垫无法有效电连接的情况，可保证导电结构与焊垫的电连接效果；相对于由于考虑到工艺偏差，通过增大光阻层的镂空区的尺寸来保证镂空区暴露焊垫的方案来说，可避免由于相邻镂空区之间的距离太小，导致在光阻层去除后再布线结构中相邻的布线短路的情况，本申请不需要增大第一绝缘层的开孔即可保证导电结构与焊垫的电连接效果，有助于减小再布线结构中相邻布线之间的距离，因而芯片的相邻焊垫的间距较小时，本申请实施例也可避免再布线结构中相邻布线出现短路的问题，提升半导体结构的良率，降低对工艺精度的要求。
下面将对本申请实施例提供的半导体结构的制造方法的各个步骤进行详细介绍。
在步骤110中，提供待布线结构，所述待布线结构包括至少一个芯片，所述芯片具有正面，所述芯片的正面设有多个焊垫。
在一个实施例中，参见图1，所述待布线结构包括多个所述芯片。所述提供待布线结构的步骤110，包括：提供晶圆结构，所晶圆结构包括多个相连的所述芯片。通过该步骤可得到如图2所示的待布线结构。图2所示的待布线结构10即为晶圆结构。参见图2，晶圆结构11包括多个芯片12，多个芯片12相连。多个芯片12相连指的是，多个芯片12的至少部分膜层为一体式结构。
图3及图4为待布线结构10的局部结构示意图，也是待布线结构10中的一个芯片的结构示意图。参见图3及图4，芯片12包括基底层123、位于基底层123上的多个焊垫121和绝缘膜层122。基底层123中设有电路，焊垫121与基底层123中的电路电连接，将基底层123中的电路引出。绝缘膜层122覆盖焊垫121的边缘，各焊垫121的部分未被绝缘膜层122覆盖。图4所示的实施例中，同一芯片12中相邻的焊垫121相连。在其他实施例中，同一芯片12中相邻的焊垫121可间隔设置。
在另一个实施例中，所述提供待布线结构的步骤110，包括如下过程：
首先，提供硅基板及芯片，所述硅基板设有凹槽，所述芯片的正面背离所述凹槽的底部；
随后，将所述芯片放置于所述凹槽内；
随后，在所述芯片与所述凹槽的侧壁之间填充胶体材料，并固化所述胶体材料，形成介电层。
通过上述步骤可得到如图4A所示的待布线结构。如图4A所示，芯片12位于硅基板33的凹槽内，芯片12与凹槽的侧壁之间填充有介电层34，芯片12的背面通过粘结层35粘结在凹槽的底部。
在另一个实施例中，所述提供待布线结构的步骤110，包括如下过程：
提供第三载板及多个所述芯片，将所述芯片贴装在第三载板上，所述芯片的正面背离所述第三载板。
在该实施例中，芯片可通过对晶圆结构进行切割得到。
通过该步骤可得到如图5至图7所示的待布线结构。如图5至图7所示，多个芯片12间隔排布在第三载板211上。相邻芯片12之间的距离可大于晶圆结构中相邻芯片之间的距离。第三载板211可以是图5所示的圆形，也可以是图6所示的矩形，也可以是其他形状。第三载板211可以是硅衬底，也可以是不锈钢板基板或聚合物基板等。
在一个实施例中，所述第三载板211上设有多个定位部13。定位部用于在贴装芯片12时进行定位，有助于提升贴装芯片时的精度。
在一些实施例中，芯片12的背面通过粘结层212贴装在第三载板211上。第三载板211为硅衬底时，粘结层212可以是DAF(die attach film，晶片粘结薄膜)。第三载板212为不锈钢板基板或聚合物基板等时，粘结层212可以是双面胶。粘接层212可采用易剥离的材料，以便在后续将第三载板211剥离，例如粘接层212可采用通过加热能够使其失去粘性的热分离材料。
下面首先以待布线结构为图2所示的结构为例，对步骤120至步骤150进行详细介绍。
在步骤120中，在所述芯片的正面形成第一绝缘层，所述第一绝缘层设有多个开口，每一所述开口暴露一个所述焊垫的至少部分。
在一个实施例中，通过步骤120可得到如图8及图9所示的第一中间结构。参见图8及图9，第一绝缘层30上设有多个开口31，开口31与焊垫121可一一对应，每一开口31暴露对应的焊垫121的一部分。第一绝缘层30的材料可以是树脂，也可以是其他绝缘材料。
在该实施例中，可首先在待布线结构10上形成整面的绝缘材料层，随后对整面的绝缘材料层进行图形化处理，形成开口31，得到第一绝缘层30。例如可通过对整面的第一绝缘层进行刻蚀来形成开口31。
在步骤130中，在所述第一绝缘层背离所述芯片的一侧形成导电膜层，所述导电膜层覆盖所述第一绝缘层背离所述芯片的表面、所述开口的侧表面及所述焊垫被所述开口暴露的部分，且所述导电膜层位于所述第一绝缘层背离所述芯片一侧的部分的厚度小于所述导电膜层覆盖所述焊垫的部分的厚度。
在一个实施例中，所述在所述第一绝缘层背离所述芯片的一侧形成导电膜层的步骤130，包括如下过程：
首先，在所述芯片的正面形成第一种子层，所述第一种子层覆盖所述第一绝缘层背离所述芯片的表面、所述开口的侧表面及所述焊垫被所述开口暴露的部分。
通过该步骤可得到如图10及图11所示的第二中间结构。如图10及图11所示，第一种子层41为整面的膜层，第一种子层41覆盖第一中间结构位于第一绝缘层背离芯片一侧的表面的全部区域。
随后，基于所述第一种子层形成所述导电膜层。
通过该步骤可得到如图12所示的第三中间结构。参见图12，导电膜层40包括第一种子层41及位于第一种子层41背离芯片12一侧的导电层42。导电层42覆该第一种子层41的全部区域。
其中所述导电膜层背离所述芯片一侧的表面中，导电膜层40与开口31相对的部分背离芯片12的表面的高度略低于导电膜层40位于第一绝缘层30上的部分背离芯片的表面的高度，导电膜层40位于第一绝缘层30上的部分背离芯片的表面到芯片12的距离、与导电膜层40与开口31相对的部分背离芯片12的表面到芯片的距离的差值较小，例如二者的比值范围为0.8～0.9。由于导电膜层40位于第一绝缘层30上的部分背离芯片的表面到芯片12的距离、与导电膜层40与开口31相对的部分背离芯片12的表面到芯片的距离的差值较小，则后续对导电膜层进行刻蚀将导电膜层超出第一绝缘层的部分去除的过程中，导电膜层各个位置被刻蚀的程度相差较小，因而将导电膜层超出第一绝缘层的部分去除后，导电膜层位于开口31内的部分不会全部被去除掉，导电膜层必然有一部分会留在开口31内且与焊垫直接接触，可保证后续形成的导电结构与焊垫的电连接效果。
在一个实施例中，所述基于所述第一种子层形成所述导电膜层的步骤可包括如下过程：将所述第一种子层41连接至电源，进行电镀，以在所述第一种子层41背离芯片12一侧形成导电层42，得到包括第一种子层41及导电层42的导电膜层。
导电层42的材料为导电材料。在进行电镀形成导电层时，会首先在开口31内沉积导电材料，开口31内基本被导电材料填满后，开始在第一绝缘层30背离芯片的表面及开口31上方沉积导电材料，从而导电膜层40位于第一绝缘层30上的部分背离芯片的表面到芯片12的距离、与导电膜层40与开口31相对的部分背离芯片12的表面到芯片的距离的差值较小。
在步骤140中，将所述导电膜层超出所述第一绝缘层的部分去除，得到位于所述开口内且与所述焊垫直接接触的导电结构。
其中，导电膜层超出第一绝缘层的部分指的是导电膜层到芯片的距离大于第一绝缘层到芯片的距离的部分。
在一个实施例中，所述将所述导电膜层超出所述第一绝缘层的部分去除，得到位于所述开口内且与所述焊垫直接接触的导电结构的步骤140包括：
对所述导电膜层进行刻蚀，将所述导电膜层超出所述第一绝缘层的部分去除，得到位于所述开口内且与所述焊垫直接接触的导电结构。
进一步地，可采用湿刻工艺对导电膜层进行刻蚀，将将所述导电膜层超出所述第一绝缘层的部分去除。具体地，采用湿刻工艺对导电膜层的各个位置同时进行刻蚀。导电膜层的各个位置被刻蚀掉的厚度大致相同。采用湿刻工艺对导电膜层进行刻蚀后，可得到如图13及图14所示的第四中间结构。参见图13及图14，导电膜层40超出第一绝缘层30的部分被去除，导电膜层40位于开口31内的部分被保留。
如图13所示，采用湿刻工艺对导电膜层进行刻蚀后，导电膜层位于开口内的部分背离芯片12的部分表面的高度、低于第一绝缘层30背离芯片的表面的高度。
在另一个实施例中，所述将所述导电膜层超出所述第一绝缘层的部分去除，包括：对所述导电膜层进行减薄处理，将所述导电膜层超出所述第一绝缘层的部分去除。在一些实施例中，可采用研磨工艺对所述导电膜层进行减薄处理。
在一个实施例中，所述将所述导电膜层超出所述第一绝缘层的部分去除之后，所述半导体结构的制造方法还包括：对所述导电膜层位于所述开口内的部分及所述第一绝缘层进行减薄处理，使所述第一绝缘层背离所述芯片的表面及得到的所述导电结构背离所述芯片的表面齐平。
通过该步骤可得到如图15所示的第五中间结构。如图15所示，导电结构43包括第一种子层41位于开孔31内的部分及导电层42位于开孔31内的部分。
对导电膜层进行刻蚀，将所述导电膜层超出所述第一绝缘层的部分去除后，第一绝缘层背离芯片的表面与导电膜层位于开口内的部分背离芯片的表面的平整度较差，通过进行减薄处理，可使得第五中间结构背离芯片的表面的平整度较好，以便于在第五中间结构背离芯片的表面上进行再布线。
在步骤150中，在所述第一绝缘层背离所述芯片的一侧形成再布线结构，所述再布线结构与所述导电结构电连接。
在一个实施例中，所述再布线结构包括位于所述导电结构背离所述芯片一侧的再布线层。所述在所述第一绝缘层背离所述芯片的一侧形成再布线结构的步骤150，包括如下过程：
首先，形成第二种子层，所述第二种子层位于所述导电结构背离所述芯片的一侧。
通过该步骤可得到如图16所示的第六中间结构。参见图16，第二种子层51覆盖导电结构43背离芯片12的表面及第一绝缘层30背离芯片12的表面。第二种子层51为整面的膜层，覆盖第五中间结构位于导电结构43背离芯片的一侧的表面。
随后，基于所述第二种子层形成所述再布线层。
在一个实施例中，所述基于所述第二种子层形成所述再布线层的步骤，包括如下过程：
首先，在所述第二种子层背离所述芯片的一侧设置图形化的绝缘材料层，所述绝缘材料层设有多个镂空部，每一所述镂空部暴露一个所述导电结构的至少部分。
通过该步骤可得到如图17及图18所示的第七中间结构。图18仅示意出了导电结构43、焊垫121未被绝缘膜层122覆盖的部分及绝缘材料层60。参见图17及图18，所述绝缘材料层60设有多个镂空部61，镂空部61可为长条形，每一所述镂空部61在所述第二种子层51上的正投影与一个所述导电结构43在所述第二种子层51上的正投影存在交叠。镂空部61与导电结构43可一一对应，各镂空部61在所述第二种子层51上的正投影与对应的所述导电结构43在所述第二种子层51上的正投影存在交叠。
随后，将所述第二种子层连接至电源，进行电镀，以在所述镂空部形成迹线结构。
通过该步骤可得到如图19及图20所示的第八中间结构。如图19及图20所示，各个镂空部内均形成有迹线结构52。图20所示的第八中间结构仅示意出了导电结构43、焊垫121未被绝缘膜层122覆盖的部分、绝缘材料层60及迹线结构52。
随后，去除所述绝缘材料层及所述第二种子层未被所述迹线结构覆盖的部分，所述再布线层包括所述迹线结构及保留的所述第二种子层。
通过该步骤可得到如图21所示的第九中间结构。参见图21，再布线层53包括多个布线501，每一布线501包括保留的种子层51及迹线结构52。
在一个实施例中，在所述去除所述绝缘材料层及所述第二种子层未被所述再布线结构覆盖的部分的步骤之后，所述在所述第一绝缘层背离所述芯片的一侧形成再布线结构的步骤150，还包括如下步骤：
形成位于所述再布线层背离所述芯片的一侧的导电凸柱，得到包括所述再布线层及所述导电凸柱的再布线结构。
所述半导体结构的制造方法还包括如下步骤：形成第二绝缘层；所述第二绝缘层包覆所述再布线层及所述导电凸柱，且所述导电凸柱背离所述芯片的表面露出所述第二绝缘层。
在形成导电凸柱及第二绝缘层之后可得到如图22至如图24所示的半导体结构。图22仅示意出了导电结构43、焊垫121未被绝缘膜层122覆盖的部分、布线501、导电凸柱54及第二绝缘层70。参见图22至图24，再布线结构50包括再布线层53及导电凸柱54。第二绝缘层70包覆再布线层53及导电凸柱54的侧部，导电凸柱54背离芯片的表面露出第二绝缘层70。
在一个实施例中，所述形成第二绝缘层的步骤在所述形成位于所述再布线层背离所述芯片的一侧的导电凸柱的步骤之前。所述第二绝缘层70设有暴露部分所述再布线层53的通孔。具体来说，第二绝缘层70上设有多个通孔，每一通孔暴露一个布线501的一部分。所述形成位于所述再布线层背离所述芯片的一侧的导电凸柱，包括：在所述通孔内形成位于所述再布线层背离所述芯片的一侧的导电凸柱。
如此设置，先形成第二绝缘层70，再在第二绝缘层70的通孔内形成导电凸柱，相对于先形成导电凸柱，再形成第二绝缘层70的方案来说，在形成导电凸柱的过程中时无需进行图形化处理，有助于节省工艺步骤。
在一个实施例中，所述待布线结构包括多个芯片时，所述半导体结构的制造方法还可包括：对所述半导体结构进行切割，得到多个半导体子结构，每一半导体子结构可包括一个或多个芯片12。
本申请还提供了另一个实施例。在该实施例中，在步骤120至步骤150中，仅介绍与上述实施例(待布线结构为图2所示的结构)的不同之处，相同的地方不再进行赘述。
在该实施例中，待布线结构为图5所示的结构。
在一个实施例中，所述在所述芯片的正面形成第一绝缘层的步骤120，包括如下过程：
首先，形成包封层，所述包封层包覆所述芯片的侧面及所述芯片的正面。通过该步骤可得到如图25所示的第十中间结构。参见图25，包封层80将芯片包封。包封层可将待布线结构10的所有芯片12均包封住。
在一个实施例中，在形成包封层80之前，可以执行一些前处理步骤，例如化学清洗、等离子清洗等步骤，以将芯片12与第三载板211表面的杂质去除，以便包封层80与芯片12及第三载板211之间能够连接的更加密切，防止出现分层或开裂的现象。
在一个实施例中，最初形成的包封层的厚度较大，则所述形成包封层的步骤还可包括减薄处理的步骤，以使减薄后的包封层的厚度为指定厚度。可采用研磨工艺对包封层进行减薄处理。
随后，对所述包封层位于所述芯片的正面的部分进行图形化处理，形成暴露所述焊垫的开口；所述第一绝缘层包括所述包封层位于所述芯片的正面的部分。
通过该步骤可得到如图26所示的第一中间结构。
在该实施例中，在形成导电凸柱及第二绝缘层之后，将第三载板211去除。
通过该实施例得到的半导体结构如图27所示。
本申请还提供了再一个实施例。在该实施例中，在步骤120至步骤150中，仅介绍与上述实施例(待布线结构为图2所示的结构)的不同之处，相同的地方不再进行赘述。
在该实施例中，待布线结构为图2所示的结构。
在一个实施例中，在所述芯片的正面形成第一绝缘层的步骤120之后，所述半导体结构的制造方法还包括如下过程：
首先，对所述晶圆结构进行切割，得到多个半导体中间结构，所述半导体中间结构包括至少一个所述芯片。
通过该步骤可得到如图28所示的第十一中间结构。参见图28，对晶圆结构进行切割后，第一绝缘层30被分割为多个子绝缘层301，每一半导体中间结构分别包括子绝缘层301。子绝缘层301位于芯片12的正面，子绝缘层301的开口31暴露芯片12的焊垫121。
随后，将所述半导体中间结构贴装在第一载板上，所述第一绝缘层朝向所述第一载板。
通过该步骤可得到如图29所示的第十二中间结构。参见图29，半导体中间结构通过粘结层214贴装在第一载板215上。粘结层214可以是双面胶。粘接层214可采用易剥离的材料，以便在后续将第一载板215剥离，例如粘接层214可采用通过加热能够使其失去粘性的热分离材料。
随后，形成塑封层，所述塑封层至少覆盖所述半导体中间结构的侧面。
通过该步骤可得到如图30所示的第十三中间结构。参见图30，塑封层90包封半导体中间结构的侧部及背离第一载板215的表面。
随后，剥离所述第一载板，得到塑封结构。
随后，将所述塑封结构贴装在第二载板上，所述第一绝缘层背离所述第二载板。
通过该步骤可得到如图31所示的第一中间结构。参见图31，所述第一绝缘层30位于芯片12背离第二载板216的一侧。第十三中间结构可通过粘结层217贴装在第二载板216上。粘结层217可以是双面胶。粘接层217可采用易剥离的材料，以便在后续将第二载板216剥离，例如粘接层217可采用通过加热能够使其失去粘性的热分离材料。
在该实施例中，在形成导电凸柱及第二绝缘层之后，将第三载板211去除。
在该实施例中，最终得到的半导体结构如图32所示的半导体结构。
再次参见图22，本申请提供的半导体结构的制造方法得到的半导体结构，相邻两个焊垫的中心之间的距离为w，布线501与相邻的开口31之间的最小距离为x1，开口31的半径为x2，布线501的线宽的一半为x3，工艺误差为y，则w的最小值wmin、x1、x2、x3及y满足如下计算公式：
wmin＝x1+x2+x3+y(1)
以布线501与相邻的开口31之间的最小距离x1＝15μm，开口31的半径x2＝25μm，布线501的线宽为30μm也即是x3＝15μm，工艺误差y＝15μm为例，通过上述计算公式(1)计算得到相邻两个焊垫的中心之间的最小距离wmin＝70μm。以布线501与相邻的开口31之间的最小距离x1＝10μm，开口31的半径x2＝25μm，布线501的线宽为30μm也即是x3＝15μm，工艺误差y＝15μm为例，通过上述计算公式(1)计算得到相邻两个焊垫的中心之间的最小距离wmin＝65μm。
一种方案中，半导体结构中，开口内的导电结构与布线在同一工艺步骤中形成，具体来说，首先在第一绝缘层背离芯片的一侧形成图形化的光阻层(光阻层设有多个镂空区)，再在光阻层的镂空区内同时形成导电结构及位于导电结构上的导电迹线。为了避免工艺偏差导致镂空区与第一绝缘层的开口错位，镂空区无法使得焊垫暴露，进而镂空区内形成的导电结构与焊垫无法有效电连接，通过增大光阻层的镂空区的尺寸来保证镂空区暴露焊垫。也即是，镂空区的尺寸较大，而布线形成于镂空区内，则布线与焊垫相对的部分的尺寸较大。如图33所示，布线501’与导电结构43’直接接触的部分的宽度大于导电结构43’与布线501’接触的表面的宽度，布线501’与导电结构43’直接接触的部分的宽度可大于开口31’的宽度，且大于焊垫121’的宽度。
在该方案中，相邻两个焊垫121’的中心之间的最小距离为w’，相邻的布线501’之间的最小距离为x4’，第一绝缘层的开口31’的半径为x2’，工艺误差为y’，则w’的最小值w’min、x4’、x2’及y’满足如下计算公式：
w’min＝x4’+2x2’+2y’
在该方案中，以第一绝缘层的开口31’的直径为50μm也即是x2’＝25μm，相邻两个布线501’之间的最小距离x4’为15μm，工艺偏差y’为15μm为例，通过上述公式(2)计算得到w’min＝95μm。也即是，该方案中与图22所示的实施例中，在第一绝缘层的开口的直径与工艺偏差均相同时，该方案中相邻两个焊垫的中心之间的最小距离w’min大于图22所示的实施例中相邻两个焊垫的中心之间的最小距离wmin。若该方案中相邻两个焊垫的中心之间的最小距离w’min与本申请中相邻两个焊垫的中心之间的最小距离wmin相同，例如相邻两个焊垫的中心之间的最小距离均为65μm，则通过上述计算公式(2)计算得到该方案中工艺偏差y’为0μm，现有的工艺是无法实现的。
通过对比该方案与本申请提供的半导体结构的制造方法可知，本申请提供的半导体结构的制造方法得到的半导体结构，相邻两个焊垫的中心之间的距离减小，对布线的制造精度的要求降低。
本申请实施例还提供了一种半导体结构。参见图22至图24、图27及图32，所述半导体结构包括待布线结构、第一绝缘层30、导电结构43及再布线结构53。
所述待布线结构包括至少一个芯片12，所述芯片12具有正面，所述芯片的正面12设有多个焊垫121。所述第一绝缘层30位于所述芯片12的正面，所述第一绝缘层30设有多个开口31，每一所述开口31暴露一个所述焊垫121的至少部分。所述导电结构43位于所述开口31内且与所述焊垫121直接接触。所述再布线结构53位于所述第一绝缘层30背离所述芯片12的一侧，所述再布线结构53包括多个布线501，所述布线501与所述导电结构43直接接触。所述布线501与所述导电结构43接触的部分的宽度小于所述导电结构43背离所述芯片12一侧的表面的宽度。
本申请实施例提供的半导体结构，再布线结构的布线与导电结构接触的部分的宽度小于导电结构背离芯片一侧的表面的宽度，在第一绝缘层的相邻开口之间的距离一定的前提下，有助于避免相邻布线出现短路的问题，可提升半导体结构的良率，降低对工艺精度的要求。
在一个实施例中，参见图22至图24、图27及图32，所述再布线结构50还包括位于所述布线501背离所述芯片12一侧的导电凸柱54及第二绝缘层70，所述第二绝缘层70包覆所述布线501及所述导电凸柱54，且所述导电凸柱54背离所述芯片12的表面露出所述第二绝缘层70。
在一个实施例中，如图34所示，所述半导体结构还包括位于所述再布线结构50背离所述芯片12一侧第一重布线层38。所述第一重布线层38包括位于所述第三绝缘层36背离所述芯片12一侧的导电迹线381，所述导电迹线381与所述导电凸柱54直接接触。所述导电迹线381与所述导电凸柱54接触的部分的宽度小于所述导电凸柱54背离所述芯片12一侧的表面的宽度。
进一步地，所述半导体结构还包括所述第三绝缘层36和导电柱37，所述第三绝缘层36位于所述第二绝缘层70背离芯片12的一侧，所述导电柱37位于导电迹线381背离芯片12的一侧且与导电迹线381直接接触。所述第三绝缘层36包覆所述导电迹线381及所述导电柱37，且所述导电柱37背离芯片12的表面露出所述第三绝缘层36。
在一个实施例中，如图4A所示，所述待布线结构还包括硅基板33及介电层34；所述硅基板33设有凹槽，所述芯片12位于所述凹槽内，所述芯片12的正面背离所述凹槽的底部；所述介电层34填充在所述芯片12与所述凹槽的侧壁之间。
在一个实施例中，如图35所示，所述待布线结构还包括塑封层90，所述塑封层90至少覆盖所述芯片12的侧面。图示实施例中，塑封层90覆盖芯片12的侧面及背面。
所述塑封层90设有贯穿所述塑封层的第一通孔，所述半导体结构还包括位于所述第一通孔内的第一导电部93及位于所述塑封层90背离所述再布线结构50的第二重布线层92，所述第二重布线层92通过所述第一导电部93与所述再布线结构50电连接。具体来说，第二重布线层92通过第一导电部93与所述再布线结构50的布线501电连接。如此，芯片12正面的焊垫通过再布线结构50、第一导电部93及第二重布线层92引至芯片12的背面。
进一步地，所示半导体结构还包括位于塑封层90背离再布线结构50一侧的导电柱94及第四绝缘层95，导电柱94位于第二重布线层92背离芯片12的一侧且与第二重布线层92电连接。第四绝缘层95包覆导电柱94及第二重布线层92，且导电柱94背离芯片12的表面露出第四绝缘层95。
在另一实施例中，如图36所示，所述待布线结构还包括硅基板33及介电层34；所述硅基板33设有凹槽及贯穿所述硅基板33的第二通孔，所述芯片12位于所述凹槽内，所述介电层34填充在所述芯片12与所述凹槽的侧壁之间。
所述半导体结构还包括位于所述第二通孔内的第二导电部96及位于所述硅基板33背离所述再布线结构50的第三重布线层97；所述第三重布线层97通过所述第二导电部96与所述再布线结构50电连接。具体来说，第三重布线层97通过第二导电部96与所述再布线结构50的布线501电连接。如此，芯片12正面的焊垫通过再布线结构50、第二导电部96及第三重布线层97引至芯片12的背面。
进一步地，所示半导体结构还包括位于塑封层90背离再布线结构50一侧的导电柱98及第五绝缘层99，导电柱98位于第三重布线层97背离芯片12的一侧且与第三重布线层97电连接。第五绝缘层99包覆导电柱98及第三重布线层97，且导电柱98背离芯片12的表面露出第五绝缘层99。
本申请实施例提供半导体结构的制造方法的实施例与半导体结构的实施例属于同一发明构思，相关的细节及有益效果的描述可互相参见。
需要说明的是，本申请实施例提供的附图仅是示意，与实际结构可能存在一些差别，例如附图中未示意出芯片正面的焊垫，实际中芯片正面的焊垫与再布线结构电连接。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供待布线结构，所述待布线结构包括至少一个芯片，所述芯片具有正面，所述芯片的正面设有多个焊垫；
在所述芯片的正面形成第一绝缘层，所述第一绝缘层设有多个开口，每一所述开口暴露一个所述焊垫的至少部分；
在所述第一绝缘层背离所述芯片的一侧形成导电膜层，所述导电膜层覆盖所述第一绝缘层背离所述芯片的表面及所述焊垫被所述开口暴露的部分，且所述导电膜层位于所述第一绝缘层背离所述芯片一侧的部分的厚度小于所述导电膜层覆盖所述焊垫的部分的厚度；
将所述导电膜层超出所述第一绝缘层的部分去除，得到位于所述开口内且与所述焊垫直接接触的导电结构；
在所述第一绝缘层背离所述芯片的一侧形成再布线结构，所述再布线结构与所述导电结构电连接；所述再布线结构包括多个布线，所述布线与所述导电结构直接接触；所述布线与所述导电结构接触的部分的宽度小于所述导电结构背离所述芯片一侧的表面的宽度。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述待布线结构包括多个所述芯片；所述提供待布线结构，包括：
提供晶圆结构，所晶圆结构包括多个相连的所述芯片。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述在所述芯片的正面形成第一绝缘层之后，所述半导体结构的制造方法还包括：
对所述晶圆结构进行切割，得到多个半导体中间结构，所述半导体中间结构包括至少一个所述芯片；
将所述半导体中间结构贴装在第一载板上，所述第一绝缘层朝向所述第一载板；
形成塑封层，所述塑封层至少覆盖所述半导体中间结构的侧面；
剥离所述第一载板，得到塑封结构；
将所述塑封结构贴装在第二载板上，所述第一绝缘层背离所述第二载板。
4.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述提供待布线结构，包括：
提供硅基板及芯片，所述硅基板设有凹槽，所述芯片的正面背离所述凹槽的底部；
将所述芯片放置于所述凹槽内；
在所述芯片与所述凹槽的侧壁之间填充胶体材料，并固化所述胶体材料，形成介电层。
5.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述提供待布线结构，包括：提供第三载板及多个所述芯片，将多个所述芯片贴装在第三载板上，所述芯片的正面背离所述第三载板；
所述在所述芯片的正面形成第一绝缘层，包括：形成包封层，所述包封层包覆所述芯片的侧面及所述芯片的正面；
对所述包封层位于所述芯片的正面的部分进行图形化处理，形成暴露所述焊垫的开口；所述第一绝缘层包括所述包封层位于所述芯片的正面的部分。
6.根据权利要求1至5任一项所述的半导体结构的制造方法，其特征在于，所述在所述第一绝缘层背离所述芯片的一侧形成导电膜层，所述导电膜层覆盖所述第一绝缘层背离所述芯片的表面、所述开口的侧表面及所述焊垫被所述开口暴露的部分，包括：
在所述第一绝缘层背离所述芯片的表面、所述开口的侧表面及所述焊垫被所述开口暴露的部分设置第一种子层；
基于所述第一种子层形成所述导电膜层。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，
所述将所述导电膜层超出所述第一绝缘层的部分去除，包括：对所述导电膜层进行刻蚀，将所述导电膜层超出所述第一绝缘层的部分去除；或者，
所述将所述导电膜层超出所述第一绝缘层的部分去除，包括：对所述导电膜层进行减薄处理，将所述导电膜层超出所述第一绝缘层的部分去除；
所述将所述导电膜层超出所述第一绝缘层的部分去除之后，所述半导体结构的制造方法还包括：对所述导电膜层位于所述开口内的部分及所述第一绝缘层进行减薄处理，使所述第一绝缘层背离所述芯片的表面及得到的所述导电结构背离所述芯片的表面齐平。
8.根据权利要求1至5任一项所述的半导体结构的制造方法，其特征在于，所述再布线结构包括位于所述导电结构背离所述芯片一侧的再布线层；
所述在所述第一绝缘层背离所述芯片的一侧形成再布线结构，包括：
形成第二种子层，所述第二种子层位于所述导电结构背离所述芯片的一侧；
基于所述第二种子层形成所述再布线层。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述第二种子层覆盖所述导电结构背离所述芯片的表面及所述第一绝缘层背离所述芯片的表面；所述基于所述第二种子层形成所述再布线层，包括：
在所述第二种子层背离所述芯片的一侧设置图形化的绝缘材料层，所述绝缘材料层设有多个镂空部，每一所述镂空部在所述第二种子层上的正投影与一个所述导电结构在所述第二种子层上的正投影存在交叠；
将所述第二种子层连接至电源，进行电镀，以在所述镂空部形成迹线结构；
去除所述绝缘材料层及所述第二种子层未被所述迹线结构覆盖的部分，得到所述再布线层，所述再布线层包括所述迹线结构及保留的所述第二种子层。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，在所述去除所述绝缘材料层及所述第二种子层未被所述再布线结构覆盖的部分之后，所述在所述第一绝缘层背离所述芯片的一侧形成再布线结构，还包括：
形成位于所述再布线层背离所述芯片的一侧的导电凸柱，得到包括所述再布线层及所述导电凸柱的再布线结构；
所述半导体结构的制造方法还包括：
形成第二绝缘层；所述第二绝缘层包覆所述再布线层及所述导电凸柱，且所述导电凸柱背离所述芯片的表面露出所述第二绝缘层；
所述形成第二绝缘层的步骤在所述形成位于所述再布线层背离所述芯片的一侧的导电凸柱的步骤之前；所述第二绝缘层设有暴露所述再布线层的通孔，所述形成位于所述再布线层背离所述芯片的一侧的导电凸柱，包括：
在所述通孔内形成位于所述再布线层背离所述芯片的一侧的导电凸柱。
11.一种半导体结构，其特征在于，所述半导体结构采用权利要求1至10任一项所述的制造方法制造得到，所述半导体结构包括：
待布线结构，所述待布线结构包括至少一个芯片，所述芯片具有正面，所述芯片的正面设有多个焊垫；
位于所述芯片的正面的第一绝缘层，所述第一绝缘层设有多个开口，每一所述开口暴露一个所述焊垫的至少部分；
位于所述开口内且与所述焊垫直接接触的导电结构；所述导电结构全部位于所述开口内；
位于所述第一绝缘层背离所述芯片的一侧的再布线结构，所述再布线结构包括多个布线，所述布线与所述导电结构直接接触；所述布线与所述导电结构接触的部分的宽度小于所述导电结构背离所述芯片一侧的表面的宽度。
12.根据权利要求11所述的半导体结构，其特征在于，所述再布线结构还包括位于所述布线背离所述芯片一侧的导电凸柱及第二绝缘层，所述第二绝缘层包覆所述布线及所述导电凸柱，且所述导电凸柱背离所述芯片的表面露出所述第二绝缘层。
13.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括位于所述再布线结构背离所述芯片一侧的第一重布线层；
所述第一重布线层包括导电迹线，所述导电迹线与所述导电凸柱直接接触；所述导电迹线与所述导电凸柱接触的部分的宽度小于所述导电凸柱背离所述芯片一侧的表面的宽度。
14.根据权利要求11至13任一项所述的半导体结构，其特征在于，所述待布线结构还包括硅基板及介电层；所述硅基板设有凹槽，所述芯片位于所述凹槽内，所述芯片的正面背离所述凹槽的底部；所述介电层填充在所述芯片与所述凹槽的侧壁之间。
15.根据权利要求11至13任一项所述的半导体结构，其特征在于，
所述待布线结构还包括塑封层，所述塑封层至少覆盖所述芯片的侧面；所述塑封层设有贯穿所述塑封层的第一通孔，所述半导体结构还包括位于所述第一通孔内的第一导电部及位于所述塑封层背离所述再布线结构的第二重布线层；所述第二重布线层通过所述第一导电部与所述再布线结构电连接；或者，
所述待布线结构还包括硅基板及介电层；所述硅基板设有凹槽及贯穿所述硅基板的第二通孔，所述芯片位于所述凹槽内，所述介电层填充在所述芯片与所述凹槽的侧壁之间；所述半导体结构还包括位于所述第二通孔内的第二导电部及位于所述硅基板背离所述再布线结构的第三重布线层；所述第三重布线层通过所述第二导电部与所述再布线结构电连接。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707566B (zh) * 2021-08-16 2024-06-25 矽磐微电子(重庆)有限公司 半导体结构的制造方法及半导体结构
CN114975344B (zh) * 2022-05-16 2025-03-25 上海闻泰电子科技有限公司 芯片结构、芯片结构的封装方法及电路板模组

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499590A (zh) * 2002-11-05 2004-05-26 �¹������ҵ��ʽ���� 半导体器件及其制造方法
CN106098664A (zh) * 2016-06-12 2016-11-09 华天科技（昆山）电子有限公司 一种埋入式半导体芯片扇出型封装结构及其制作方法
CN110783327A (zh) * 2019-10-24 2020-02-11 中芯集成电路（宁波）有限公司 晶圆级系统封装方法及封装结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1228825C (zh) * 2003-01-30 2005-11-23 矽品精密工业股份有限公司 半导体芯片封装结构及其制造方法
TWI341584B (en) * 2007-02-26 2011-05-01 Siliconware Precision Industries Co Ltd Sensor-type semiconductor package and manufacturing method thereof
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
CN204243029U (zh) * 2014-11-24 2015-04-01 苏州晶方半导体科技股份有限公司 硅通孔结构
CN108231607A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构
KR102551034B1 (ko) * 2018-09-07 2023-07-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN213782012U (zh) * 2020-12-21 2021-07-23 矽磐微电子(重庆)有限公司 半导体封装结构
CN113707566B (zh) * 2021-08-16 2024-06-25 矽磐微电子(重庆)有限公司 半导体结构的制造方法及半导体结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499590A (zh) * 2002-11-05 2004-05-26 �¹������ҵ��ʽ���� 半导体器件及其制造方法
CN106098664A (zh) * 2016-06-12 2016-11-09 华天科技（昆山）电子有限公司 一种埋入式半导体芯片扇出型封装结构及其制作方法
CN110783327A (zh) * 2019-10-24 2020-02-11 中芯集成电路（宁波）有限公司 晶圆级系统封装方法及封装结构

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