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CN113675215B - 存储器阵列、存储器器件及其形成方法 - Google Patents

存储器阵列、存储器器件及其形成方法 Download PDF

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CN113675215B CN202110303125.1A CN202110303125A CN113675215B CN 113675215 B CN113675215 B CN 113675215B CN 202110303125 A CN202110303125 A CN 202110303125A CN 113675215 B CN113675215 B CN 113675215B
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Abstract

公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，存储器阵列包括：从存储器阵列的第一边缘沿第一方向延伸的第一字线，第一字线的长度小于存储器阵列的第二边缘的长度，存储器阵列的第二边缘垂直于存储器阵列的第一边缘；从存储器阵列的第三边缘延伸的第二字线，存储器阵列的第三边缘与存储器阵列的第一边缘相对，第二字线沿第一方向延伸，第二字线的长度小于存储器阵列的第二边缘的长度；接触第一字线的存储器膜；以及接触第一源极线和第一位线的氧化物半导体(OS)层，存储器膜设置在OS层与第一字线之间。本申请的实施例还涉及存储器器件及其形成方法。

Description

存储器阵列、存储器器件及其形成方法
技术领域
本申请的一些实施例涉及存储器阵列、存储器器件及其形成方法。
背景技术
举例来说，半导体存储器在集成电路中用于电子应用，包括无线电、电视、手机和个人计算器件。半导体存储器包括两大类。一类是易失性存储器；另一类是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，其可以进一步分为两个子类别，即静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM均是易失性的，因为它们在没有供电时将丢失它们存储的信息。
另一方面，非易失性存储器可以保存存储在其上的数据。一种类型的非易失性半导体存储器是铁电随机存取存储器(FERAM或FRAM)。FERAM的优点包括写入/读取速度快和尺寸小。
发明内容
本申请的一些实施例提供了一种存储器阵列，包括：第一字线，从所述存储器阵列的第一边缘沿第一方向延伸，所述第一字线的长度小于所述存储器阵列的第二边缘的长度，所述存储器阵列的所述第二边缘垂直于所述存储器阵列的所述第一边缘；第二字线，从所述存储器阵列的第三边缘延伸，所述存储器阵列的所述第三边缘与所述存储器阵列的所述第一边缘相对，所述第二字线沿所述第一方向延伸，所述第二字线的长度小于所述存储器阵列的所述第二边缘的长度；存储器膜，接触第一字线；以及氧化物半导体(OS)层，接触第一源极线和第一位线，其中，所述存储器膜设置在所述氧化物半导体层与所述第一字线之间。
本申请的又一些实施例提供了一种存储器器件，包括：第一字线，位于半导体衬底上方；第一金属间电介质(IMD)，接触所述第一字线的第一端；第二字线，位于半导体衬底上方，其中，所述第二字线的第一端与所述第一金属间电介质的第一边缘对准；第二金属间电介质，接触所述第二字线的第二端，所述第二字线的所述第二端与所述第二字线的所述第一端相对，其中，所述第二金属间电介质的第一边缘与所述第一字线的第二端对准，所述第一字线的所述第二端与所述第一字线的所述第一端相对；存储器膜，与所述第一字线和所述第一金属间电介质接触；以及氧化物半导体(OS)层，位于所述存储器膜上方，所述氧化物半导体层接触源极线和位线。
本申请的另一些实施例提供了一种形成存储器器件的方法，包括：在半导体衬底上形成多层堆叠件，所述多层堆叠件包括第一材料和第二材料的交替层；在所述多层堆叠件上方沉积第一硬掩模层；图案化所述第一硬掩模层，以暴露所述多层堆叠件的第一角区域和所述多层堆叠件的第二角区域，所述多层堆叠件的所述第二角区域是所述第一角区域的斜对角，其中，在图案化所述第一硬掩模层之后，所述第一硬掩模层覆盖所述多层堆叠件的第三角区域和所述多层堆叠件的第四角区域，其中，所述第四角区域是所述第三角区域的斜对角；图案化所述多层堆叠件穿过所述第一硬掩模层，以在所述第一角区域中形成第一阶梯结构，并在所述第二角区域中形成第二阶梯结构；图案化第一沟槽，所述第一沟槽延伸穿过所述多层堆叠件；沿所述第一沟槽的侧壁和底面沉积存储器膜；以及在所述存储器膜上方沉积氧化物半导体(OS)层。
附图说明
当与附图一起阅读时，根据以下具体实施方式可以最佳理解本发明的各方面。应注意，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意增大或减小。
图1A和图1B示出了根据一些实施例的存储器阵列的立体图和电路图。
图2、图3、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图24D、图25A、图25B、图25C、图25D、图26A、图26B、图26C、图26D、图26E、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36A、图36B、图36C、图36D和图36E示出了根据一些实施例的制造包括存储器阵列的半导体器件的变化视图。
具体实施方式
以下公开提供了多个不同的实施例或实例，用于实施本发明的不同部件。下面描述了组件与布置的具体实例，以简化本发明。当然，这些仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明的各种实例中可以重复使用参考数字/字母。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或结构之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了用于具有多个堆叠的存储器单元的3D存储器阵列的阶梯结构及其形成方法。可以将堆叠的存储器单元垂直堆叠在互补金属氧化物半导体(CMOS)下阵列(CUA)上方，该CUA可以是逻辑管芯等。堆叠的存储器单元包括字线，在阶梯结构中沿平行于CUA的主表面的方向延伸，其中，字线的相应长度在远离CUA的方向上减小。阶梯结构可以邻近第一边界形成，并且在第一区域中仅部分地沿存储器阵列的第一边界延伸，以及邻近第二边界形成，并且在第二区域中仅部分地沿存储器的与第一边界相对的第二边界延伸。可以通过在字线上方沉积和图案化硬掩模、在硬掩模上方形成光刻胶，以及在光刻胶和下面的字线上执行重复的修整和蚀刻工艺来形成阶梯结构。与其中沿第一边界和第二边界的整体形成阶梯结构的工艺相比，沿第一边界在第一区域中的一部分以及沿第二边界在第二区域中的一部分形成阶梯结构提供了节省面积的好处，这增加了器件密度。
图1A和图1B示出了根据一些实施例的存储器阵列200的实例。图1A以三维视图示出了根据一些实施例的存储器阵列200的一部分的实例，并且图1B示出了存储器阵列200的电路图。存储器阵列200包括多个存储器单元202，其可以布置成行和列的栅格。存储器单元202还可以垂直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以设置在半导体管芯的线路后端(BEOL)中。例如，存储器阵列200可以设置在半导体管芯的互连层中，诸如在半导体衬底上形成的一个或多个有源器件(例如，晶体管)之上。
在一些实施例中，存储器阵列200是快闪存储器阵列，诸如NOR快闪存储器阵列等。每个存储器单元202可以包括具有存储器膜90的晶体管204。存储器膜90可以用作栅极电介质。在一些实施例中，每个晶体管204的栅极电耦合至相应的字线(例如，导电线72)，每个晶体管204的第一源极/漏极区域电耦合至相应的位线(例如，导电线106)，并且每个晶体管204的第二源极/漏极区域电耦合至相应的源极线(例如，导电线108)，其将第二源极/漏极区域电耦合接地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线，而存储器阵列200的相同垂直列中的存储器单元202可以共享公共源极线和公共位线。
存储器阵列200包括多个垂直堆叠的导电线72(例如，字线)，其中，介电层52设置在导电线72的相邻导电线之间。导电线72在平行于下面的衬底(在图1A和图1B中未单独示出)的主表面的方向上延伸。导电线72可以具有阶梯结构，使得下部导电线72比上部导电线72的端点长并且横向延伸超过上部导电线72的端点。例如，在图1A中，示出了导电线72的多个堆叠层，其中，最顶部的导电线72最短，并且最底部的导电线72最长。导电线72的相应长度可以在朝向下面的衬底的方向上增加。以此方式，可以从存储器阵列200之上访问每个导电线72的一部分，并且可以对每个导电线72的暴露部分进行导电接触。
存储器阵列200还包括多条导电线106(例如，位线)和多条导电线108(例如，源极线)。导电线106和导电线108可以各自在垂直于导电线72的方向上延伸。介电材料102设置在导电线106和导电线108中的相邻导电线之间并进行隔离。成对的导电线106和导电线108连同相交的导电线72限定了每个存储器单元202的边界，并且介电材料98设置在相邻的成对的导电线106与导电线108之间并隔离。在一些实施例中，导电线108电耦合接地。尽管图1A示出了导电线106相对于导电线108的特定放置，但是应了解，导电线106和导电线108的放置可以翻转。
存储器阵列200还可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的晶体管204提供沟道区。例如，当通过相应的导电线72施加适当的电压(例如，高于相应的晶体管204的相应阈值电压(Vth)的电压)时，OS层92与导电线72相交的区域可以实现电流从导电线106流向导电线108(例如，在箭头206指示的方向上)。
存储器膜90设置在导电线72与OS层92之间，并且存储器膜90可以为晶体管204提供栅极电介质。在一些实施例中，存储器膜90包括铁电(FE)材料，诸如氧化铪、氧化铪锆、掺杂硅氧化铪等。因此，存储器阵列200可以被称为铁电随机存取存储器(FERAM)阵列。可选地，存储器膜90可以是多层结构、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。
在存储器膜90包括FE材料的实施例中，存储器膜90可以在两个不同方向之一上极化。可以通过施加适当的电压差跨过存储器膜90并产生适当的电场来改变极化方向。极化可以是相对局部化的(例如，一般包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以延伸跨过多个存储器单元202。根据存储器膜90的特定区域的极化方向，相应的晶体管204的阈值电压改变并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，相应的晶体管204可以具有相对较低的阈值电压，并且当存储器膜90的区域具有第二电极化方向时，相应的晶体管204可以具有相对较高的阈值电压。两个阈值电压之间的差异可以被称为阈值电压偏移。较大的阈值电压偏移可以使读取存储在相应的存储器单元202中的数字值更容易(例如，更不容易出错)。
为了在存储器单元202上执行写入操作，施加写入电压跨过存储器膜90对应于存储器单元202的部分。例如，可以通过将适当的电压施加至相应的导线72(例如，相应的字线)以及相应的导线106和导线108(例如，相应的位线和源极线)施加写入电压。通过施加写入电压跨过存储器材料90的该部分，可以改变存储器材料90的该区域的极化方向。因此，相应的晶体管204的相应阈值电压可以从低阈值电压切换到高阈值电压(反之亦然)，而数字值可以被存储在存储器单元202中。因为导电线72与导电线106和导电线108相交，所以可以选择单独的存储器单元202用于写入操作。
为了在存储器单元202上执行读取操作，将读取电压(例如，在低阈值电压与高阈值电压之间的电压)施加至相应的导电线72(例如，相应的字线)。根据存储器膜90的相应区域的极化方向，存储器单元202的晶体管204可以被导通或不被导通。结果，相应的导电线106可以或可以不通过相应的导电线108(例如，耦合接地的相应源极线)放电，并且可以确定存储在存储器单元202中的数字值。因为导电线72与导电线106和导电线108相交，所以可以选择单独的存储器单元202用于读取操作。
图1A还示出了在后面的图中使用的存储器阵列200的参考截面。截面A-A’沿导电线72的纵向轴线并且在例如平行于电流跨过晶体管204的OS层92的方向的方向上。截面B-B’垂直于截面A-A’和导线72的纵轴。截面B-B’延伸穿过介电材料98和介电材料102。截面C-C’平行于截面B-B’，并且延伸穿过导电线106。截面D-D’平行于截面A-A’，并且延伸穿过介电材料102。为了清楚起见，随后的图涉及到这些参考截面。
图2至图35是根据一些实施例的制造存储器阵列200的中间阶段的视图。图2、图3、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图15B、图24B、图25B、图26B和图36B沿图1A所示的参考截面A-A’示出。图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13B、图14B、图15C、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图28、图29、图30、图31、图32、图33、图34和图35沿图1A所示的参考截面B-B’示出。图22C、图23C、图24C、图25C、图26C和图36C沿图1A所示的参考截面C-C’示出。图24D、图25D、图26D和图36D沿图1A所示的参考截面D-D’示出。图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27和图36A示出了自顶向下视图。图26E和图36E示出了立体图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底50可以是集成电路管芯，诸如逻辑管芯、存储器管芯、ASIC管芯等。衬底50可以是互补金属氧化物半导体(CMOS)管芯，并且可以被称为CMOS下阵列(CUA)。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘层上形成的半导体材料层。绝缘体层可以是，例如，埋氧(BOX)层、氧化硅层等。绝缘体层在衬底上提供，通常是硅或玻璃衬底。其它衬底，诸如多层或梯度衬底，也可以使用。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
图2还示出了可以在衬底50上方形成的电路。电路包括位于衬底50的顶面的晶体管。晶体管可以包括栅极介电层302，位于衬底50的顶面上方；以及栅电极304，位于栅极介电层302上方。源极/漏极区域306设置在衬底50中，位于栅极介电层302和栅电极304的相对侧上。栅极间隔件308沿栅极介电层302的侧壁形成，并将源极/漏极区域306与栅电极304分隔适当的横向距离。晶体管可以包括鳍式场效应晶体管(FinFET)、纳米(例如，纳米片、纳米线、全环绕栅极等)FET(纳米FET)、平面FET等或其组合，并且可以通过先栅极工艺或后栅极工艺形成。
第一ILD 310环绕并隔离源极/漏极区306、栅极介电层302和栅电极304，并且第二ILD 312位于第一ILD 310上方。源极/漏极接触件314延伸穿过第二ILD 312和第一ILD310，并且电耦合至源极/漏极区306，以及栅极接触件316延伸穿过第二ILD 312，并且电耦合至栅电极304。互连结构320位于第二ILD 312、源极/漏极接触件314和栅极接触件316上方，该互连结构320包括一个或多个堆叠的介电层324和在一个或多个介电层324中形成的导电部件322。互连结构320可以电连接至栅极接触件316和源极/漏极接触件314，以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等，或其组合。尽管图2讨论了在衬底50上方形成的晶体管，但是其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。为了简化和清楚的目的，可以后续附图可以省略在衬底50上形成的晶体管、ILD和互连结构320。衬底50连同晶体管(例如，源极/漏极区域306、栅极介电层302和栅电极304)、栅极间隔件308、第一ILD 310、第二ILD 312和互连结构320可以是CMOS下阵列(CUA)、逻辑管芯等。
在图3中，在衬底50上方形成蚀刻停止层51和多层堆叠件58。尽管蚀刻停止层51被示为接触衬底50，但是可以在衬底50和蚀刻停止层51之间设置任意数量的中间层。例如，可以在衬底50与蚀刻停止层51之间设置在绝缘层(例如，低k介电层)中包括导电部件的一个或多个互连层。在一些实施例中，可以对导电部件进行图案化以为衬底50和/或存储器阵列200上的有源器件提供电源、接地和/或信号线(参见图1A和图1B)。
蚀刻停止层51可以用于随后对上面的层(诸如多层堆叠件58的层)执行的蚀刻工艺的停止。蚀刻停止层51可以由对多层堆叠件58的材料具有高蚀刻选择性的材料形成，使得可以在未明显蚀刻停止层51的情况下蚀刻多层堆叠件58。在一些实施例中，蚀刻停止层51可以由氮化硅、SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他电介质、其组合等形成，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)等形成。
多层堆叠件58包括导电线层54A-54D(统称为导电层54)和介电层52A-52E(统称为介电层52)的交替层。可以在随后的步骤中将导电层54图案化以限定导电线72(例如，字线)。导电层54可以包括导电材料，诸如，铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、钴、银、金、镍、铬、铪、铂、其组合等。介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、其组合等。导电层54和介电层52可以使用，例如，CVD、ALD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图3示出了特定数量的导电层54和介电层52，但是其他实施例可以包括不同数量的导电层54和介电层52。
图4A至图10C示出了对多层堆叠件58进行图案化以形成阶梯结构68(在图10A至图10C中示出)。在图4A至图4C中，图案化的硬掩模57在多层堆叠件58上方形成。图案化的硬掩模57可以用作用于蚀刻多层堆叠件58以在多层堆叠件58的选定部分中形成阶梯结构68的掩模。在一些实施例中，多层堆叠件58的选定区域可以对应于随后形成的阶梯结构68的位置。硬掩模层(未单独示出)可以在介电层52E的顶面上沉积。硬掩模层可以通过CVD、ALD等沉积。然后可以使用光刻工艺对硬掩模层进行图案化以形成图案化的硬掩模57。硬掩模层可以包括非晶硅(a-Si)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)、高k介电材料、其组合或多层等。
如图4A所示，图案化的硬掩模57可以被图案化为包括第一开口59A，暴露介电层52E的第一部分，以及第二开口59B，暴露介电层52E的第二部分。第一开口59A可以形成为从结构的第一边缘E1和第二边缘E2延伸，并且第二开口59B可以形成为从结构的与第一边缘E1和第二边缘E2相对的第三边缘E3和第四边缘E4延伸。如图4A所示，第一开口59A和第二开口59B可以在与第二边缘E2和第四边缘E4平行的方向上交错。随后将通过穿过第一开口59A和第二开口59B图案化来形成阶梯结构68。以图4A的交错结构形成第一开口59A和第二开口59B实现阶梯结构68形成具有交错结构。这实现了在导电层54A-54D与靠近第二边缘E2和第四边缘E4的下衬底50上的电路之间进行连接，与包括延伸E2和第四边缘E4的长度的阶梯结构的器件相比，节省了面积。而且，包括图案化的硬掩模57实现随后在图案化的硬掩模57上方形成的光刻胶(诸如以下参考图5A至图9C讨论的光刻胶56)的图案化和修整得以简化，有助于保护多层堆叠件58的部分免受非期望的蚀刻，并提高对阶梯结构68进行图案化的准确性。这降低了成本、减少器件缺陷并提高器件性能。
图4A进一步示出了在后面的图中使用的参考横截面。横截面A-A’沿随后形成的导电线(诸如导电线72，以下参考图14A和图14B讨论)的纵轴延伸穿过第一开口59A。横截面B-B’在垂直于横截面A-A’的方向上延伸穿过第二开口59B。
在图5A至图5C中，在多层堆叠件58和图案化的硬掩模57上方形成光刻胶56。光刻胶56可以通过使用旋涂技术形成并且可以使用可行的光刻技术进行图案化。图案化的光刻胶56可以在区域60中暴露多层堆叠件58，同时掩蔽多层堆叠件58的其余部分。例如，多层堆叠件58的最顶层(例如，介电层52E)可以在区域60中暴露。
在图6A至图6C中，使用光刻胶56作为掩模来蚀刻区域60中的多层堆叠件58的暴露部分。蚀刻可以是任何可行的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。蚀刻可以去除区域60中的介电层52E和导电层54D的部分，并且限定开口61。因为介电层52E和导电层54D具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层54D在蚀刻介电层52E的同时用作蚀刻停止层，并且介电层52D在蚀刻导电层54D的同时用作蚀刻停止层。结果，可以在不去除多层堆叠件58的其余层的情况下选择性地去除介电层52E和导电层54D的部分，并且开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止蚀刻开口61。在所得的结构中，介电层52D在区域60中暴露。
在图7A至图7C中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可行的光刻技术修整光刻胶56。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠件58在区域60和区域62中的部分被暴露。例如，可以暴露区域62中的介电层52E的顶面和区域60中的介电层52D的顶面。
然后可以使用光刻胶56作为掩模来蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为介电层52和导电层54具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层54在蚀刻介电层52的同时用作蚀刻停止层，并且介电层52在蚀刻导电层54的同时用作蚀刻停止层。结果，可以在不去除多层堆叠件58的其余层的情况下选择性地去除介电层52和导电层54的部分，并且开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺停止蚀刻开口61。此外，在蚀刻工艺期间，介电层52和导电层54的未蚀刻部分用作下层的掩模，并且因此，介电层52E和导电层54D的先前图案(参见图6A至图6C)可以被转印到下面的介电层52D和下面的导电层54C。在所得的结构中，介电层52D在区域62中暴露，并且介电层52C在区域60中暴露。
在图8A至图8C中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可行的光刻技术修整光刻胶56。由于修整，光刻胶56的宽度减小，并且多层堆叠件58在区域60、区域62和区域64中的部分被暴露。例如，可以暴露区域64中的介电层52E的顶面、区域62中的介电层52D的顶面以及区域60中的介电层52C的顶面。
然后可以使用光刻胶56作为掩模来蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为介电层52和导电层54具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层54在蚀刻介电层52的同时用作蚀刻停止层，并且介电层52在蚀刻导电层54的同时用作蚀刻停止层。结果，可以在不去除多层堆叠件58的其余层的情况下选择性地去除介电层52和导电层54的部分，并且开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺停止蚀刻开口61。此外，在蚀刻工艺期间，介电层52和导电层54的未蚀刻部分用作用于下层的掩模，并且结果，介电层52E、导电层54D、介电层52D和导电层54C的先前图案(参见图7A至图7C)可以被转印到下面的介电层52C、下面的导电层54B、下面的介电层52D和下面的导电层54C。在所得到的结构中，介电层52D在区域64中暴露；介电层52C在区域62中暴露；介电层52B在区域60中暴露。
在图9A至图9C中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可行的光刻技术修整光刻胶56。由于修整，光刻胶56的宽度减小，并且多层堆叠件58在区域60、区域62、区域64和区域66中的部分被暴露。例如，区域66中的介电层52E的顶面、区域64中的介电层52D的顶面、区域62中的介电层52C的顶面以及区域60中的介电层52B的顶面可以被暴露。
然后可以使用光刻胶56作为掩模来蚀刻多层堆叠件58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为介电层52和导电层54具有不同的材料组分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层54在蚀刻介电层52的同时用作蚀刻停止层。结果，可以在不去除多层堆叠件58的其余层的情况下选择性地去除介电层52的部分，并且可以开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺停止蚀刻开口61。此外，在蚀刻工艺期间，介电层52和导电层54的未蚀刻部分用作下层的掩模，并且结果，介电层52E、导电层54D、介电层52D的先前图案(参见图8A至图8C)可以将导电层54C、介电层52C和导电层54B转印到下面的介电层52B、下面的介电层52C和下面的介电层52D。在所得的结构中，导电层54A在区域60中暴露，导电层54B在区域62中暴露，导电层54C在区域64中暴露，并且导电层54D在区域66中暴露。
在图10A至图10C中，可以诸如通过可行的灰化或湿剥离工艺去除光刻胶56。因此，形成阶梯结构68。阶梯结构68包括介电层52和导电层54的交替层的堆叠。如图10A至图10C所示，形成阶梯结构68可以实现每个导电层54A-54D的部分从覆盖的导电层54和介电层52暴露。结果，在随后的处理步骤中，可以从阶梯结构68之上形成至每个导电层54的导电接触件。
如图10A所示，阶梯结构68包括第一部分68A和与第一部分68A相对的第二部分68B。第一部分68A可以设置在存储器阵列200的第一角中，并且第二部分68B可以设置在存储器阵列200的与第一角相对的第二角(例如，斜对角)中。图案化的硬掩模层57可以覆盖在第一角和第二角之间的存储器阵列200的第三角以及与第三角相对(例如，斜对角)的存储器阵列200的第四角。第一部分68A仅部分地沿存储器阵列200的第二边缘E2延伸，并且第二部分68B仅部分地沿存储器阵列200的第四边缘E4延伸。导电层54可随后被蚀刻以形成导电线(例如，字线，诸如导电线72，以下参考图14A和图14B讨论)。形成包括分别部分地沿第二边缘E2和第四边缘E4延伸的第一部分68A和第二部分68B的阶梯结构，实现每条导电线连接(诸如以下参考图26A至图26E讨论的导电接触件122)，同时占用存储器阵列200的最小引脚。这实现了增加器件密度。在图4A至图10C中，限定了阶梯结构68的第二部分68B的图案化硬掩模57的侧壁被示出为与限定阶梯结构68的第一部分68A的图案化硬掩模57的侧壁未对准。然而，如图10A中的虚线所示，图案化的硬掩模57的限定阶梯结构68的第一部分68A和第二部分68B的侧壁可以对准。
导电层54可以在阶梯结构68的第一部分68A和第二部分68B的外部连续。如此，由导电层54的延伸至第一部分68A中的部分形成的导电线可以延伸至第四边缘E4，并且由导电层54的延伸至第二部分68B中的部分形成的导电线可以延伸至第二边缘E2。如图10B所示，与阶梯结构68的第一部分68A相对的导电层54和介电层52的边缘可以与蚀刻停止层51和衬底50的边缘共末端。如图10C所示，与阶梯结构68的第二部分68B相对的导电层54和介电层52的边缘可以与蚀刻停止层51和衬底50的边缘共末端。
在图11A至图11C中，金属间电介质(IMD)70沉积在多层堆叠件58上。IMD 70可以由介电材料形成，并且可以通过任何适当的方法沉积，诸如CVD、PECVD、可流动CVD(FCVD)等。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。在一些实施例中，IMD 70可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可行的工艺形成的其他介电材料。IMD70沿导电层54B-54D的侧壁、介电层52B-52E的侧壁、图案化的硬掩模57的侧壁、导电层54A-54D的顶面以及图案化的硬掩模57的顶面延伸。
在图12A至图12C中，将去除工艺施加于IMD 70和硬掩模57，以去除多层堆叠件58上的多余材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械平坦化(CMP)工艺、回蚀刻工艺、其组合等。在图12A至图12C所示的实施例中，硬掩模57可以被完全去除。平坦化工艺暴露多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58的顶面(例如，介电层52E)与IMD 70的顶面齐平。
在图13A至图15B中，在多层堆叠件58中形成沟槽86，从而限定导电线72。导电线72可以对应于存储器阵列200中的字线，并且导电线72可以为存储器阵列200的所得晶体管204提供栅电极(参见图1A和图1B)。在图13A至图15B中，以“A”结尾的图示出了自顶向下的视图，并且以“B”结尾的图示出了沿图1A的参考截面B-B’的截面图。
在图13A和图13B中，硬掩模80沉积在多层堆叠件58上方。硬掩模80可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。可以通过使用旋涂技术形成硬掩模80，并且可以使用可行的光刻技术进行图案化。在硬掩模80上方形成光刻胶82并对其进行图案化。可以对光刻胶82进行图案化以形成暴露硬掩模80的顶面的一部分的沟槽86。
在图14A和图14B中，使用(诸如湿或干蚀刻、RIE、NBE等，或其组合)将光刻胶82的图案转印至硬掩模80。蚀刻可以是各向异性的。蚀刻可以暴露多层堆叠件58的顶面，诸如介电层52E的顶面。因此，沟槽86被转印至硬掩模80。进一步在图14A和图14B中，可以通过可行的工艺(诸如湿蚀刻工艺、干蚀刻工艺、其组合等)去除光刻胶82。
在图15A至图15C中，使用一种或多种可行的蚀刻工艺(诸如湿蚀刻或干蚀刻、RIE、NBE等，或其组合)将硬掩模80的图案转印至多层堆叠件58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过多层堆叠件58。沟槽86可以暴露蚀刻停止层51的顶面。通过蚀刻沟槽86，由导电层54A-54D形成导电线72A-72D(例如，字线，统称为导电线72)。更具体地，通过蚀刻穿过导电层54的沟槽86，相邻的导电线72可以彼此分离。导电线72可以在阶梯结构68的第一部分68A和第二部分68B的外部连续。由导电层54的延伸至第一部分68A中的部分形成的导电线72可以延伸至第四边缘E4，并且由导电层54的延伸至第二部分68B中的部分形成的导电线72可以延伸至第二边缘E2。进一步在图15A至图15C中，可以通过可行的工艺(诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、其组合等)去除硬掩模80。
导电线72A和介电层52A的相对端表面可以与IMD 70的第二边缘E2和第四边缘E4共末端。阶梯结构68的第一部分68A和第二部分68B中的导电线72B-72D和介电层52B-52E的第一端可以接触IMD 70，并且相同导电线72B-72D和介电层52B-52E的相对的第二端可以与相对的IMD 70共末端。这有助于最大化存储器阵列200中可用区域的使用，因为IMD不会沿导电线72A和介电层52A的端表面占用额外的区域，并且存储器单元202可以沿阶梯结构68的第一部分68A和第二部分68B之外的导电线72和介电层52的长度形成。
图16A至图19B示出了在沟槽86中形成和图案化的晶体管204(参见图1A和图1B)的沟道区域。在图16A和图16B中，在沟槽86中沉积存储器膜90、OS层92和第一介电层98A。存储器膜90可以沿导电线72、介电层52和IMD 70的侧壁以及沿介电层52E、蚀刻停止层51和IMD70的顶面共形地沉积在沟槽86中。可以通过CVD、PVD、ALD、PECVD等沉积存储器膜90。
存储器膜90可以为在存储器阵列200中形成的晶体管204提供栅极电介质。存储器膜90可以包括能够通过施加适当的电压差跨过存储器膜90以在两个不同的偏振方向之间切换的材料。存储器膜90可以是高k介电材料，诸如基于铪(Hf)的介电材料等。在一些实施例中，存储器膜90包括铁电(FE)材料，诸如氧化铪、氧化铪锆、掺杂硅氧化铪等。在一些实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储材料。在一些实施例中，存储器膜90可以是包括在两个SiOx层之间的SiNx层的多层存储结构(例如，ONO结构)。
OS层92共形地沉积在存储器膜90上方的沟槽86中。OS层92包括适合于为晶体管204提供沟道区域的材料(参见图1A和图1B)。例如，OS层92可以包括氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO，IGZO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、多晶硅(poly-Si)、硅(Si)、非晶硅(a-Si)、其组合等。OS层92可以通过CVD、PVD、ALD、PECVD等沉积。OS层92可以在存储器膜90上方沿沟槽86的侧壁和底面延伸。
第一介电层98A沉积在OS层92上方的沟槽86中。第一介电层98A可以包括例如氧化硅、氮化硅、氧氮化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。第一介电层98A可以在OS层92上方沿沟槽86的侧壁和底面延伸。如以下关于图17A和图17B所讨论，第一介电层98A可以随后被图案化并且用作掩模以蚀刻下面的OS层92。
在图17A和图17B中，去除沟槽86中第一介电层98A和OS层92的底部。可以使用光刻和蚀刻的组合来去除第一介电层98A的底部。蚀刻可以是任何可行的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。
然后，第一介电层98A可以用作蚀刻掩模，以蚀刻穿过沟槽86中的OS层92的底部。蚀刻可以是任何可行的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。蚀刻OS层92可以暴露沟槽86的底面上的存储器膜90的部分。因此，沟槽86的相对侧壁上的OS层92的部分可以彼此分离，这改进了存储器阵列200的存储器单元202之间的隔离(参见图1A和图1B)。
在一些实施例中(未单独示出)，OS层92然后可以用作蚀刻掩模以蚀刻穿过沟槽86中的存储器膜90的底部。蚀刻可以是任何可行的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。蚀刻存储器膜90可以暴露蚀刻停止层51在沟槽86的底面上的部分。因此，沟槽86的相对侧壁上的存储器膜90的部分可以彼此分离，这进一步改善了存储器阵列200的存储器单元202之间的隔离(参见图1A和图1B)。
在图18A和图18B中，沉积额外的介电材料98B以填充沟槽86的其余部分。附加介电材料98B可以由与第一介电层98A相同或相似的材料和工艺形成。额外的介电材料98B和第一介电层98A可以统称为第一介电材料98。
在图19A和图19B中，对介电材料98、OS层92和存储器膜90施加去除工艺，以去除多层堆叠件58上的多余材料。在一些实施例中，可以利用平坦化工艺，诸如CMP、回蚀刻工艺、其组合等。平坦化工艺暴露多层堆叠件58和IMD 70，使得在平坦化工艺完成之后，多层堆叠件58(例如，介电层52E)、IMD 70、存储器膜90、OS层92和介电材料98的顶面齐平。
图20A至图23C示出了在存储器阵列200中制造介电材料102、导电线106(例如，位线)和导电线108(例如，源极线)的中间步骤。导电线106和导电线108可以在垂直于导电线72的方向上延伸，使得可以选择存储器阵列200的单独的存储器单元202用于读取和写入操作。
在图20A和图20B中，通过介电材料98和OS层92对沟槽100进行图案化。可以通过光刻和蚀刻的组合对介电材料98和OS层92中的沟槽100进行图案化。蚀刻可以是任何可行的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。沟槽100可以设置在存储器膜90的相对侧壁之间，并且沟槽100可以物理地将存储器阵列200中的存储器单元202的相邻堆叠件分离(参见图1A)。可以完全去除在邻近IMD70，导电线72和介电层52的阶梯结构68的第一部分68A和第二部分68B中的介电材料98和OS层92。还可以去除在平行于第二边缘E2和第四边缘E4的方向上邻近阶梯结构68的第二部分68B的介电材料98和OS层92的部分。
在一些实施例中(未单独示出)，沟槽100还可以通过存储器膜90进行图案化。如此，沟槽100可以设置在多层堆叠件59的相对侧壁之间，并且沟槽100可以在物理上分离存储器阵列200中的存储器单元202的相邻堆叠件(参见图1A)。可以完全去除在与IMD 70、导电线72和介电层52相邻的阶梯结构68的第一部分68A和第二部分68B中介电材料98、OS层92和存储器膜90。还可以去除在平行于第二边缘E2和第四边缘E4的方向上邻近阶梯结构68的第二部分68B的介电材料98、OS层92和存储器膜90的部分。
在图21A和图21B中，介电材料102沉积在沟槽100中并填充沟槽100。介电材料102可以包括，例如，可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电材料102可以在OS层92上方沿沟槽100的侧壁和底面延伸。沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)以去除介电材料102的多余部分。在所得的结构中，多层堆叠件58、存储器膜90、OS层92、介电材料98和介电材料102的顶面可以彼此基本上齐平(例如，在工艺变化内)。
在一些实施例中，可以选择介电材料98和介电材料102的材料，使得它们可以相对于彼此选择性地蚀刻。例如，在一些实施例中，介电材料98是氧化物，并且介电材料102是氮化物。在一些实施例中，介电材料98是氮化物，并且介电材料102是氧化物。其他材料也是可能的。
在图22A和图22B中，通过介电材料98对沟槽104进行图案化。沟槽104可以随后用于形成导电线。可以使用光刻和蚀刻的组合以通过介电材料98对沟槽104进行图案化。蚀刻可以是任何可行的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。蚀刻可以使用蚀刻介电材料98而不显著地蚀刻介电材料102、OS层92或存储器膜90的蚀刻剂。沟槽104的图案可以对应于随后形成的导电线的图案(诸如导电线106和导电线108，以下参考图23A至图23C讨论)。介电材料98的部分可以保留在每对沟槽104之间，并且介电材料102可以设置在相邻的沟槽对104之间。此外，OS层92和存储器膜90的部分可以在沟槽104与每个介电层52和导电线72之间保持邻近沟槽104。OS层92和存储器膜90的部分可以用作随后形成的晶体管204的一部分。在一些实施例中，与用于图案化沟槽100的工艺相反，可以使用不同的蚀刻来图案化沟槽104，以相对于OS层92和存储器膜90选择性地蚀刻介电材料98的材料。
在图23A至图23C中，沟槽104填充有导电材料以形成导电线106和导电线108。图23A示出了在后面的图中使用的参考截面。横截面B-B’在垂直于导电线72的纵轴的方向上延伸并延伸穿过介电材料98。横截面C-C’在平行于横截面B-B’的方向上延伸并延伸穿过导电线106和/或导电线108。形成存储器单元202和晶体管204，该存储器单元202和晶体管204各自包括导电线106、导电线108、导电线72、存储器膜90的一部分和OS层92的一部分。导电线106和导电线108可以各自包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等。可以使用例如CVD、ALD、PVD、PECVD等形成导电线106和导电线108。在沉积导电材料之后，可以执行平坦化(例如，CMP、回蚀刻等)以去除导电材料的多余部分，从而形成导电线106和导电线108。在所得的结构中，多层堆叠件58、IMD 70、存储器膜90、OS层92、介电材料98、介电材料102、导电线106和导电线108的顶面可以彼此基本上齐平(例如，在工艺变化内)。
导电线106可以对应于存储器阵列200中的位线，并且导电线108可以对应于存储器阵列200中的源极线。此外，导电线106和导电线108可以为存储器阵列200中的晶体管204提供源极/漏极电极。尽管图23C示出了仅显示导电线106的截面图，但是导电线108的截面图也可以是类似的。
尽管已经讨论了在形成阶梯结构68之后形成晶体管204、导电线106和导电线108的沟道区，但是在一些实施例中，可以在形成用于晶体管204、导电线106和导电线108的沟道区之后形成阶梯结构68。例如，在图4A至图12C中示出和描述的形成阶梯结构68的制造步骤可以在图13A至图23C中示出和描述的制造步骤之后执行。相同的或类似的过程可用于阶梯前和阶梯后实施例中。
在图24A至图24D中，在多层堆叠件58、IMD 70、存储器膜90、OS层92、介电材料98、介电材料102、导电线106和导电线108上方形成介电层120。介电层120可以包括介电材料，诸如低k介电材料、超低k介电(ELK)材料等。在一些实施例中，介电层120可以包括绝缘材料，诸如氧化硅、氮化硅、氧氮化硅、其组合等。介电层120可以使用合适的工艺进行沉积，诸如CVD、ALD、PVD、PECVD等。
图24A进一步示出了在后面的图中使用的参考横截面。截面A-A’沿导电线72的纵轴延伸穿过阶梯结构68的第一部分68A。横截面B-B’在垂直于横截面A-A’的方向上延伸穿过阶梯结构68的第二部分68B。横截面D-D’在平行于横截面A-A’的方向上延伸穿过介电材料98和邻近导电线72的介电材料102。
此外，在图24A至图24D中，在介电层120和IMD 70中形成沟槽110，在介电层120、介电材料98、存储器膜90和蚀刻停止层51中形成沟槽112，并且在介电层120中形成沟槽114。沟槽110、沟槽112和沟槽114可以随后用于形成导电接触件。更具体地，沟槽110可以随后用于形成延伸至导电线72的导电接触件(例如，形成字线接触、栅极接触等)，沟槽112可以随后用于形成延伸至在衬底50上方形成电路的导电接触件，并且沟槽114可以随后用于形成延伸至导电线106和导电线108的导电接触件(例如，形成位线接触件、源极线接触件等)。
如图24B和图24C所示，沟槽110可以延伸穿过介电层120和IMD 70，并且可以暴露导电线72的顶面。导电线72的阶梯形状在每个导电线72上提供沟槽110可以延伸至的表面。如图24C和图24D所示，沟槽112可以延伸穿过介电层120、介电材料102、存储器膜90和蚀刻停止层41。在其中去除存储器膜90的底部的实施例中，沟槽112可以仅延伸穿过介电层120、介电材料102和蚀刻停止层51。沟槽112可以暴露衬底50的顶面。在其中互连结构320在衬底50上方形成的实施例中(参见图2)，沟槽112可以暴露互连结构320的导电部件322的顶面。如图24A和图24C所示，沟槽110和沟槽112可以延伸穿过介电层120、IMD 70、介电材料102、存储器膜90和相同截面中的蚀刻停止层51，其截面与导电线72的纵轴垂直。
如将在以下更详细地讨论，可以在沟槽110中形成导电接触件(诸如以下参考图26A至图26E讨论的导电接触件122和导电接触件124)，并且沟槽112和导电接触件可以通过导电线(诸如以下参考图26A至图26E讨论的导电线128)彼此电耦合。沿存储器阵列200的相对边缘形成阶梯结构68的第一部分68A和第二部分68B实现从每条导电线72到下面的衬底50的不同部分进行连接。由于阶梯结构68的第一部分68A和第二部分68B仅沿第二边缘E2和第四边缘E4的一部分形成，所以存储器单元202可以沿第二边缘E2和第四边缘E4的其余部分形成。这实现了增加器件密度。
如图24C和图24D所示，沟槽114可以延伸穿过介电层120，并且可以暴露导电线106和导电线108。沟槽114可以随后用于形成电耦合至导电线106和导电线108的导电接触件(例如，源极线接触件和位线接触件，诸如以下参考图26A至图26E讨论的导电接触件126和导电接触件124)。
可以使用光刻和蚀刻的组合形成沟槽110、沟槽112和沟槽114。蚀刻可以是任何可行的蚀刻工艺，诸如湿或干蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。在一些实施例中，沟槽110、沟槽112和沟槽114可以同时形成；然而，沟槽110、沟槽112和沟槽114还可以使用多种蚀刻工艺分别形成。
在图25A至图25D中，在介电层120上方形成介电层121。介电层121可以包括介电材料，诸如低k介电材料、超低k介电(ELK)材料等。在一些实施例中，介电层121可以包括绝缘材料，诸如氧化硅、氮化硅、氧氮化硅、其组合等。介电层121可以使用合适的工艺进行沉积，诸如CVD、ALD、PVD、PECVD等。进一步在图25A至图25D中，在介电层121中形成沟槽116和沟槽118。沟槽116和沟槽118可以随后用于形成导电线。更具体地，沟槽116可以随后用于形成导电线，该导电线将随后形成的导电接触件彼此电耦合并且耦合至诸如在衬底50上形成的电路的下面结构。
在图26A至图26E中，在沟槽110中形成导电接触件122，在沟槽112中形成导电接触件124，在沟槽114中形成导电接触件126，在沟槽116中形成导电线128，并且在沟槽118中形成导电线130。图26E示出了立体图，其中省略了IMD 70、介电层120和介电层121，以更清楚地示出导电接触件122、导电接触件124、导电接触件126、导电线128和导电线130与存储器阵列200的其他元件之间的关系。导电线128将导电接触件122和导电接触件124电耦合。导电线72穿过导电接触件124、导电线128和导电接触件122电耦合至在衬底50上形成的电路。导电接触件122延伸穿过介电层120和IMD 70。导电接触件122可以被称为字线接触件、栅极接触件等。导电接触件124延伸穿过介电层120、介电材料102、存储器膜90和蚀刻停止层51。导电线128延伸穿过介电层121。
因为导电线72在阶梯结构68中形成，所以在每条导电线72上的表面提供为用于导电接触件122接合在其上。阶梯结构68的第一部分68A中可以包括多条导电线72，并且其余的导电线72可以包括在阶梯结构68的第二部分68B中，使得每条导电线72被包括在阶梯结构68中。如此，导电接触件122可以延伸至每条导电线72。沿存储器阵列200的第二边缘E2和与第二边缘E2相对的存储器阵列200的第四边缘E4形成阶梯结构68的第一部分68A和阶梯结构68的第二部分68B实现连接到下面的衬底50的不同部分上进行制造。形成仅沿存储器阵列200的第二边缘E2和第四边缘E4部分地延伸的阶梯结构68的第一部分68A和阶梯结构68的第二部分68B也使阶梯结构68占据的空间最小化。例如，可以在与存储器阵列200的第二边缘E2和第四边缘E4平行的方向上邻近阶梯结构68的第一部分68A和第二部分68B形成存储器单元202，这使可以在存储器阵列200中形成的存储器单元202的数量最大化并增加器件密度。
此外，导电线128在阶梯结构的第一部分68A和第二部分68B内在导电接触件122与导电接触件124之间布线连接，并且在垂直于导电线72的纵轴的方向上延伸。与常规设计相比，这种布线结构所需的面积更少，从而可以实现更大的器件密度。连接还可以比常规设计更短，从而降低电阻并提高器件性能。可以同时形成沟槽110和沟槽112，并且可以同时形成导电接触件122和导电接触件124，使得可以使用更少的光刻步骤和更少的沉积步骤，这减少了成本和制造时间。
导电线130电耦合至导电接触件126，并且可以通过导电接触件126和导电线130将导电线106和导电线108电耦合至在衬底50上形成的电路。导电接触件126延伸穿过介电层120。导电接触件126可以被称为源极线接触件、位线接触件等。导电线130延伸穿过介电层121。
导电接触件122、导电接触件124、导电接触件126、导电线128和导电线130可以通过形成衬垫(未单独示出)来形成，诸如扩散势垒层、粘附层等，并在衬垫上方形成导电材料。每个导电接触件122、导电接触件124、导电接触件126、导电线128和导电线130中可以同时形成，或者使用一个或多个沉积工艺分别形成。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(诸如CMP)以从介电层121的表面去除多余的材料。
图27示出了其中存储器阵列200中的存储器单元202在平行于第二边缘E2和第四边缘E4的方向上对准的实施例。尽管在平行于第一边缘E1和第三边缘E3的方向上与阶梯结构68的第一部分68A对准的区域中的存储器单元202未对准与在平行于第一边缘E1和第三边缘E3的方向上与阶梯结构68的第二部分68B对准的区域中的存储器单元202，但是两个区域中的存储器单元202可以在平行于第二边缘E2和第四边缘E4的方向上对准。将存储器单元202彼此对准可以简化到存储器单元202的连接的布线，诸如导电接触件126和导电线130。
图28至图35示出了其中多层堆叠件59包括交替的介电层52和牺牲层74的实施例。图28示出了已经执行与图3至图12C中示出的步骤和上面讨论的步骤相似或相同的多层堆叠件59，以在阶梯结构68上方形成阶梯结构68和IMD 70。多层堆叠件59包括牺牲层74A-74D(统称为牺牲层74)和介电层52A-52E(统称为介电层52)的交替层。牺牲层74可以在随后的步骤中用导电材料替换，以限定导电线76(例如，字线)。牺牲层74可以包括绝缘材料，诸如氧化硅、氮化硅、氧氮化硅、其组合等。介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、其组合等。介电层52可以由对牺牲层74进行蚀刻而具有高蚀刻选择性的材料形成，衬底50可以由对牺牲层74和对介电层52二者进行蚀刻而具有高蚀刻选择性的材料形成，以助于后续的蚀刻步骤。在一些实施例中，衬底50可以由碳化硅形成，介电层52可以由氧化物(诸如氧化硅)形成，并且牺牲层74可以由氮化物(诸如氮化硅)形成。牺牲层74和介电层52可以各自使用，例如，CVD、ALD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图28示出了特定数量的牺牲层74和介电层52，但是其他实施例可以包括不同数量的牺牲层74和介电层52。
在图29中，在多层堆叠件59中形成第一沟槽402。在所示的实施例中，第一沟槽402延伸穿过多层堆叠件59和蚀刻停止层51以暴露衬底50。在一些实施例中，第一沟槽402延伸穿过多层堆叠件59的一些但不是全部，或延伸穿过多层堆叠件59而不延伸穿过蚀刻停止层51。第一沟槽402可以使用可行的光刻和蚀刻技术形成，诸如使用对多层堆叠件59有选择性的蚀刻工艺(例如，以比衬底50的材料更快的速率蚀刻介电层52和牺牲层74的介电材料)。蚀刻可以是任何可行的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性原子束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。在衬底50由碳化硅形成，介电层52由氧化硅形成，以及牺牲层74由氮化硅形成的实施例，第一沟槽402可以通过使用混合有氢(H2)或氧(O2)的氟基气体(例如，C4F6)通过干蚀刻形成。
在图30中，第一沟槽402被扩展以形成第一侧壁凹槽403。具体地，牺牲层74的侧壁的被第一沟槽402暴露的部分从第一侧壁凹槽403凹入。尽管牺牲层74的侧壁被示出为直的，但是侧壁可以是凹的或凸的。第一侧壁凹槽403可以通过可行的蚀刻工艺形成，诸如对牺牲层74的材料具有选择性的蚀刻工艺(例如，以比介电层52、蚀刻停止层51和衬底50的材料更快的速率选择性地蚀刻牺牲层74的材料)。蚀刻可以是各向同性的。在衬底50由碳化硅形成，介电层52由氧化硅形成，并且牺牲层74由氮化硅形成的实施例中，第一沟槽402可以通过使用磷酸(H3PO4)的湿蚀刻扩展。但是，还可以使用任何合适的蚀刻工艺，诸如干选择性蚀刻。
在图31中，在第一侧壁凹槽403中形成晶种层404和导电填充材料406，以填充和/或过填充第一沟槽402。一个或多个额外的层，诸如晶种层、胶层、势垒层、扩散层、填充层等，也可以填充在第一沟槽402和第一侧壁凹槽403中。在一些实施例中，可以省略晶种层404。晶种层404可以由第一导电材料形成，该第一导电材料可以用于帮助生长或帮助粘附随后沉积的材料。在一些实施例中，晶种层404可以包括氮化钛、氮化钽、钛、钽、钼、钌、铑、铪、铱、铌、铼、钨、这些的组合、这些的氧化物等。导电填充材料406可以由第二导电材料形成，该第二导电材料可以是金属，诸如钨、钴、铝、镍、铜、银、金、钼、钌、氮化钼、其合金等。在其中介电层52由氧化物(诸如氧化硅)形成的实施例中，晶种层404可以由氮化钛形成并且导电填充材料406可以由钨形成。晶种层404和导电填充材料406可以各自通过可行的沉积工艺形成，诸如化学气相沉积(CVD)、原子层沉积(ALD)等。
一旦已沉积晶种层404和导电填充材料406以填充和/或过填充第一沟槽402，则可以将晶种层404和导电填充材料406平坦化以去除第一沟槽402之外的多余材料，使得在平坦化晶种层404和导电填充材料406之后，其完全覆盖第一沟槽402的顶部。在实施例中，可以使用例如化学机械平坦化(CMP)工艺来平坦化晶种层404和导电填充材料406。但是，还可以使用任何合适的平坦化工艺，诸如研磨工艺。
在图32中，在多层堆叠件59中形成第二沟槽405。在所示的实施例中，第二沟槽405延伸穿过多层堆叠件59和蚀刻停止层51并暴露衬底50。在一些实施例中，第二沟槽405延伸穿过多层堆叠件59的一些但不是全部，或延伸穿过多层堆叠件59而不是蚀刻停止层51。第二沟槽405可以使用可行的光刻和蚀刻技术形成，诸如使用对多层堆叠件59有选择性的蚀刻工艺(例如，以比衬底50的材料更快的速率蚀刻介电层52和牺牲层74的介电材料)。蚀刻可以是任何可行的蚀刻工艺，并且在一些实施例中，可以类似于用于形成关于图29讨论的第一沟槽402的蚀刻。
在图33中，第二沟槽405被扩展以形成第二侧壁凹槽407。具体地，去除牺牲层74的其余部分以形成第二侧壁凹槽407。因此，第二侧壁凹槽407暴露晶种层404的部分，或在不存在晶种层404的实施例中，暴露导电填充材料406。第二侧壁凹槽407可以通过可行的蚀刻工艺形成，诸如对牺牲层74的材料具有选择性的蚀刻工艺(例如，以比介电层52、蚀刻停止层51和衬底50的材料更快的速率选择性地蚀刻牺牲层74的材料)。蚀刻可以是任何可行的蚀刻工艺，并且在一些实施例中，可以类似于用于形成关于图30讨论的第一侧壁凹槽403的蚀刻。
在图34中，在第二侧壁凹槽407中形成晶种层408和导电填充材料410，以填充和/或过填充第二沟槽405。晶种层408和导电填充材料410可以分别由选自晶种层404和导电填充材料406的候选材料的相同组中的材料形成，并且可以分别使用选自用于形成晶种层404和导电填充材料406的材料的候选方法相同组的中的方法形成半导体层。
一旦已沉积晶种层408和导电填充材料410以填充和/或过填充第一沟槽405，则可以将晶种层408和导电填充材料410平坦化以去除第二沟槽405之外的多余材料，使得在平坦化晶种层408和导电填充材料410之后，其完全覆盖第二沟槽405的顶部。在实施例中，可以使用例如化学机械平坦化(CMP)工艺来平坦化晶种层408和导电填充材料410。但是，还可以使用任何合适的平坦化工艺，诸如研磨工艺。
晶种层404、导电填充材料406、晶种层408和导电填充材料410统称为导电线412。导电线412可以与导电线72类似地执行，并且可以用作字线。晶种层404、导电填充材料406、晶种层408和导电填充材料410的相邻组彼此物理接触并且彼此电耦合。因此，晶种层404、导电填充材料406、晶种层408和导电填充材料410的每组用作单个字线。
在图35中，形成延伸穿过导电线412的第三沟槽414，从而形成单独的导电线412A-412D。形成第三沟槽414可以暴露介电层52的侧壁。在一些实施例中，可以使用例如各向异性蚀刻工艺来蚀刻导电线412……然而，可以利用任何合适的蚀刻工艺。在一些实施例中，执行蚀刻工艺直至未被介电层52覆盖的导电线412的材料已被去除。如此，导电线412的其余材料具有与介电层52的其余部分相似的宽度。
通过在多层堆叠件59中形成和替换牺牲层74来形成导电线412，提高了存储器阵列200的列的纵横比，并防止在形成期间部件的扭曲或塌陷。这减少了器件缺陷并提高了器件性能。可以替换在图13A至图15C中执行的步骤而执行在图28至图35中执行的步骤，用于形成存储器阵列200的其余步骤与以上讨论的步骤相同(例如，执行图2至图12C中执行的步骤，然后执行图28至图35中执行的步骤，最后执行图16A至图26E中执行的步骤)。
图36A至图36E示出了在图16A至图26E的步骤之后执行图28至图35的实施例。图36A至图36E的结构可以类似于图26A至图26E所示的结构，除了用包括晶种层404、导电填充材料406、晶种层408和导电填充材料410的导电线412替换导电线72之外。
实施例可以实现各种优点。例如，形成分别沿存储器阵列200的第二边缘E2和第四边缘E4部分地延伸的阶梯结构68的第一部分68A和阶梯结构68的第二部分68B允许制成至下面的衬底50的各个部分的连接，同时最小化阶梯结构68占用的面积，并且最大化在存储器阵列200中形成的存储器单元202的数量。这增加了器件密度。
根据实施例，存储器阵列包括第一字线，从所述存储器阵列的第一边缘沿第一方向延伸，所述第一字线的长度小于所述存储器阵列的第二边缘的长度，所述存储器阵列的所述第二边缘垂直于所述存储器阵列的所述第一边缘；第二字线，从所述存储器阵列的第三边缘延伸，所述存储器阵列的所述第三边缘与所述存储器阵列的所述第一边缘相对，所述第二字线沿所述第一方向延伸，所述第二字线的长度小于所述存储器阵列的第二边缘的长度；存储器膜，接触第一字线；以及氧化物半导体(OS)层，接触第一源极线和第一位线，所述存储器膜设置在所述OS层与所述第一字线之间。在实施例中，存储器膜包括铁电(FE)材料。在实施例中，存储器阵列还包括金属间电介质(IMD)，位于所述第一字线上方；第一接触件，穿过IMD延伸至所述第一字线，所述第一接触件电耦合至所述第一字线；介电材料，接触存所述储器膜，所述存储器膜设置在所述介电材料与所述第一字线之间；第二接触件，延伸穿过所述介电材料和所述FE材料；以及第一导电线，将所述第一接触件电耦合至所述第二接触件。在实施例中，所述第二接触件的长度大于所述第一接触件的长度。在实施例中，存储器阵列还包括第三字线，位于所述第一字线上方，所述第三字线从所述存储器阵列的所述第一边缘沿所述第一方向延伸，所述第三字线的长度小于所述第一字线的长度。在实施例中，存储器阵列还包括第二存储器膜，接触与所述存储器膜相对的所述第一字线；以及第二OS层，接触第二源极线和第二位线，所述第二存储器膜设置在所述第二OS层与所述第一字线之间，所述第二源极线在平行于所述存储器阵列的所述第一边缘的方向上与所述第一源极线或所述第一位线中的一个对准，并且所述第二位线在平行于所述存储器阵列的所述第一边缘的方向上与所述第一源极线或所述第一位线中的另一个对准。在实施例中，存储器阵列还包括第一金属间电介质(IMD)，位于所述第一字线上方，以及第二IMD，位于所述第二字线上方，所述第一IMD和所述第二IMD在截面图中具有阶梯形状。
根据另一实施例，器件包括第一字线，位于半导体衬底上方；第一金属间电介质(IMD)，接触所述第一字线的第一端；第二字线，位于半导体衬底上方，所述第二字线的第一端与第一IMD的第一边缘对准；第二IMD，接触所述第二字线的第二端，所述第二字线的第二端与所述第二字线的所述第一端相对，其中，所述第二IMD的第一边缘与所述第一字线的第二端对准，所述第一字线的第二端与所述第一字线的所述第一端相对；存储器膜，与所述第一字线和所述第一IMD接触；以及氧化物半导体(OS)层，位于所述存储器膜上方，所述OS层接触源极线和位线。在实施例中，所述第一字线具有在所述第一端与所述第二端之间的第一长度，所述第二字线具有在所述第一端与所述第二端之间的第二长度，并且所述第二长度等于所述第一长度。在实施例中，在垂直于所述半导体衬底的主表面的方向上的所述半导体衬底与所述第一字线之间的第一距离等于在垂直于所述半导体衬底的所述主表面的方向上的所述半导体衬底与所述第二字线之间的第二距离。在实施例中，所述存储器膜与所述第二字线接触。在实施例中，所述第一IMD和所述第二IMD在截面图中具有阶梯形状。在实施例中，所述存储器膜的第一端和所述OS层的第一端与所述第一字线的所述第二端对准。
根据又另外的实施例，方法包括在半导体衬底上形成多层堆叠件，所述多层堆叠件包括第一材料和第二材料的交替层；在所述多层堆叠件上方沉积第一硬掩模层；图案化所述第一硬掩模层，以暴露所述多层堆叠件的第一角区域和所述多层堆叠件的第二角，所述多层堆叠件的第二角是所述第一角区域的斜对角，在图案化所述第一硬掩模层之后，所述第一硬掩模层覆盖所述多层堆叠件的第三角区域和所述多层堆叠件的第四角区域，所述第四角区域是所述第三角区域的斜对角；图案化所述多层堆叠件穿过所述第一硬掩模层，以在所述第一角区域中形成第一阶梯结构，并在所述第二角区域中形成第二阶梯结构；图案化延伸穿过所述多层堆叠件的第一沟槽；沿所述第一沟槽的侧壁和底面沉积存储器膜；以及在所述存储器膜上方沉积氧化物半导体(OS)层。在实施例中，该方法还包括在所述第一阶梯结构、所述第二阶梯结构和所述第一硬掩模层上方沉积金属间电介质(IMD)，图案化所述第一沟槽还包括图案化所述第一沟槽延伸穿过所述IMD。在实施例中，该方法还包括平坦化所述IMD和所述第一硬掩模层，平坦化所述IMD和所述第一硬掩模层去除所述第一硬掩模层，并且其中，在平坦化所述IMD和所述第一硬掩模层之后，所述IMD的顶面与所述多层堆叠件的顶面齐平。在实施例中，该方法还包括在所述存储器膜上方沉积介电材料；形成第一导电接触件，所述第一导电接触件延伸穿过所述IMD至所述多层堆叠件的第一导电层，所述第一导电接触件电耦合至所述第一导电层；形成第二导电接触件，所述第二导电接触件延伸穿过所述介电材料和所述存储器膜；以及形成导电线，所述导电线将所述第二导电接触件与所述第一导电接触件电耦合。在实施例中，所述第一材料包括导电材料，所述第二材料包括介电材料，并且图案化所述第一沟槽形成多条字线，所述多条字线包括所述第一材料。在实施例中，所述第一材料包括氧化物介电材料，并且，所述第二材料包括氮化物介电材料。在实施例中，该方法还包括用导电材料替换所述第二材料。
前述内容概述了几个实施例的特征，从而使得本领域技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他工艺和结构，从而达到与本文所介绍实施例相同的目的和/或实现相同优点。本领域技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行对其各种更改、替换和变更。

Claims (20)

1.一种三维存储器阵列，包括：
多条第一字线，在所述三维存储器阵列的第一角区域中分别从所述三维存储器阵列的第一边缘的部分沿第一方向延伸，所述第一方向与所述三维存储器阵列的所述第一边缘垂直，并且所述第一字线的在所述第一方向上的长度小于所述存储器阵列的第二边缘的长度，所述存储器阵列的所述第二边缘垂直于所述存储器阵列的所述第一边缘；
多条第二字线，在所述三维存储器阵列的第二角区域中分别从所述三维存储器阵列的第三边缘的部分延伸，所述存储器阵列的所述第三边缘与所述存储器阵列的所述第一边缘相对，并且所述第二角区域是所述第一角区域的斜对角，所述第二字线沿所述第一方向延伸，所述第二字线在所述第一方向上的长度小于所述存储器阵列的所述第二边缘的长度；
存储器膜，接触所述第一字线；以及
氧化物半导体层，接触第一源极线和第一位线，其中，所述存储器膜设置在所述氧化物半导体层与所述第一字线之间，
其中，多条所述第一字线在所述第一角区域中形成阶梯结构，多条所述第二字线在所述第二角区域中形成阶梯结构。
2.根据权利要求1所述的存储器阵列，其中，所述存储器膜包括铁电材料。
3.根据权利要求2所述的存储器阵列，还包括：
金属间电介质，位于所述第一字线上方；
第一接触件，延伸穿过所述金属间电介质至所述第一字线，其中，所述第一接触件电耦合至所述第一字线；
介电材料，接触所述存储器膜，其中，所述存储器膜设置在所述介电材料与所述第一字线之间；
第二接触件，延伸穿过所述介电材料和所述铁电材料；以及
第一导电线，将所述第一接触件电耦合至所述第二接触件。
4.根据权利要求3所述的存储器阵列，其中，所述第二接触件的长度大于所述第一接触件的长度。
5.根据权利要求1所述的存储器阵列，还包括多条第三字线，位于所述多条第一字线上方，所述第三字线从所述存储器阵列的所述第一边缘的部分沿所述第一方向延伸，所述第三字线的长度小于所述第一字线的长度。
6.根据权利要求1所述的存储器阵列，还包括：
第二存储器膜，接触与所述存储器膜相对的所述第一字线；以及
第二氧化物半导体层，接触第二源极线和第二位线，其中，所述第二存储器膜设置在所述第二氧化物半导体层与所述第一字线之间，其中，所述第二源极线在平行于所述存储器阵列的所述第一边缘的方向上与所述第一源极线或所述第一位线中的一个对准，并且其中，所述第二位线在平行于所述存储器阵列的所述第一边缘的所述方向上与所述第一源极线或所述第一位线中的另一个对准。
7.根据权利要求1所述的存储器阵列，还包括第一金属间电介质，位于所述第一字线上方，以及第二金属间电介质，位于所述第二字线上方，其中，所述第一金属间电介质和所述第二金属间电介质在与所述三维存储器阵列的所述第一边缘垂直的截面图中具有阶梯形状。
8.一种存储器器件，包括：
多条第一字线，位于半导体衬底上方且彼此堆叠；
第一金属间电介质，接触所述第一字线的第一端；
多条第二字线，位于所述半导体衬底上方且彼此堆叠，其中，所述第二字线的第一端与所述第一金属间电介质的第一边缘对准；
第二金属间电介质，接触所述第二字线的第二端，所述第二字线的所述第二端与所述第二字线的所述第一端相对，其中，所述第二金属间电介质的第一边缘与所述第一字线的第二端对准，所述第一字线的所述第二端与所述第一字线的所述第一端相对；
存储器膜，与所述第一字线和所述第一金属间电介质接触；以及
氧化物半导体层，位于所述存储器膜上方，所述氧化物半导体层接触源极线和位线，
其中，多条所述第一字线和所述第一金属间电介质位于所述存储器器件的第一角区域，多条所述第二字线和所述第二金属间电介质位于所述存储器器件的第二角区域，并且所述第二角区域是所述第一角区域的斜对角，多条所述第一字线在所述第一角区域中形成阶梯结构，多条所述第二字线在所述第二角区域中形成阶梯结构。
9.根据权利要求8所述的存储器器件，其中，所述第一字线具有在所述第一字线的所述第一端与所述第一字线的所述第二端之间的第一长度，其中，所述第二字线具有在所述第二字线的所述第一端与所述第二字线的所述第二端之间的第二长度，并且其中，所述第二长度等于所述第一长度。
10.根据权利要求9所述的存储器器件，其中，在垂直于所述半导体衬底的主表面的方向上的所述半导体衬底与所述第一字线之间的第一距离等于在垂直于所述半导体衬底的所述主表面的方向上的所述半导体衬底与所述第一字线同层的所述第二字线之间的第二距离。
11.根据权利要求8所述的存储器器件，其中，所述存储器膜与所述第二字线接触。
12.根据权利要求8所述的存储器器件，其中，所述第一金属间电介质在与所述第一金属间电介质的所述第一边缘垂直的截面图中和所述第二金属间电介质在与所述第二金属间电介质的所述第一边缘垂直的截面图中具有阶梯形状。
13.根据权利要求8所述的存储器器件，其中，所述存储器膜的第一端和所述氧化物半导体层的第一端与所述第一字线的所述第二端对准。
14.一种形成存储器器件的方法，包括：
在半导体衬底上形成多层堆叠件，所述多层堆叠件包括第一材料和第二材料的交替层，其中，所述第一材料或所述第二材料形成多条字线；
在所述多层堆叠件上方沉积第一硬掩模层；
图案化所述第一硬掩模层，以暴露所述多层堆叠件的第一角区域和所述多层堆叠件的第二角区域，所述多层堆叠件的所述第二角区域是所述第一角区域的斜对角，其中，在图案化所述第一硬掩模层之后，所述第一硬掩模层覆盖所述多层堆叠件的第三角区域和所述多层堆叠件的第四角区域，其中，所述第四角区域是所述第三角区域的斜对角；
图案化所述多层堆叠件穿过所述第一硬掩模层，以在所述第一角区域中形成第一阶梯结构，并在所述第二角区域中形成第二阶梯结构；
图案化第一沟槽，所述第一沟槽延伸穿过所述多层堆叠件；
沿所述第一沟槽的侧壁和底面沉积存储器膜；以及
在所述存储器膜上方沉积氧化物半导体层。
15.根据权利要求14所述的方法，还包括在所述第一阶梯结构、所述第二阶梯结构和所述第一硬掩模层上方沉积金属间电介质，其中，图案化所述第一沟槽还包括图案化延伸穿过所述金属间电介质的所述第一沟槽。
16.根据权利要求15所述的方法，还包括平坦化所述金属间电介质和所述第一硬掩模层，其中，平坦化所述金属间电介质和所述第一硬掩模层去除所述第一硬掩模层，并且其中，在平坦化所述金属间电介质和所述第一硬掩模层之后，所述金属间电介质的顶面与所述多层堆叠件的顶面齐平。
17.根据权利要求15所述的方法，还包括：
在所述存储器膜上方沉积介电材料；
形成第一导电接触件，所述第一导电接触件延伸穿过所述金属间电介质至所述多层堆叠件的第一导电层；其中，所述第一导电接触件电耦合至所述第一导电层；
形成第二导电接触件，所述第二导电接触件延伸穿过所述介电材料和所述存储器膜；以及
形成导电线，所述导电线将所述第二导电接触件与所述第一导电接触件电耦合。
18.根据权利要求14所述的方法，其中，在所述第一材料形成所述多条字线的情况下，所述第一材料包括导电材料，其中，所述第二材料包括介电材料，并且其中，图案化所述第一沟槽形成所述多条字线。
19.根据权利要求14所述的方法，其中，在所述第二材料形成所述多条字线的情况下，所述第一材料包括氧化物介电材料，并且其中，所述第二材料包括氮化物介电材料。
20.根据权利要求19所述的方法，还包括用导电材料替换所述第二材料。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130975A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelektrische speichervorrichtung und verfahren zum bilden derselben
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
DE102020123746B4 (de) 2020-05-29 2023-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale nichtflüchtige Speichervorrichtung und Verfahren zu deren Herstellung
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11696449B2 (en) * 2021-04-16 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230024339A1 (en) * 2021-07-21 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory structure and method for forming the same
US12219775B2 (en) * 2021-08-05 2025-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US12245419B2 (en) 2022-05-25 2025-03-04 Nanya Technology Corporation Method for preparing memory device having protrusion of word line
US20230413552A1 (en) * 2022-06-21 2023-12-21 Macronix International Co., Ltd. 3d flash memory device and method of manufacturing the same
JP2024001809A (ja) * 2022-06-22 2024-01-10 キオクシア株式会社 半導体装置及び半導体記憶装置
CN115799216A (zh) * 2022-12-20 2023-03-14 成都皮兆永存科技有限公司 高密度三维堆叠存储器的互联结构及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109075172A (zh) * 2018-06-28 2018-12-21 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构

Family Cites Families (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843979C1 (de) 1998-09-24 2000-03-02 Siemens Ag Speicherzellenanordnung mit ferroelektrischem oder dynamischen Speicherzellen und entsprechendes Herstellungsverfahren
DE19914490C1 (de) * 1999-03-30 2000-07-06 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6872996B2 (en) 1999-04-30 2005-03-29 Stmicroelectronics S.R.L. Method of fabricating a ferroelectric stacked memory cell
JP2002270788A (ja) 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
KR100956985B1 (ko) 2008-06-03 2010-05-11 경북대학교 산학협력단 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
KR101478678B1 (ko) 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2010123590A (ja) 2008-11-17 2010-06-03 Toshiba Corp 半導体記憶装置
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101604054B1 (ko) 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101652873B1 (ko) 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
KR20110112727A (ko) 2010-04-07 2011-10-13 주식회사 하이닉스반도체 더블 패터닝을 이용한 반도체소자의 패턴형성방법
KR101102548B1 (ko) * 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140024632A (ko) 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8878279B2 (en) 2012-12-12 2014-11-04 Intel Corporation Self-aligned floating gate in a vertical memory structure
US9281044B2 (en) 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US8987089B1 (en) 2013-09-17 2015-03-24 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
US9419010B2 (en) 2014-02-24 2016-08-16 Macronix International Co., Ltd. High aspect ratio etching method
KR102243497B1 (ko) 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
KR20160060850A (ko) 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
KR102270099B1 (ko) 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
EP3038141B1 (en) 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US20190148286A1 (en) * 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9570464B1 (en) 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
KR102550575B1 (ko) 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102594494B1 (ko) 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
CN107305893B (zh) 2016-04-18 2022-05-31 三星电子株式会社 半导体存储器装置及半导体装置
KR102607833B1 (ko) 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10256248B2 (en) 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US9953993B2 (en) 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
JP6645940B2 (ja) 2016-09-20 2020-02-14 キオクシア株式会社 不揮発性半導体記憶装置
US10446437B2 (en) 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
KR102653527B1 (ko) 2016-11-09 2024-04-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN110326110A (zh) 2017-01-20 2019-10-11 李卫民 使用金属栅第一方法来构建三维非易失性存储器器件
CN110268523A (zh) * 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
US9953992B1 (en) * 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US10109639B1 (en) * 2017-06-09 2018-10-23 International Business Machines Corporation Lateral non-volatile storage cell
CN116963506A (zh) 2017-06-29 2023-10-27 美光科技公司 存储器阵列以及形成存储器阵列的方法
KR102423766B1 (ko) 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
US10522561B2 (en) 2017-08-23 2019-12-31 Yangtze Memory Technologies Co., Ltd. Method for forming a three-dimensional memory device
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
US10262730B1 (en) 2017-10-16 2019-04-16 Sandisk Technologies Llc Multi-state and confined phase change memory with vertical cross-point structure
CN109698162A (zh) 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US10283513B1 (en) 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
KR102533145B1 (ko) * 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
US10504918B2 (en) 2018-03-16 2019-12-10 Toshiba Memory Corporation Memory device
US10593399B2 (en) 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10115681B1 (en) 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
KR20190118751A (ko) 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
US10593692B2 (en) 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
KR102640174B1 (ko) 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자
JP2020024965A (ja) 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置
US10930333B2 (en) 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
KR102638794B1 (ko) 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
JP2022508036A (ja) 2018-10-24 2022-01-19 長江存儲科技有限責任公司 三次元メモリデバイス
WO2020097098A2 (en) 2018-11-08 2020-05-14 NEO Semiconductor, Inc. Methods and apparatus for a three-dimensional (3d) array having aligned deep-trench contacts
KR102681797B1 (ko) 2018-12-04 2024-07-03 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102761835B1 (ko) 2018-12-04 2025-02-05 선라이즈 메모리 코포레이션 다중-층 수평 nor-타입의 박막 메모리 스트링들을 형성하기 위한 방법
US11282855B2 (en) 2018-12-07 2022-03-22 Sunrise Memory Corporation Methods for forming multi-layer vertical NOR-type memory string arrays
US11043496B2 (en) 2018-12-18 2021-06-22 Micron Technology, Inc. Thin film transistors and related fabrication techniques
US10903223B2 (en) 2019-01-15 2021-01-26 Micron Technology, Inc. Driver placement in memories having stacked memory arrays
KR102702997B1 (ko) 2019-03-07 2024-09-04 삼성전자주식회사 반도체 메모리 소자
JP2020150199A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR102709416B1 (ko) * 2019-06-03 2024-09-24 삼성전자주식회사 3차원 메모리 장치
KR102681259B1 (ko) 2019-08-06 2024-07-03 에스케이하이닉스 주식회사 강유전 유도층을 포함하는 강유전 메모리 장치
KR102622071B1 (ko) 2019-08-13 2024-01-09 샌디스크 테크놀로지스 엘엘씨 소스 층들과 드레인 층들의 교번하는 스택 및 수직 게이트 전극들을 포함하는 3차원 메모리 디바이스
KR102741124B1 (ko) 2019-10-16 2024-12-11 삼성전자주식회사 불휘발성 메모리 장치
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
KR20210072635A (ko) 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
KR102767984B1 (ko) 2019-12-26 2025-02-14 에스케이하이닉스 주식회사 저항 변화 구조물을 구비하는 비휘발성 메모리 장치
US12035535B2 (en) 2019-12-27 2024-07-09 Sandisk Technologies Llc Three-dimensional NOR array including vertical word lines and discrete memory elements and methods of manufacture
CN111180451B (zh) * 2019-12-31 2023-04-11 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2021237880A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11587823B2 (en) 2020-06-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
WO2022000486A1 (en) * 2020-07-03 2022-01-06 Yangtze Memory Technologies Co., Ltd. Method for reading and writing memory cells in three-dimensional feram
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11508754B2 (en) 2021-01-05 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor memory structure and method for forming the same
US11723210B2 (en) 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. High selectivity isolation structure for improving effectiveness of 3D memory fabrication
US11647637B2 (en) 2021-08-20 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
US12232326B2 (en) 2022-01-10 2025-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US12268007B2 (en) 2022-01-12 2025-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device including etch stop pattern and method of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109075172A (zh) * 2018-06-28 2018-12-21 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构

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