CN113644053B

CN113644053B - 一种导电薄膜连续性的测试结构及方法

Info

Publication number: CN113644053B
Application number: CN202110900691.0A
Authority: CN
Inventors: 胡禺石; 孙坚华
Original assignee: Wuxi Shunming Storage Technology Co ltd
Current assignee: Wuxi Shunming Storage Technology Co ltd
Priority date: 2021-08-06
Filing date: 2021-08-06
Publication date: 2024-07-02
Anticipated expiration: 2041-08-06
Also published as: CN113644053A

Abstract

本发明公开一种导电薄膜连续性的测试结构，其包括两个测试焊盘，以及设置于两个测试焊盘之间的至少一道沟槽，沟槽表面设置有导电薄膜，导电薄膜与待测试区域中的导电薄膜采用相同的工艺及材料、同步沉积形成。

Description

一种导电薄膜连续性的测试结构及方法

技术领域

本发明涉及半导体技术领域，特别涉及一种导电薄膜连续性的测试结构及方法。

背景技术

导电薄膜在光电子薄膜器件以及集成电路中的应用十分广泛，其连续性及性能直接关系到电路和/或器件的导电性能。

在某些器件或芯片中，存在一些高深宽比的结构，例如通孔、深孔等。目前，多采用扫描电子显微镜SEM、投射电子显微镜TEM、或聚焦离子束设备FIB，来测试及评估这类结构表面制备的导电薄膜的连续性。具体而言，采用SEM或TEM评估导电薄膜的连续性，是在导电薄膜上随机选取若干个采样点进行观测，进而判断导电薄膜的性能。这类方法一方面可能会对采样点造成破坏，另一方面，由于采样点位置随机设置，所以很可能遗漏薄弱点，导致观测结果可能无法正确反映导电薄膜的连续性。

发明内容

针对现有技术中的部分或全部问题，本发明一方面提供一种导电薄膜连续性的测试结构，设置于待测试区域的周围，包括：

两个测试焊盘；以及

设置于两个测试焊盘之间的N道沟槽，所述沟槽表面设置有导电薄膜，所述导电薄膜与待测试区域中的深孔采用相同的工艺、同步沉积形成，其中，N为自然数。

进一步地，所述测试焊盘与所述沟槽同步刻蚀。

进一步地，所述N取值为1，且所述沟槽为环形，围绕任一所述测试焊盘设置。

进一步地，所述N取值为大于1的自然数，且所述沟槽分别围绕所述两个测试焊盘设置。

进一步地，围绕所述两个测试焊盘设置的沟槽数量相同。

进一步地，所述测试结构还包括深孔，所述深孔设置于任一所述沟槽或多道沟槽与所述两个测试焊盘连线的交点处，且所述深孔的宽度大于所述沟槽宽度。

进一步地，围绕所述两个测试焊盘设置的沟槽数量不同，且各个沟槽的宽度相同或不同。

基于上述测试结构，本发明另一方面提供一种导电薄膜连续性的测试方法，包括：

在待测试区域周围设置如上所述的测试结构；

在两个测试焊盘之间施加电压；

测试两个测试焊盘间的电流；以及

将所述电流与预设值比较，若所述电流低于预设值，则表示所述导电薄膜连续性异常。

进一步地，所述测试方法还包括：

测试两个测试焊盘间的电阻，并根据测得的电阻值判断导电薄膜的连续性。

本发明提供的一种导电薄膜连续性的测试结构及方法，参考了晶圆允收测试(wafer acceptable test，WAT)中的特定测试结构(testkey)，在待测试区域周围设置了测试焊盘(Pad)，并在测试焊盘之间设置沟槽(Trench)作为测试结构，进而通过测量测试焊盘之间的电流或电阻判断沉积在沟槽中导电层沉积的效果，由于所述沟槽与待测试区域中的深孔同步沉积相同的导电材料，因此，可根据测试结构中沟槽的导电层沉积效果推断待测试区域中深孔导电薄膜的沉积效果，实现了在线监测晶圆制造过程中深孔导电薄膜沉积的良率，而不需要进行晶圆切割获取样品，测试过程也不会对待测试区域造成破坏。同时，采用所述测试结构及方法，不需要设置额外的掩膜层来隔离所述导电薄膜，也不需要设置额外的结构，例如过孔或金属层将所述导电薄膜连接至外部电路，有效降低了测试结构的制造难度及成本，使得其能够适用于批量生产监控，以快速收集测试数据。

附图说明

为进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出本发明中深宽比的示意图；

图2示出本发明一个实施例的一种导电薄膜连续性的测试结构的截面示意图；

图3a示出本发明一个实施例的一种导电薄膜连续性的测试结构的结构示意图；

图3b示出本发明一个实施例的一种导电薄膜连续性的测试结构的截面示意图；

图4示出本发明又一个实施例的一种导电薄膜连续性的测试结构的结构示意图；

图5示出本发明再一个实施例的一种导电薄膜连续性的测试结构的结构示意图；以及

图6示出本发明再一个实施例的一种导电薄膜连续性的测试方法的流程示意图。

具体实施方式

以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本发明的发明点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了阐述该具体实施例，而不是限定各步骤的先后顺序。相反，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。

在本发明中，所述“深宽比”是指深孔或通孔等结构的深度与其开口宽度的比值，如图1所示，深宽比Ar＝H/W。

本发明基于发明人的如下洞察：现有技术中，对于高深宽比结构表面导电薄膜连续性的测试方法多为破坏性的，其需要在制成的导电薄膜上采样然后进行测试。这就意味着在测试导电薄膜连续性时，通常需要将成品或半成品晶圆从制备装置上取下，且测试完成后，被测试晶圆由于受到破坏性采样，所以可能需要被丢弃。同时由于采样位置随机分布，极可能遗漏薄弱点，实际无法真实反映导电薄膜整体状况。晶圆允收测试(waferacceptable test，WAT)作为芯片检测工艺中的常见的一种测试，其利用探针卡将待测试晶圆(Wafer)的特定测试结构(Testkey)的测试焊盘连接至测试机台，因此，可以实现在线监测，直接从晶圆上获取测试数据。基于WAT的诸多优点，发明人发现，若能通过特定测试结构(Testkey)实现导电薄膜连续性的测试，则能有效克服现有技术中的问题。发明人经过研究发现，多数导电薄膜的形成是在晶圆制造过程中的一个步骤，其后续通常还存在很多工艺流程，因此，难以直接将待测试的导电薄膜设置为特定测试结构。但是，基于目前的生产经验可知，在同一设备中，采用相同材料及工艺，在类似结构表面同时形成的导电薄膜的性能通常相同，因此，可考虑在制备导电薄膜的同时，在其周边形成一个特定测试结构，其包括与待测试区域中相同或类似的结构，进而通过测试所述特定测试结构的导电薄膜性能，推断待测试区域中的导电薄膜性能。下面结合实施例附图，对本发明的方案做进一步描述。

图2示出本发明一个实施例的一种导电薄膜连续性的测试结构的设置位置示意图。图2以铁电存储芯片中深孔电容为例，所述测试结构用于所述深孔电容下电极的沉积情况。如图2所示，所述测试结构设置于芯片周边，包括两个测试焊盘011、012，所述测试焊盘之间设置有若干沟槽002(Trench)，所述沟槽的宽度及高度优选为与所述深孔电容003一致或近似，所述沟槽表面设置有导电薄膜021，所述导电薄膜021是在沉积所述深孔电容003的下电极031时，采用相同的材料同步沉积形成。在本发明的一个实施例中，所述导电薄膜及深孔电容的下电极可采用例如原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来形成。所述沟槽及深孔电容的深宽比范围优选为大于1:1，且小于100:1。

应当理解的是，本发明的测试结构并不限于测试如图所示的铁电存储芯片中深孔电容的下电极沉积情况，还可应用于其他芯片或器件中各种类型导电薄膜性能的测量。根据不同的结构，所述测试结构中沟槽的布置略有不同，例如，两个测试焊盘之间的沟槽数量可以为1道或多道，且各个沟槽的宽度及深度可以相同或不同，但其实现原理及方式基本相同。此外，根据不同的待测试芯片的结构，所述测试结构与所述待测试芯片的相对位置也可以不同，例如，所述测试结构可以围绕在所述待测试芯片的周围，或与所述待测试芯片其他结构交错布置。为了准确测试沟槽的导电薄膜的沉积情况，在本发明的实施例中，所述沟槽围绕任一所述测试焊盘设置，为连续结构，中间无断点，例如可为圆形、正方形或多边形等。沟槽的结构基于发明人的如下洞察：若两个测试焊盘周围均存在未设置沟槽的部分，则两个测试焊盘可通过所述未设置沟槽的部分直接连通，此时，即便沟槽内的导电薄膜沉积不连续，但是两个测试焊盘之间的电流仍可达到预设要求，进而导致测试不准确。

为了匹配WAT中测试机台的结构，在本发明不同的实施例中，所述测试焊盘优选采用标准焊盘尺寸，具体尺寸范围为10um至200um，优选为30um至150um，最优为40um至100um之间。在本发明的一个实施例中，焊盘区可与沟槽同时刻蚀，从而可将下方金属直接作为焊盘金属，而不需要额外进行金属沉积形成测试焊盘。

图3a及3b分别示出本发明一个实施例的一种导电薄膜连续性的测试结构的结构及其截面示意图。如图3a所示，一种导电薄膜连续性的测试结构包括两个测试焊盘311、312，以及围绕测试焊盘设置的若干沟槽302。其中，所述两个测试焊盘周围设置的沟槽呈镜像对称，且最外层沟槽位于两个测试焊盘中间的一侧共边，图中所示，两个测试焊盘周围分别设置两层沟槽，由于外层沟槽一侧共边，因此两个测试焊盘之间的沟槽数量为3条，但是本发明的其他实施例中，可根据需要设置更多的沟槽数量，例如，在本发明的其他实施例中，所述两个测试焊盘周围设置的沟槽环数可以不同，且最外层沟槽位于两个测试焊盘中间的一侧可以不共边。沿图3a中线条得到的截面示意图如图3b所示，可以看出，所述沟槽表面设置有导电薄膜，所述导电薄膜与待测试区域中的高深宽比结构表面的导电薄膜采用相同的工艺、材料，同步沉积形成。为了尽可能模拟待测试区域中的高深宽比结构的导电薄膜形成情况，所述沟槽的深度及宽度优选接近或等于待测试区域中的高深宽比结构的深度及宽度，但也可选择其他的深宽比，例如1:1至100:1之间的任意数值。

图4示出本发明又一个实施例的一种导电薄膜连续性的测试结构的结构示意图。如图4所示的测试结构与图3a所示的测试结构类似，不同之处在于，其沟槽402的宽度为临界尺寸(Critical dimension，CD)，在本发明中，所述临界尺寸是指使得所述沟槽中导电薄膜难以连续覆盖，但是不会造成导电薄膜沉积的时候造成沟槽的两边直接被导电薄膜从两边覆盖的沟槽宽度，例如，在本发明的一个实施例中，所述临界尺寸可以为50至100nm之间的任意数值。在该实施例中，由于沟槽宽度较小，深宽比较高，其导电薄膜的覆盖率较差，甚至断开，因此，在该实施例中，并非通过所述沟槽402的导电薄膜沉积情况推断待测试区域的导电薄膜沉积效果，而是在两个测试焊盘411、412之间的各条沟槽上分别设置了一个深孔421，所述深孔的深度及宽度优选接近或等于待测试区域中的高深宽比结构的深度及宽度，但也可选择其他的深宽比，例如1:1至100:1之间的任意数值，各条沟槽上的深孔的宽度及高度可以相同或不同，但需要保证所述深孔的宽度大于所述沟槽的宽度。应当理解的是，在本发明的其他实施例中，所述深孔数量可以不等于两个测试焊盘之间的沟槽数量，也就是说，位于两个测试焊盘之间的任一沟槽上包括0或1或更多个深孔。两个测试焊盘之间的阻值等效于所述沟槽阻值与所述深孔阻值的并联值，由于沟槽的宽度远小于所述深孔时，导电薄膜在所述沟槽中的覆盖率相较于深孔而言更差，这就使得深孔的阻值远小于所述沟槽阻值，因此，两个测试焊盘之间的阻值可近似地等同于所述深孔的阻值，也就是说，在该实施例中，所述沟槽表面导电薄膜的覆盖率对最终测试结果影响较小，可忽略，而由于所述深孔结构与待测试区域中的高深宽比结构接近，因此，可通过测试所述深孔结构的导电薄膜覆盖情况推导处待测试区域中的高深宽比结构的导电薄膜覆盖情况，为满足测试需求，在本发明的实施例中，所述沟槽的宽度不宜过小，一旦其宽度小于所述临界尺寸，在沉积导电薄膜时，可能会使得沟槽的两边直接被导电薄膜从两边覆盖造成连边短路，此时沟槽阻值非常小，即便深孔内的导电薄膜沉积不连续，但是两个测试焊盘之间仍可通过连边短路的沟槽实现电连通，使得电流达到预设要求，进而导致测试不准确。如图4所示的实施例相较于图3a所示的实施例而言，当待测试区域为深孔结构时，通过图4所示的实施例能够更好地模拟深孔的结构，能够得到同等的测试结果，但在测试结构上使用的导电薄膜材料更少。

图5示出本发明又一个实施例的一种导电薄膜连续性的测试结构的结构示意图。如图5所示的测试结构与图3a所示的测试结构相比，区别主要在于所述沟槽的分布，如图5所示，所述两个测试焊盘511、512周围的沟槽502的环数可以相等或不等，且两个测试焊盘周围的沟槽不共边，因此，可以根据实际需要，分别设置两个测试焊盘周围的沟槽环数。同时，各个沟槽的宽度可以相同或不同。相较于图3a所示的实施例而言，图5所示的实施例可适用于待测试区域中具有阶梯薄膜覆盖结构，或包含多个尺寸不同的高深宽比结构的情况，其能更好地模拟待测试区域的薄膜覆盖情况。

在本发明的其他实施例中，也可以只在其中一个测试焊盘的外围只设置一圈沟槽将两个测试焊盘隔离开，这样在沉积导电薄膜时在两个测试焊盘之间的沟槽内沉积导电薄膜，通过测量测试焊盘之间的沟槽内的导电薄膜的电阻或电流来判断沟槽内导电薄膜的沉积效果，但为保证测试的可靠性，较佳地，可以如前述图3a、图4或图5的实施例在两个测试焊盘之间设置多圈沟槽来测试沟槽内的沉积效果。

基于上述测试结构，图6示出本发明再一个实施例的一种导电薄膜连续性的测试方法的流程示意图。如图6所示，一种导电薄膜连续性的测试方法，包括：

首先，在步骤601，设置测试结构。在待测试区域周围设置如上所述的测试结构，主要包括刻蚀沟槽及焊盘区，形成两个测试焊盘，然后在待测试区域沉积导电薄膜的同时，在测试结构表面采用相同的材料及工艺沉积导电薄膜；

接下来，在步骤602，施加电压。在两个测试焊盘上分别连接探头，然后在两个探头之间施加电压，在本发明的一个实施例中，所述电压采用直流电压；

接下来，在步骤603，测量电流。测试两个探头间的电流和/或电阻，例如可采用电流计测量两个探头间的电流，在本发明的一个实施例中，还可将测量得到的电流值换算成其他相关信息，例如阻值；以及

最后，在步骤604，连续性判断。当导电薄膜覆盖好，连续性高时，其阻值小，进而电流较大，反之，当导电薄膜覆盖差，连续性低时，其阻值大，进而电流较小，甚至可能因为薄膜断开而电流值为0，因此，在本发明的实施例中，通过将所述两个探头间的电流值或其他相关信息，例如电阻值，与预设值比较，可判断测试结构中导电薄膜的连续性，进而推断出待测试区域中导电薄膜的连续性，具体而言，判断方式如下：

若所述探头间的电流值低于预设值，则表示所述导电薄膜连续性异常；和/或

若所述探头间的电阻值高于预设值，则表示所述导电薄膜连续性异常。

尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims

1.一种导电薄膜连续性的测试结构，其特征在于，包括：

两个测试焊盘；

N个沟槽，所述沟槽表面设置有导电薄膜，所述导电薄膜与待测试区域中的导电薄膜采用相同的工艺及材料、同步沉积形成，其中，所述N取值为大于1的自然数，且所述沟槽分别围绕所述两个测试焊盘设置，为连续结构；以及

深孔，所述深孔设置于任一所述沟槽或多道沟槽与所述两个测试焊盘连线的交点处，且所述深孔的深度及宽度等于待测试区域中的高深宽比结构的深度及宽度，所述深孔的表面设置有导电薄膜，所述导电薄膜与待测试区域中的导电薄膜采用相同的工艺及材料、同步沉积形成。

2.如权利要求1所述的测试结构，其特征在于，所述测试焊盘的尺寸为30um至150um。

3.如权利要求1所述的测试结构，其特征在于，所述测试焊盘与所述沟槽同步刻蚀形成。

4.如权利要求1所述的测试结构，其特征在于，围绕所述两个测试焊盘设置的沟槽环数相同。

5.如权利要求1所述的测试结构，其特征在于，所述两个测试焊盘周围设置的沟槽数量不同，且各个沟槽的宽度相同或不同。

6.一种基于如权利要求1至5任一所述的测试结构的导电薄膜连续性的测试方法，其特征在于，包括步骤：

在待测试区域旁设置测试焊盘及沟槽、深孔，并在待测试区域沉积导电薄膜的同时，在所述沟槽及深孔的表面采用相同的材料及工艺沉积导电薄膜；

在两个测试焊盘上分别连接探针，并在两个探针之间施加电压；

测试两个探针之间的电流或电阻；以及

将所述电流或电阻与预设值比较：若所述电流低于预设值，或若所述电阻高于预设值，则表示所述导电薄膜连续性异常。

7.一种铁电存储器芯片，包括如权利要求1至5任一所述的测试结构，其特征在于，包括测试区和存储单元区，其中：

所述存储单元区包括电容，所述电容包括形成于介质层内的深孔以及沉积于深孔内的下电极、铁电材料层和上电极；以及

所述测试区设置于所述存储单元区旁，其包括两个测试焊盘及设置于两个测试焊盘之间的至少一个沟槽及深孔，所述沟槽及深孔内设置有导电薄膜，所述导电薄膜与待测试区域中的导电薄膜采用相同的工艺及材料、同步沉积形成，且所述深孔的深度及宽度等于所述电容的深度及宽度。