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CN113640656B - 基于延时的数字测试码型生成方法 - Google Patents

基于延时的数字测试码型生成方法 Download PDF

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CN113640656B CN202110873222.4A CN202110873222A CN113640656B CN 113640656 B CN113640656 B CN 113640656B CN 202110873222 A CN202110873222 A CN 202110873222A CN 113640656 B CN113640656 B CN 113640656B
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Abstract

本发明公开了基于延时的数字测试码型生成方法，包括以下步骤：一：测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A；二：测试码型合成，对原始信号A进行延迟处理，分别获得第一延迟信号B和第二延迟信号C，并对第一延迟信号B和第二延迟信号C进行逻辑处理生成脉冲信号D。本发明能满足数字IC的工作频率要求，同时可以提高在数字IC支持的范围内测试码型的生成速度，节约了测试时间，可产生最高200Mbps，边沿定位分辨率最高39ps的数字测试码型，为精确控制发送的测试向量提供了保证，有利于更为合理地指定测试方案、编写测试向量。

Description

基于延时的数字测试码型生成方法
技术领域
本发明涉及数据域测试领域，尤其涉及一种集成电路测试中，用硬件方法实现边沿可调整的数字测试码型的方法。
背景技术
集成电路（IC）测试是保证集成电路性能、质量的关键手段之一，其主要通过专门的集成电路测试系统以及其他辅助设备来实现。测试系统由计算机软件控制，各个硬件模块按照指令运行在合适的状态。在数字IC测试过程中，计算机下发测试指令以及相关信息，测试过程由数字通道模块产生测试的码型、将采集的结果和预先设定的期望进行比较，做出pass或fail的判断。
随着数字IC测试产业的不断发展，对测试码型的速度和分辨率的要求也不断提高，并且需要二者兼顾。一方面随着数字IC的工作频率逐渐提高，测试码型需要满足数字IC的工作频率要求，另一方面在数字IC支持的范围内测试码型的速度将会极大地影响整体测试的速度，节约测试时间。测试码型的边沿定位分辨率决定了对于测试码型边沿的控制精度，更小的边沿定位分辨率与更高的边沿定位精度，为精确控制发送的测试向量提供了保证，有利于更为合理地指定测试方案、编写测试向量。
如申请号为CN201711299365.9的专利申请公开了一种脉冲码型发生器，其包括开关电源、定时电路、控制电路、延迟电路和输出电路；其中，开关电源用于为其它各个电路提供电源；控制电路用于控制其它各个电路模块工作，以及通过外设完成参数设定；定时电路用于产生脉冲信号和定时控制，延迟电路用于对定时电路产生的脉冲信号延迟宽度进行微调；输出电路用于对脉冲信号进行边沿调节、增益控制以及输出放大。但是该方案不能分别控制开关信号和波形信号的生成，在边沿定位分辨率和边沿定位精度还有待进一步提高。
如申请号为CN201711299365.9的专利申请公开了一种脉冲码型发生器，其包括开关电源、定时电路、控制电路、延迟电路和输出电路；其中，开关电源用于为其它各个电路提供电源；控制电路用于控制其它各个电路模块工作，以及通过外设完成参数设定；定时电路用于产生脉冲信号和定时控制，延迟电路用于对定时电路产生的脉冲信号延迟宽度进行微调；输出电路用于对脉冲信号进行边沿调节、增益控制以及输出放大。该方案虽然也能对脉冲信号进行边沿调节，但在调节过程中没有采用测试波形抽象的方式来进行调节处理，获得的测试码型分辨率还有待进一步提高。
发明内容
本发明的目的在于克服现有技术的不足，提供基于延时的数字测试码型生成方法，利用FPGA内部延时资源与逻辑资源，实现了高分辨率数字测试码型生成，基于本方法可产生最高200Mbps，边沿定位分辨率最高39ps的数字测试码型。
本发明的目的是通过以下技术方案来实现的：
基于延时的数字测试码型生成方法，包括以下步骤：
步骤一：测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A；
步骤二：测试码型合成，对原始信号A进行延迟处理，分别获得第一延迟信号B和第二延迟信号C，并对第一延迟信号B和第二延迟信号C进行逻辑运算生成具有时序边沿信息的脉冲信号D。
具体的，步骤二具体包括：在FPGA内，在单位周期T内，将原始信号A输入到输入输出延迟单元中，分别以延时时长t0和t1进行延迟处理，获得延时时长t0对应的第一延迟信号B和延时时长t1对应的第二延迟信号C，将第一延迟信号B和第二延迟信号C进行异或处理，获得脉宽为延时值的脉冲信号D；延时值为t1-t0。
具体的，步骤二还包括连续两个周期T1和T2的测试码型合成过程：在FPGA内，先生成与原始信号A逻辑生成原理相反的信号E，当信号A处于在第二周期T2的上升沿时，将信号E替换信号A作为原始信号输出，并分别以相同的延时时长t0和t1对信号E进行延迟处理，获得延时时长t0对应的第三延迟信号F和延时时长t1对应的第四延迟信号G，将第三延迟信号F和第四延迟信号G进行异或处理，获得脉宽为延时值的脉冲信号D。
进一步的，操作信息和测试向量存储在DDR中，时序边沿信息存储在FPGA内部的RAM中。
具体的，步骤二中具有时序边沿信息的脉冲信号D具体为D0，D1，D2，D3的四个时序边沿信息的波形；其中，D0为信号开启沿，D1为数据开始沿，D2为数据返回沿，D3为信号关断沿。
进一步的，将信号开启沿D0和信号关断沿D3作为一个信号开关组合，采用开关信号控制；数据开始沿D1和数据返回沿D2作为一个数据输出组合，利用波形信号来实现；当开关处于打开状态时，输出数据逻辑状态，输出电平为预设的高低电平值，输出波形的边沿分别为开关信号和波形信号的边沿。
本发明的有益效果：
1.本发明的方法能满足数字IC的工作频率要求，同时可以提高在数字IC支持的范围内测试码型的生成速度，节约了测试时间。
2.基于本发明的方法可产生最高200Mbps，边沿定位分辨率最高39ps的数字测试码型，为精确控制发送的测试向量提供了保证，有利于更为合理地指定测试方案、编写测试向量。
附图说明
图1是本发明的方法流程图。
图2是本发明的测试向量抽象示意图。
图3是本发明的脉冲信号产生示意图。
图4是本发明单位周期内数字码型的生成示意图。
图5是本发明连续周期内数字码型的生成示意图一。
图6是本发明连续周期内数字码型的生成示意图二。
图7是本发明波形合成示例图一。
图8是本发明波形合成示例图二。
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，以下结合技术方案和附图详细叙述本技术方案的具体实施方案，在本技术方案中仅仅详细描述了部分实施案例而不是全部案例，在本领域，若其他技术人员没有做出创新性改动所获得的其它案例，均属于本发明的保护范围内。
实施例一：
本实施例中，如图1所示，基于延时的数字测试码型生成方法，包括以下步骤：
步骤一：测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A；
步骤二：测试码型合成，对原始信号A进行延迟处理，分别获得第一延迟信号B和第二延迟信号C，并对第一延迟信号B和第二延迟信号C进行逻辑运算生成具有时序边沿信息的脉冲信号D。
具体的，步骤二具体包括：在FPGA内，在单位周期T内，将原始信号A输入到输入输出延迟单元中，分别以延时时长t0和t1进行延迟处理，获得延时时长t0对应的第一延迟信号B和延时时长t1对应的第二延迟信号C，将第一延迟信号B和第二延迟信号C进行异或处理，获得脉宽为延时值的脉冲信号D。
本实施例中，延时值为延时时长t1与延时时长t0的差值，即延时值=t1-t0。
本实施例中，按照数字IC测试的需求，将测试波形按照向量的方式来进行合成。测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A，每个周期内的波形不尽相同，码型合成后的脉冲信号D具有D0，D1，D2，D3的四个时序边沿信息的波形。如图2所示，D0为信号开启沿，D1为数据开始沿，D2为数据返回沿，D3为信号关断沿。
本实施例中，将信号开启沿D0和信号关断沿D3作为一个信号开关组合，采用开关信号控制；数据开始沿D1和数据返回沿D2作为一个数据输出组合，利用波形信号来实现；当开关处于打开状态时，输出数据逻辑状态，输出电平为预设的高低电平值，输出波形的边沿分别为开关信号和波形信号的边沿。
如图3所示，如果有两个具备上升沿（或下降沿）的信号，其中一个（B）是另一个信号的延时（A），两个信号进行异或运算后，会得到一个脉宽为延时值的脉冲信号C。
基于这个方法，通过调整延时的值，并对两个信号进行异或操作，即可产生边沿与延时值相关的脉冲信号。
在实际工程应用中，处于图3中上升沿（或下降沿）时，可改变A信号的逻辑状态，通常此时的逻辑状态由向量文件决定。当FPGA工作时钟为200Mhz时，所产生的A信号最大频率为100Mhz。由于在测试过程中，计算机会一次性将当前测试所需要的信息发送至FPGA，由FPGA本身完成处理、存储等过程，最终输出至驱动器产生测试向量，因而一次测试所需要的大容量信息都将存储在FPGA中。受FPGA片内资源所限，需使用DDR内存对向量信息进行暂存。产生数字码型所需要的数据信息可以分为两大部分，一部分为操作信息和测试向量数据，另一部分为时序边沿信息。操作信息和测试向量存储容量需求大，存放在DDR中，而时序边沿信息存储容量需求小，存放在FPGA内部RAM中即可。
本实施例中，以单位周期T为例，详细阐述一个周期内数字码型的生成。如图4所示，T0时刻为时钟上升沿，根据当前向量文件，T0至T1之间信号为逻辑“1”，此时A信号由0变为1，B、C信号为A信号分别延时t0，t1所得信号。D信号为B与C信号异或运算所得，D信号即为码型信号。仅考虑单一周期内码型合成，此时已完成预期数字码型的产生。
本实施例可达到以下技术效果：
1.本实施例的方法能满足数字IC的工作频率要求，同时可以提高在数字IC支持的范围内测试码型的生成速度，节约了测试时间。
实施例二：
本实施例中，基于实施例一提供的数字测试码型生成方法，数字测试码型生成过程在实际上的情况更加复杂一些，当向量文件设置为连续两个周期（如T0至T1与T1至T2）均发送逻辑“1”时，如图4所示，T1至T2期间A信号将一直保持逻辑“1”状态，这将造成B信号与C信号一直处于逻辑“1”状态，D信号与期望输出信号不一致。造成错误的原因是当连续两个周期均发送逻辑“1”时，A信号将不会产生“0变1”或“1变0”的变化边沿。因此，需要对实施例一提供的方法做进一步的改进，改进后的方法流程为：
步骤一：测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A；
步骤二：测试码型合成，在FPGA内，先生成与原始信号A逻辑生成原理相反的信号E，当信号A处于在第二周期T2的上升沿时，将信号E替换信号A作为原始信号输出，并分别以相同的延时时长t0和t1对信号E进行延迟处理，获得获得延时时长t0对应的第三延迟信号F和延时时长t1对应的第四延迟信号G，将第三延迟信号F和第四延迟信号G进行异或处理，获得脉宽为延时值的脉冲信号D。
如图5所示，为解决实施例一中方法存在的问题，本实施例通过增添另一信号E来解决该问题。该信号与A信号的逻辑产生原理相同，当处于T1时刻的上升沿时，将A信号置为逻辑“0”，而由E信号依据此时的向量文件进行变化，A与E两个信号进行交替，T0至T1时原信号为A信号，T1至T2时原信号为E信号，A信号与E信号交替作为输出原信号，此时，输出值D与期望生成的数字码型相同。
依据向量文件，若T0至T1周期期望发送逻辑“1”，而T1至T2周期期望发送逻辑“0”，如图6所示，此时由于A信号存在两个数据变化边沿，D信号将产生两个“脉冲”信号，与期望值不符。
由此，应当修改D信号生成的运算方式，由异或运算改为B信号与C信号取反，即D=B&!C。
本实施例可达到以下技术效果：
1.本实施例的方法能满足数字IC的工作频率要求，同时可以提高在数字IC支持的范围内测试码型的生成速度，节约了测试时间。
2.基于本实施例的方法可产生最高200Mbps，边沿定位分辨率最高39ps的数字测试码型，为精确控制发送的测试向量提供了保证，有利于更为合理地指定测试方案、编写测试向量。
3.本实施例通过增加与原始信号逻辑相反的信号，利用原始信号和增加信号交替进行码型合成，可以让本实施例产生的测试码型更加符合测试需求，适应多个连续周期的测试码型合成场景要求，提高了最终输出的测试码型分辨率。
实施例三：
本实施例中，在实施例一和实施例二的基础上，运用如上两个实施例的方法，即可生成边沿可变、周期可调的数字测试码型。设置输出速率为200Mbps，开关边沿为0ns和5ns，数据开始边沿为0.78ns和 1.56ns，输出的码型依次为“1”、“0”、“1”、“1”，输出的波形如图7所示。
同理。使用如上的方法，对部分信号进行取反操作，既可以生成归一码型。设置输出速率为200Mbps，开关边沿为0ns和5ns，数据开始边沿为0.78ns和 2.34ns，输出的码型依次为“1”、“0”、“1”、“0”，输出的波形如图8所示。对比亦可发现，图7和图8产生的脉宽与设定值相同。
本实施例中，由于测试码型合成均在FPGA内完成，因此建议使用具备延迟单元或全加器资源，支持DDR的FPGA。如XILINX公司FPGA其具有IODELAY延迟资源与全加器资源，或者使用ALTERA公司FPGA其具备LCELL延迟资源和全加器资源。
对于小规模不支持延迟线与全加器资源的FPGA，同样可以使用本实施例的方法，通过在FPGA外部添加延时芯片的方法实现码型合成。
DDR用于扩展存储容量，除部分小规模FPGA外，均支持DDR。是否支持DDR不影响本专利设计的码型生成方法的实现，仅仅影响存储容量。
实施例一和实施例二介绍了基于延时的数字码型合成方法，而在FPGA内实现延时的方法有很多，例如全加器法与IODELAY法。其中IODELAY资源丰富，且便于使用。XILINXFPGA的SELECTIO中有ILOGIC和OLOGIC资源，可以实现IDDR/ODDR，IDELAY和ODELAY等功能。同时，IDELAY的延时精度与延时时间均可在一定范围内调整。IDELAY的延时扥变绿由输入时钟决定，对于200M的参考时钟其抽头系数的分辨率为78ps。参考时钟为300M的时候，分辨率为52ps。参考时钟为400M的时候，分辨率为39ps。其延时TAP可在0至31的范围内调整，在需要高精度、大延时的情况下，多个IDELAY可级联。对于小规模FPGA，其可能不具备延时或全加器资源，亦可以通过在FPGA外部添加延时芯片的方法，在外部实现延时，实现本方案。
本实施例可达到以下技术效果：
1.本实施例的方法能满足数字IC的工作频率要求，同时可以提高在数字IC支持的范围内测试码型的生成速度，节约了测试时间。
2.基于本实施例的方法可产生最高200Mbps，边沿定位分辨率最高39ps的数字测试码型，为精确控制发送的测试向量提供了保证，有利于更为合理地指定测试方案、编写测试向量。
3.本实施例通过增加与原始信号逻辑相反的信号，利用原始信号和增加信号交替进行码型合成，可以让本实施例产生的测试码型更加符合测试需求，适应多个连续周期的测试码型合成场景要求，提高了最终输出的测试码型分辨率。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护的范围由所附的权利要求书及其等效物界定。

Claims (4)

1.基于延时的数字测试码型生成方法，其特征在于，包括以下步骤：
步骤一：测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A，每个周期内的波形不尽相同；
步骤二：测试码型合成，对原始信号A进行延迟处理，分别获得第一延迟信号B和第二延迟信号C，并对第一延迟信号B和第二延迟信号C进行逻辑运算生成具有时序边沿信息的脉冲信号D；所述步骤二具体包括：在FPGA内，在单位周期T内，将原始信号A输入到输入输出延迟单元中，分别以延时时长t0和t1进行延迟处理，获得延时时长t0对应的第一延迟信号B和延时时长t1对应的第二延迟信号C，将第一延迟信号B和第二延迟信号C进行异或处理，获得脉宽为延时值的脉冲信号D；延时值为t1-t0；
所述步骤二还包括连续两个周期T1和T2的测试码型合成过程：在FPGA内，先生成与原始信号A逻辑生成原理相反的信号E，当信号A处于在第二周期T2的上升沿时，将信号E替换信号A作为原始信号输出，并分别以相同的延时时长t0和t1对信号E进行延迟处理，获得延时时长t0对应的第三延迟信号F和延时时长t1对应的第四延迟信号G，将第三延迟信号F和第四延迟信号G进行异或处理，获得脉宽为延时值的脉冲信号D。
2.根据权利要求1所述的基于延时的数字测试码型生成方法，其特征在于，所述步骤二还包括：操作信息和测试向量存储在DDR中，时序边沿信息存储在FPGA内部的RAM中。
3.根据权利要求1所述的基于延时的数字测试码型生成方法，其特征在于，所述步骤二中具有时序边沿信息的脉冲信号D具体为D0，D1，D2，D3的四个时序边沿信息的波形；其中，D0为信号开启沿，D1为数据开始沿，D2为数据返回沿，D3为信号关断沿。
4.根据权利要求3所述的基于延时的数字测试码型生成方法，其特征在于，所述步骤二还包括：将信号开启沿D0和信号关断沿D3作为一个信号开关组合，采用开关信号控制；数据开始沿D1和数据返回沿D2作为一个数据输出组合，利用波形信号来实现；当开关处于打开状态时，输出数据逻辑状态，输出电平为预设的高低电平值，输出波形的边沿分别为开关信号和波形信号的边沿。
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Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979562A (en) * 1974-11-29 1976-09-07 Rice Dale E Decoder
CN1239297A (zh) * 1994-05-06 1999-12-22 Dva公司 用占空比从存储介质重现信息以跟踪直流分量的方法
TW561481B (en) * 2001-06-26 2003-11-11 Sharp Kk Semiconductor memory device
US6978410B1 (en) * 1999-09-25 2005-12-20 Advantest Corp. Test language conversion method
CN1815945A (zh) * 2005-02-02 2006-08-09 三洋电机株式会社 时钟提取电路
CN1864398A (zh) * 2003-10-10 2006-11-15 爱特梅尔股份有限公司 双相脉冲调制解码器电路
CN101349717A (zh) * 2007-07-16 2009-01-21 奇景光电股份有限公司 抖动测量装置及其方法
CN202121568U (zh) * 2011-07-11 2012-01-18 山东欧龙电子科技有限公司 时间数字转换器
CN102916681A (zh) * 2012-10-31 2013-02-06 电子科技大学 一种脉宽可调的nrz/rz码转换装置
CN103119455A (zh) * 2010-09-14 2013-05-22 菲尼克斯电气公司 用于集成电路运行参数监测的装置和具有运行参数监测装置的集成电路
CN104504187A (zh) * 2014-12-11 2015-04-08 安徽师范大学 一种基于串行通信接口的fpga在线验证结构和方法
CN105116318A (zh) * 2015-09-02 2015-12-02 电子科技大学 一种逻辑分析仪中实现毛刺检测的方法
CN106154247A (zh) * 2016-06-24 2016-11-23 南京林业大学 一种多尺度全波形激光雷达数据最优化分解方法
CN106487372A (zh) * 2015-08-24 2017-03-08 三星电子株式会社 包括单线接口的装置和具有该装置的数据处理系统
CN107271890A (zh) * 2017-06-14 2017-10-20 电子科技大学 一种序列脉冲部分下降沿加抖的装置
CN107918442A (zh) * 2016-10-10 2018-04-17 晨星半导体股份有限公司 频率调整装置以及调整频率的方法
CN108011619A (zh) * 2017-12-08 2018-05-08 成都前锋电子仪器有限责任公司 一种脉冲码型发生器
CN108922571A (zh) * 2018-08-02 2018-11-30 珠海市微半导体有限公司 一种ddr内存的读数据信号处理电路及读数据处理方法
CN110601608A (zh) * 2019-09-23 2019-12-20 晶艺半导体有限公司 无刷电机电流调节器、电机系统和控制方法
CN110875080A (zh) * 2018-08-29 2020-03-10 长鑫存储技术有限公司 存储器芯片内建自测试方法和电路装置
CN111654267A (zh) * 2020-05-28 2020-09-11 广东浪潮大数据研究有限公司 一种可调脉冲发生器
CN112234956A (zh) * 2019-06-27 2021-01-15 意法半导体股份有限公司 亚时钟电流脉冲生成器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2498460A1 (en) * 2009-11-05 2012-09-12 Rohm Co., Ltd. Signal transmission circuit device, semiconductor device, method and apparatus for inspecting semiconductor device, signal transmission device, and motor drive apparatus using signal transmission device

Patent Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979562A (en) * 1974-11-29 1976-09-07 Rice Dale E Decoder
CN1239297A (zh) * 1994-05-06 1999-12-22 Dva公司 用占空比从存储介质重现信息以跟踪直流分量的方法
US6978410B1 (en) * 1999-09-25 2005-12-20 Advantest Corp. Test language conversion method
TW561481B (en) * 2001-06-26 2003-11-11 Sharp Kk Semiconductor memory device
CN1864398A (zh) * 2003-10-10 2006-11-15 爱特梅尔股份有限公司 双相脉冲调制解码器电路
CN1815945A (zh) * 2005-02-02 2006-08-09 三洋电机株式会社 时钟提取电路
CN101349717A (zh) * 2007-07-16 2009-01-21 奇景光电股份有限公司 抖动测量装置及其方法
CN103119455A (zh) * 2010-09-14 2013-05-22 菲尼克斯电气公司 用于集成电路运行参数监测的装置和具有运行参数监测装置的集成电路
CN202121568U (zh) * 2011-07-11 2012-01-18 山东欧龙电子科技有限公司 时间数字转换器
CN102916681A (zh) * 2012-10-31 2013-02-06 电子科技大学 一种脉宽可调的nrz/rz码转换装置
CN104504187A (zh) * 2014-12-11 2015-04-08 安徽师范大学 一种基于串行通信接口的fpga在线验证结构和方法
CN106487372A (zh) * 2015-08-24 2017-03-08 三星电子株式会社 包括单线接口的装置和具有该装置的数据处理系统
CN105116318A (zh) * 2015-09-02 2015-12-02 电子科技大学 一种逻辑分析仪中实现毛刺检测的方法
CN106154247A (zh) * 2016-06-24 2016-11-23 南京林业大学 一种多尺度全波形激光雷达数据最优化分解方法
CN107918442A (zh) * 2016-10-10 2018-04-17 晨星半导体股份有限公司 频率调整装置以及调整频率的方法
CN107271890A (zh) * 2017-06-14 2017-10-20 电子科技大学 一种序列脉冲部分下降沿加抖的装置
CN108011619A (zh) * 2017-12-08 2018-05-08 成都前锋电子仪器有限责任公司 一种脉冲码型发生器
CN108922571A (zh) * 2018-08-02 2018-11-30 珠海市微半导体有限公司 一种ddr内存的读数据信号处理电路及读数据处理方法
CN110875080A (zh) * 2018-08-29 2020-03-10 长鑫存储技术有限公司 存储器芯片内建自测试方法和电路装置
CN112234956A (zh) * 2019-06-27 2021-01-15 意法半导体股份有限公司 亚时钟电流脉冲生成器
CN110601608A (zh) * 2019-09-23 2019-12-20 晶艺半导体有限公司 无刷电机电流调节器、电机系统和控制方法
CN111654267A (zh) * 2020-05-28 2020-09-11 广东浪潮大数据研究有限公司 一种可调脉冲发生器

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Analysis of the contactless power transfer system using modelling and analysis of the contactless transformer;MYUNGHYO R等;/31st Annual Conference of IEEE Industrial Electronics Society(第42期);1036-1042 *
BEPCII 直线加速器数字延时触发器的设计与实现;杨静等;强激光与粒子束;第32卷(第7期);1-6 *
一种精简的高速率功率ＭＯＳ驱动器;何惠森等;西安电子科技大学学报（自然科学版）;第39卷(第2期);168-174 *
基于自适应延迟时间的软开关电源设计与实现;慕小斌;电源技术;第35卷(第10期);1265-1268 *

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