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CN113589605B - 一种阵列基板及其制备方法、显示面板 - Google Patents

一种阵列基板及其制备方法、显示面板 Download PDF

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CN113589605B CN202110866526.8A CN202110866526A CN113589605B CN 113589605 B CN113589605 B CN 113589605B CN 202110866526 A CN202110866526 A CN 202110866526A CN 113589605 B CN113589605 B CN 113589605B
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Abstract

本申请提供了一种阵列基板及其制备方法、显示面板，涉及显示技术领域，该阵列基板能够避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题，进而降低产品的信赖性不良，从而提升产品品质。该阵列基板包括阵列排布的多个子像素；子像素包括：衬底、以及依次叠层设置在衬底上的第一电极层和第二电极层；第一电极层至少包括驱动电极和缓冲部；缓冲部位于驱动电极的一侧；第二电极层至少包括栅线；栅线设置在缓冲部远离衬底的一侧，栅线覆盖缓冲部、且与驱动电极沿垂直于衬底的方向不交叠。本申请适用于阵列基板的制作。

Description

一种阵列基板及其制备方法、显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示面板。
背景技术
相较VA(Vertical Alignment，垂直取向)型液晶显示器，ADS(Advanced SuperDimension Switch，高级超维场转换)型或者HADS型液晶显示器具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差等优点。
采用现有工艺形成的ADS型或者HADS型液晶显示器中，栅线存在tail(拖尾)现象，从而增大了栅线和ITO(Indium Tin Oxide，氧化铟锡)电极之间的电容(ADS型中，ITO电极指公共电极；HADS型中，ITO电极指像素电极)，造成产品的信赖性不良，进而降低了产品品质。
发明内容
本申请的实施例提供一种阵列基板及其制备方法、显示面板，该阵列基板能够避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题，进而降低产品的信赖性不良，从而提升产品品质。
为达到上述目的，本申请的实施例采用如下技术方案：
一方面，提供了一种阵列基板，该阵列基板包括阵列排布的多个子像素；
所述子像素包括：衬底、以及依次叠层设置在所述衬底上的第一电极层和第二电极层；
所述第一电极层至少包括驱动电极和缓冲部；所述缓冲部位于所述驱动电极的一侧；
所述第二电极层至少包括栅线；所述栅线设置在所述缓冲部远离所述衬底的一侧，所述栅线覆盖所述缓冲部、且与所述驱动电极沿垂直于所述衬底的方向不交叠。
可选的，所述第二电极层还包括驱动电极线；所述驱动电极线设置在所述驱动电极远离所述衬底的一侧；
其中，所述驱动电极沿垂直于所述衬底的方向与所述驱动电极线交叠，且所述驱动电极中沿垂直于所述衬底的方向与所述驱动电极线交叠的部分为交叠电极，所述驱动电极线覆盖所述交叠电极。
可选的，所述栅线、所述驱动电极线和所述缓冲部分别沿第一方向延伸；
所述子像素还包括：数据线，所述数据线沿第二方向延伸；其中，所述第一方向和所述第二方向相交；所述数据线在所述衬底上的正投影位于所述驱动电极在所述衬底上的正投影的第一侧，所述栅线在所述衬底上的正投影位于所述驱动电极在所述衬底上的正投影的第二侧，所述第一侧与所述第二侧相邻；
所述第一电极层还包括驱动连接部；所述驱动连接部与所述驱动电极相连；所述驱动电极线还覆盖所述驱动连接部；
其中，所述数据线沿垂直于所述衬底的方向与所述栅线交叠、且与所述驱动电极线中覆盖所述驱动连接部的部分交叠。
可选的，各排所述子像素的所述栅线为一体结构，各排所述子像素的所述驱动电极线为一体结构。
可选的，所述栅线和所述驱动电极线同层设置。
可选的，所述驱动电极和所述缓冲部同层设置。
可选的，所述驱动电极和所述缓冲部的材料分别包括透明金属氧化物，所述栅线的材料包括金属。
另一方面，提供了一种显示面板，包括：上述阵列基板。
再一方面，提供了一种阵列基板的制备方法，包括：
形成阵列排布的多个子像素；
形成所述子像素包括：
在衬底上依次形成叠层设置的第一电极薄膜和第二电极薄膜；
至少在所述第二电极薄膜中用于形成栅线的部分的上方沉积第一光学胶；
采用所述第一光学胶作为第一掩膜版对所述第二电极薄膜进行图案化，至少形成所述栅线；
去除所述第一光学胶；
至少在所述第一电极薄膜中用于形成驱动电极的部分的上方沉积第二光学胶；
采用所述第二光学胶和所述栅线作为第二掩膜版对所述第一电极薄膜进行图案化，至少形成驱动电极和缓冲部；其中，所述栅线设置在所述缓冲部远离所述衬底的一侧，所述栅线覆盖所述缓冲部、且与所述驱动电极沿垂直于所述衬底的方向不交叠。
可选的，所述第二电极层还包括驱动电极线；
所述至少在所述第二电极薄膜中用于形成栅线的部分的上方沉积第一光学胶包括：
在所述第二电极薄膜中用于形成栅线和所述驱动电极线的部分上方分别沉积第一光学胶；
所述采用所述第一光学胶作为第一掩膜版对所述第二电极薄膜进行图案化，至少形成所述栅线包括：
采用所述第一光学胶作为第一掩膜版对所述第二电极薄膜进行图案化，形成所述栅线和所述驱动电极线；
所述至少在所述第一电极薄膜中用于形成驱动电极的部分的上方沉积第二光学胶包括：
在所述第一电极薄膜中用于形成驱动电极的部分和所述驱动电极线的上方沉积第二光学胶，其中，所述第二光学胶覆盖所述驱动电极线中远离所述栅线的一侧；
所述采用所述第二光学胶和所述栅线作为第二掩膜版对所述第一电极薄膜进行图案化，至少形成驱动电极和缓冲部包括：
采用所述第二光学胶、所述栅线和所述驱动电极线作为第二掩膜版对所述第一电极薄膜进行图案化，形成驱动电极和缓冲部；其中，所述栅线设置在所述缓冲部远离所述衬底的一侧，所述栅线覆盖所述缓冲部、且与所述驱动电极沿垂直于所述衬底的方向不交叠；所述驱动电极沿垂直于所述衬底的方向与所述驱动电极线交叠，且所述驱动电极中沿垂直于所述衬底的方向与所述驱动电极线交叠的部分为交叠电极，所述驱动电极线覆盖所述交叠电极。
本申请的实施例提供了一种阵列基板及其制备方法、显示面板，该阵列基板中，栅线覆盖缓冲部，使得栅线两侧的边缘不再产生拖尾现象，一方面可以避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题；再一方面通过减小栅线与驱动电极间的电容，减小了栅线的线电容，从而能够减轻栅线的电路延迟现象，提高栅线的输入效果，最终提升子像素的充电率和显示效果，大幅减轻低温启动不良和水波纹不良等产品信赖性不良问题；另一方面，缓冲部可以用作栅线的缓冲层，栅线只需要形成单层结构即可，无需额外形成缓冲层，大幅简化了工艺，有利于产能的提升。
上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1中，a图-h图为本申请实施例提供的一种“0+”工艺的制备流程结构图；
图2为采用“0+”工艺形成的基板结构图；
图3为对应图2结构的电镜图；
图4为本申请实施例提供的一种阵列基板的结构示意图；
图5为沿图4中B2B3方向的截面图；
图6为对应图4结构的电镜图；
图7为本申请实施例提供的一种子像素的等效电路图；
图8为采用“0+”工艺形成的基板中产生的短接不良的版图示意图；
图9为本申请实施例提供的对应图4结构的版图示意图；
图10中，a图-h图为本申请实施例提供的一种阵列基板的制备流程结构图；
图11中，a图-h图为本申请实施例提供的一种“1+”工艺的制备流程结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的实施例中，采用“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分，仅为了清楚描述本申请实施例的技术方案，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
在本申请的实施例中，“多个”的含义是两个或两个以上，“至少一个”的含义是一个或一个以上，除非另有明确具体的限定。
在本申请的实施例中，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
相较于ADS型液晶显示器，为了进一步提高开口率，HADS型液晶显示器应运而生。ADS型与HADS型的最大不同在于公共电极(common)和像素电极(pixel)的电极位置不同。
ADS型与HADS型液晶显示器的制作工艺包括“0+”工艺，具体的，参考图1中a-h图所示，该“0+”工艺包括：
S10、参考图1中a图所示，在玻璃衬底10上沉积ITO(Indium Tin Oxide，氧化铟锡)薄膜11。
S11、参考图1中b图所示，在ITO(Indium Tin Oxide，氧化铟锡)薄膜11上沉积金属薄膜12。
S12、参考图1中c图所示，形成半色调掩膜版(HGA)13。
S13、采用半色调掩膜版(HGA)13对金属薄膜12进行刻蚀，得到图1中d图所示的第一栅极层，第一栅极层包括第一图案14和第二图案15。
S14、采用半色调掩膜版(HGA)13对ITO薄膜11进行刻蚀，得到图1中e图所示的第二栅极层，第二栅极层包括第一ITO图案16和第二ITO图案17。
S15、对半色调掩膜版(HGA)13进行灰化，得到如图1中f图所示的掩膜版18。该步骤需要采用干刻工艺。
S16、采用掩膜版18对第一图案14和第二图案15进行刻蚀，得到如图1中g图所示的栅金属线19和电极线20。
S17、剥离掩膜版18，得到如图1中h图所示的结构。
图2为采用“0+”工艺形成的基板的layout平面图，沿图2中BB1方向的截面图可以参考图1中h图所示。结合图1中h图和图2所示，栅金属线19的两侧边缘均存在ITO tail(即第一ITO图案16中的A1和A2)，电极线20的靠近栅线的一侧边缘存在ITO tail(即第二ITO图案17中的A3)。图3为采用“0+”工艺形成的基板的电镜图(SEM图)，参考图3所示，栅金属线19的两侧边缘均存在ITO tail23，电极线20靠近栅金属线的一侧边缘存在ITO tail22。这会导致栅金属线和ITO电极之间的电容增大(ADS型中，ITO电极指公共电极；HADS型中，ITO电极指像素电极)，造成产品的信赖性不良。
需要说明的是，若图2所示的基板应用于ADS型液晶显示器中，则第二ITO图案17为公共电极(common电极)，电极21为像素电极(pixel电极)；若图2所示的基板应用于HADS型液晶显示器中，则第二ITO图案17为像素电极，电极21为公共电极。另外，随着栅金属线厚度的增加，ITO tail的尺寸也随之增加，造成的信赖性不良会更加严重。示例的，若栅金属线采用铜金属制作，当铜层厚度分别为和/>时，栅金属线ITO tail的尺寸分别对应为1.2μm、1.4μm、1.7μm。
基于上述，本申请实施例提供了一种阵列基板，参考图4和图5所示，包括阵列排布的多个子像素100；子像素100包括：衬底9、以及依次叠层设置在衬底9上的第一电极层和第二电极层。
参考图5所示，第一电极层至少包括驱动电极1和缓冲部2；缓冲部2位于驱动电极1的一侧。
参考图4和图5所示，第二电极层至少包括栅线3；栅线3设置在缓冲部2远离衬底9的一侧，栅线3覆盖缓冲部2、且与驱动电极1沿垂直于衬底的方向不交叠。
上述栅线覆盖缓冲部是指：参考图5所示，栅线在衬底9上的正投影D2覆盖缓冲部2在衬底9上的正投影D1，即缓冲部2在衬底9上的正投影D1位于栅线在衬底9上的正投影D2以内。
若上述阵列基板应用于ADS型液晶显示器中，则驱动电极为公共电极(common电极)；若上述阵列基板应用于HADS型液晶显示器中，则驱动电极为像素电极。该驱动电极的形状不做限定，示例的，该驱动电极可以图4所示的板状电极。若将该阵列基板应用于液晶显示器中，在驱动电极为板状电极的情况下，该阵列基板还可以包括狭缝电极，板状电极和狭缝电极之间形成多维电场，以驱动液晶偏转，进而实现显示。
图6为与图4结构相对应的电镜图，参考图6所示，栅线3两侧边缘干净，与图3相比，不存在拖尾现象，从而可以避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题，提高设计和工艺的margin(边界范围)，进而降低产品的信赖性不良，从而提升产品品质。
下面具体说明本申请降低栅线与驱动电极间的电容的原理。
栅线与驱动电极间的电容C的计算公式为：C＝εS/(4πkd)，其中，ε为介电常数，S为栅线与驱动电极的相对面积，4πk为常量，d为栅线与驱动电极之间的距离。
栅线与驱动电极间的电容属于非交叠电容，在栅线与驱动电极的相对面积保持不变的情况下，若栅线与驱动电极之间的距离减小，则栅线与驱动电极间的电容会增大。相关技术中，栅线两侧的边缘会产生拖尾现象，导致栅线和驱动电极之间的实际距离比设计值小，从而使得栅线和驱动电极之间的电容增大。而本申请中，栅线覆盖缓冲部，使得栅线两侧的边缘不再产生拖尾现象，从而可以避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题。
另外，栅线与驱动电极间的电容会直接影响栅线的线电容Cgate，Cgate越大，则会产生电路延迟(RC Delay)。而电路延迟值为电阻和电容的乘积值，即电容越大，电路延迟越严重。在大尺寸、高频率的产品中，栅线的线电容Cgate更大，其电路延迟现象更严重，从而直接影响栅线的电压输入，进而影响子像素的充电和显示，容易导致低温启动不良和水波纹不良等产品信赖性不良问题。因此，在实际设计中，需要尽可能地降低线电容Cgate的值。
图7为子像素的一种等效电路结构，参考图7所示，该子像素包括pixel电极(像素电极)、TFT(薄膜晶体管)、栅线Gate和公共电极线Com等，各结构间的电容如图7所示。在TFT处于打开(ON)的状态下，以图7中最下方的Gate线为例说明Cgate的计算公式。
Cgate＝Cgdx_on+Cgd_on+Cgs_on+Cgc+Cgdx+Cpg (1)
其中，Cgdx_on表示开态下位于左侧数据线的左侧部分的栅线(Gate线)与左侧数据线(Data线)之间的电容，Cgd_on表示开态下位于左侧数据线的右侧部分的栅线(Gate线)与左侧数据线(Data线)之间的电容，Cgs_on表示开态下栅线(Gate线)与存储电容(Cst)之间的电容，Cgc表示栅线(Gate线)与公共电极之间的电容，Cgdx表示栅线(Gate线)与右侧数据线之间的电容，Cpg表示栅线(Gate线)与像素电极之间的电容。
通过上述公式(1)可以得到，Cgc或者Cpg越大，则栅线的线电容Cgate越大。图7是以ADS型结构为例进行等效，此时，驱动电极为公共电极。本申请提供的结构中，可以减小Cgc，进而能够减小栅线的线电容Cgate，从而能够减轻栅线的电路延迟现象，提高栅线的输入效果，最终提升子像素的充电率和显示效果，大幅减轻低温启动不良和水波纹(waterfall)不良等产品信赖性不良问题。
一般栅线多采用金属制作，而金属与衬底的吸附力不佳，成膜效果不好。为了提高栅线的成膜质量，需要制作具有复合层(包括缓冲层和金属层)的栅线，缓冲层采用MoNb(钼铌)、Mo(钼)、Ti(钛)等制作，这样无疑会增加制作工艺，从而提高生产成本。而本申请中，缓冲部可以用作栅线的缓冲层，栅线只需要形成单层结构即可，无需额外形成缓冲层，大幅简化了工艺，有利于产能的提升。
本申请提供的阵列基板，栅线覆盖缓冲部，使得栅线两侧的边缘不再产生拖尾现象，一方面可以避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题；再一方面通过减小栅线与驱动电极间的电容，减小了栅线的线电容，从而能够减轻栅线的电路延迟现象，提高栅线的输入效果，最终提升子像素的充电率和显示效果，大幅减轻低温启动不良和水波纹不良等产品信赖性不良问题；另一方面，缓冲部可以用作栅线的缓冲层，栅线只需要形成单层结构即可，无需额外形成缓冲层，大幅简化了工艺，有利于产能的提升。
可选的，参考图4和图5所示，第二电极层还包括驱动电极线4；驱动电极线4设置在驱动电极1远离衬底的一侧。
其中，驱动电极1沿垂直于衬底9的方向与驱动电极线4交叠，且驱动电极1中沿垂直于衬底9的方向与驱动电极线4交叠的部分为交叠电极8，驱动电极线4覆盖交叠电极8。
上述驱动电极线覆盖交叠电极是指：参考图5所示，驱动电极线4在衬底9上的正投影D4覆盖交叠电极8在衬底9上的正投影D3，即交叠电极8在衬底9上的正投影D3位于驱动电极线4在衬底9上的正投影D4以内。
需要说明的是，若上述阵列基板应用于ADS型液晶显示器中，则驱动电极线为公共电极线；若上述阵列基板应用于HADS型液晶显示器中，则驱动电极线为像素电极线。
相关技术中，如图2所示的结构中，栅金属线19和电极线20都存在ITO tail现象，则在制备过程中，两者之间的ITO tail容易如图8中所示在短接不良区域连接在一起，进而产生short(短接)不良。本申请中，栅线覆盖缓冲部，驱动电极线覆盖交叠电极，参考图9所示，栅线3和驱动电极线4的边缘均不存在拖尾现象，从而避免两者发生short不良，进一步提高了产品性能。
进一步可选的，结合图4和图5所示，栅线3、驱动电极线4和缓冲部2分别沿第一方向OA方向延伸。
参考图4所示，子像素100还包括：数据线5，数据线5沿第二方向OC延伸；其中，第一方向和第二方向相交；数据线5在衬底9上的正投影位于驱动电极1在衬底9上的正投影的第一侧(即图4中驱动电极1的左侧)，栅线3在衬底9上的正投影位于驱动电极1在衬底9上的正投影的第二侧(即图4中驱动电极1的上侧)，第一侧与第二侧相邻。
参考图4所示，第一电极层还包括驱动连接部6；驱动连接部6与驱动电极1相连；驱动电极线4还覆盖驱动连接部6。
其中，数据线5沿垂直于衬底9的方向与栅线3交叠、且与驱动电极线3中覆盖驱动连接部6的部分交叠。
图4中，驱动连接部6被驱动电极线4覆盖，采用虚线框表示。驱动电极线还覆盖驱动连接部，即驱动连接部在衬底上的正投影位于驱动电极线在衬底上的正投影以内。
上述第一方向可以与阵列基板的短边方向平行，此时，第二方向可以与阵列基板的长边方向平行；或者，第一方向还可以与阵列基板的长边方向平行，此时，第二方向可以与阵列基板的短边方向平行，这里不做限定。
相关技术中，数据线分别与栅线和驱动电极线交叠，而栅线和驱动电极线的边缘存在拖尾现象，则数据线和栅线的交叠面积、以及数据线和驱动电极线的交叠面积都相应增大，从而增大了数据线和栅线的寄生电容、以及数据线和驱动电极线的寄生电容，进而增大了数据线上的线电容Cdata
参考图7所示，在TFT处于关闭(OFF)的状态下，以图7中左侧的Data线为例说明Cdata的计算公式。
其中，Cgdx_off表示关态下位于左侧数据线的左侧部分的栅线(Gate线)与左侧数据线(Data线)之间的电容，表示关态下位于左侧数据线的右侧部分的栅线(Gate线)与左侧数据线(Data线)之间的电容，Cdcx表示公共电极线(Com线)与左侧数据线之间的电容，Cdc表示左侧数据线与公共电极之间的电容，Cpd表示左侧数据线与像素电极之间的电容。
通过上述公式(2)可以得到，数据线和栅线的寄生电容Cgd、以及数据线和驱动电极线的寄生电容Cdcx越大，则数据线的线电容Cdata越大。图7是以ADS型结构为例进行等效，此时，驱动电极线为公共电极线。
而数据线的线电容Cdata越大，则数据线上的电路延迟越严重，从而直接影响数据线的电压输入。图7中，像素充电率 其中，Cst表示存储电容，Cpd表示数据线与像素电极之间的电容，VD表示数据线的电压，Vt表示在充电时间t后的存储电容的电压，V0表示存储电容的初始电压。数据线的电压会直接影响像素充电率，而数据线的线电容Cdata直接影响数据线的电压。因此，在实际设计中，需要尽可能地降低数据线的线电容Cdata的值。
本申请提供的结构中，可以减少数据线和栅线的寄生电容、以及数据线和驱动电极线的寄生电容，进而能够减小数据线的线电容，从而能够减轻数据线的电路延迟现象，提高数据线的输入效果，最终提升子像素的充电率和显示效果，大幅减轻低温启动不良和水波纹不良等产品信赖性不良问题。
可选的，为了便于驱动，简化结构，各排子像素的栅线为一体结构，各排子像素的驱动电极线为一体结构。
可选的，为了减少构图工艺次数，降低制作成本，栅线和驱动电极线同层设置。
上述同层设置是指采用一次构图工艺制作。一次构图工艺是指经过一次曝光形成所需要的层结构工艺。一次构图工艺包括掩膜、曝光、显影、刻蚀和剥离等工艺。
可选的，为了减少构图工艺次数，降低制作成本，驱动电极和缓冲部同层设置。
进一步可选的，驱动电极和缓冲部的材料分别包括透明金属氧化物，栅线的材料包括金属。
示例的，透明金属氧化物可以是ITO(氧化铟锡)，金属可以是钼(Mo)、铜(Cu)、或者铝(Al)等。
上述缓冲部可以用作栅线的缓冲层，使得栅线只需设置一层金属层即可，从而简化了栅线的制作工艺，降低了制作成本。
需要说明的是，该阵列基板还可以包括其他膜层结构，例如：薄膜晶体管等，这里仅介绍与发明点相关的结构和膜层，其余结构可以参考相关技术获得。
本申请实施例还提供了一种显示面板，包括上述阵列基板。
该显示面板可以是ADS型或者HADS型液晶显示面板，以及包括这些显示面板的电视、数码相机、手机、平板电脑等任何具有显示功能的产品或者部件。该显示面板具有信号延迟短、响应速度快、成本低、显示画面优良等特点。
本申请实施例又提供了一种阵列基板的制备方法，包括：
S01、形成阵列排布的多个子像素。
其中，形成子像素包括：
S20、在衬底上依次形成叠层设置的第一电极薄膜和第二电极薄膜。
该衬底的材料可以是玻璃等刚性材料，还可以是PI(聚酰亚胺)等柔性材料。第一电极薄膜可以是氧化铟锡(ITO)薄膜；第二电极薄膜可以是钼(Mo)、铜(Cu)或者铝(Al)等金属薄膜。
S21、至少在第二电极薄膜中用于形成栅线的部分的上方沉积第一光学胶。
当然，还可以同时在第二电极薄膜中用于形成驱动电极线的部分的上方沉积第一光学胶。
S22、采用第一光学胶作为第一掩膜版对第二电极薄膜进行图案化，至少形成栅线。
上述图案化包括：曝光、显影和刻蚀工艺等工艺；需要说明的是，该图案化工艺可以采用干法刻蚀，或者，也可以采用湿法刻蚀，为了提高刻蚀效率，可以采用湿法刻蚀。
S23、去除第一光学胶。
S24、至少在第一电极薄膜中用于形成驱动电极的部分的上方沉积第二光学胶。
S25、采用第二光学胶和栅线作为第二掩膜版对第一电极薄膜进行图案化，至少形成驱动电极和缓冲部；其中，栅线设置在缓冲部远离衬底的一侧，栅线覆盖缓冲部、且与驱动电极沿垂直于衬底的方向不交叠。
通过执行上述步骤S20-S25形成的阵列基板，栅线覆盖缓冲部，使得栅线两侧的边缘不再产生拖尾现象，一方面可以避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题；再一方面通过减小栅线与驱动电极间的电容，减小了栅线的线电容，从而能够减轻栅线的电路延迟现象，提高栅线的输入效果，最终提升子像素的充电率和显示效果，大幅减轻低温启动不良和水波纹不良等产品信赖性不良问题；另一方面，缓冲部可以用作栅线的缓冲层，栅线只需要形成单层结构即可，无需额外形成缓冲层，大幅简化了工艺，有利于产能的提升。该制作方法简单易实现。上述步骤S20-S25中，可以仅采用湿法刻蚀即可完成制备，相较于“0+”工艺，能够有效释放干刻工艺的产能，提高生产产能，同时减少设备投资。
可选的，第二电极层还包括驱动电极线。
S21、至少在第二电极薄膜中用于形成栅线的部分的上方沉积第一光学胶包括：
S21’、参考图10中c图所示，在第二电极薄膜32中用于形成栅线和驱动电极线的部分上方分别沉积第一光学胶33。
S22、采用第一光学胶作为第一掩膜版对第二电极薄膜进行图案化，至少形成栅线包括：
S12’、参考图10中d图所示，采用第一光学胶33作为第一掩膜版对第二电极薄膜32进行图案化，形成栅线3和驱动电极线4。
S24、至少在第一电极薄膜中用于形成驱动电极的部分的上方沉积第二光学胶包括：
S24’、参考图10中f图所示，在第一电极薄膜31中用于形成驱动电极的部分和驱动电极线的上方沉积第二光学胶34，其中，第二光学胶34覆盖驱动电极线4中远离栅线3的一侧。
S25、采用第二光学胶和栅线作为第二掩膜版对第一电极薄膜进行图案化，至少形成驱动电极和缓冲部包括：
S25’、参考图10中g图所示，采用第二光学胶34、栅线3和驱动电极线4作为第二掩膜版对第一电极薄膜进行图案化，形成驱动电极1和缓冲部2；其中，栅线3设置在缓冲部2远离衬底9的一侧，栅线3覆盖缓冲部2、且与驱动电极1沿垂直于衬底9的方向不交叠；驱动电极1沿垂直于衬底9的方向与驱动电极线4交叠，且驱动电极1中沿垂直于衬底9的方向与驱动电极线4交叠的部分为交叠电极，驱动电极线4覆盖交叠电极8。
通过上述方法形成的阵列基板中，栅线覆盖缓冲部，驱动电极线覆盖交叠电极，栅线和驱动电极线的边缘均不存在拖尾现象，从而避免两者发生short不良，进一步提高了产品性能。
下面以图5所示的阵列基板结构为例，详细说明制备方法。该方法包括：
S100、参考图10中a图所示，在衬底9上依次形成第一电极薄膜31。
具体的，可以在玻璃衬底上形成氧化铟锡(ITO)薄膜。
S101、参考图10中b图所示，在第一电极薄膜31上形成第二电极薄膜32。
具体的，可以在氧化铟锡(ITO)薄膜上形成钼(Mo)、铜(Cu)或者铝(Al)等金属薄膜。
S102、参考图10中c图所示，在第二电极薄膜32中用于形成栅线和驱动电极线的部分上方分别沉积第一光学胶33。
S103、参考图10中d图所示，采用第一光学胶33作为第一掩膜版对第二电极薄膜32进行图案化，形成栅线3和驱动电极线4。
具体的，可以采用第一光学胶作为第一掩膜版对第二电极薄膜进行曝光、显影、湿法刻蚀等工艺，形成栅线和驱动电极线。
S104、去除第一光学胶，得到如图10中e图所示的基板。
S105、参考图10中f图所示，在第一电极薄膜31中用于形成驱动电极的部分和驱动电极线的上方沉积第二光学胶34，其中，第二光学胶34覆盖驱动电极线4中远离栅线3的一侧。
S106、参考图10中g图所示，采用第二光学胶34、栅线3和驱动电极线4作为第二掩膜版对第一电极薄膜进行图案化，形成驱动电极1和缓冲部2。
S107、去除第二光学胶，得到如图10中h图所示的基板。该基板中，参考图10中h图所示，栅线3设置在缓冲部2远离衬底9的一侧，栅线3覆盖缓冲部2、且与驱动电极1沿垂直于衬底9的方向不交叠；驱动电极1沿垂直于衬底9的方向与驱动电极线4交叠，且驱动电极1中沿垂直于衬底9的方向与驱动电极线4交叠的部分为交叠电极，驱动电极线4覆盖交叠电极8。
上述步骤S100-S107中，可以仅采用湿法刻蚀即可完成制备，相较于“0+”工艺，能够有效释放干刻工艺的产能，提高生产产能，同时减少设备投资。同时，形成的栅线和驱动电极线的边缘均不存在拖尾现象，可以避免因栅线的拖尾现象导致的栅线与驱动电极间的电容增大的问题、以及栅线和驱动电极线之间的短接不良。
另外，为解决拖尾现象还提出了“1+”工艺，“1+”工艺包括：
S30、参考图11中a图所示，在玻璃衬底10上沉积ITO薄膜11。
S31、参考图11中b图所示，在ITO薄膜11上沉积第一光刻胶41。
S32、参考图11中c图所示，采用第一光刻胶41对ITO薄膜11进行图案化，形成ITO图案40。
S33、去除第一光刻胶41，得到如图11中d图所示的基板。
在去除第一光刻胶后，还需要进行退火、结晶等工艺，才能进行下步工艺。
S34、参考图11中e图所示，形成覆盖ITO图案40的金属薄膜12，其中该金属薄膜12包括缓冲层(e图中黑色加粗线)和金属层两层结构。
S35、参考图11中f图所示，在金属薄膜12上形成第二光刻胶42。
S36、参考图11中g图所示，采用第二光刻胶42对金属薄膜进行图案化，形成栅图案43和电极图案44。
通过“1+”工艺形成的基板，为了提高栅线与玻璃衬底的粘附力，栅图案需要额外形成缓冲层，即栅图案包括缓冲层和金属层。同时，在制备过程中，需要采用退火结晶工艺，因此较“0+”工艺，生产周期增加一天。
通过执行步骤S100-S107形成的基板中，缓冲部可以用作栅线的缓冲层，栅线只需要形成单层金属结构即可；相较于“1+”工艺，无需额外形成缓冲层，大幅简化了工艺，有利于产能的提升。同时，相较于“1+”工艺，不需要采用退火结晶工艺即可完成制备，大幅缩短了工艺生产周期，降低了生产成本。
本文中所称的“一个实施例”、“实施例”或者“一个或者多个实施例”意味着，结合实施例描述的特定特征、结构或者特性包括在本申请的至少一个实施例中。此外，请注意，这里“在一个实施例中”的词语例子不一定全指同一个实施例。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种阵列基板，其特征在于，包括阵列排布的多个子像素；
所述子像素包括：衬底、以及依次叠层设置在所述衬底上的第一电极层和第二电极层；
所述第一电极层至少包括驱动电极和缓冲部；所述缓冲部位于所述驱动电极的一侧；
所述第二电极层至少包括栅线；所述栅线设置在所述缓冲部远离所述衬底的一侧，所述栅线覆盖所述缓冲部、且与所述驱动电极沿垂直于所述衬底的方向不交叠；其中，所述缓冲部在所述衬底上的正投影位于所述栅线在所述衬底上的正投影以内，在平行于所述衬底且与所述栅线的延伸方向垂直的方向上，所述缓冲部在所述衬底上的正投影的尺寸小于所述栅线在所述衬底上的正投影的尺寸。
2.根据权利要求1所述的阵列基板，其特征在于，所述第二电极层还包括驱动电极线；所述驱动电极线设置在所述驱动电极远离所述衬底的一侧；
其中，所述驱动电极沿垂直于所述衬底的方向与所述驱动电极线交叠，且所述驱动电极中沿垂直于所述衬底的方向与所述驱动电极线交叠的部分为交叠电极，所述驱动电极线覆盖所述交叠电极。
3.根据权利要求2所述的阵列基板，其特征在于，所述栅线、所述驱动电极线和所述缓冲部分别沿第一方向延伸；
所述子像素还包括：数据线，所述数据线沿第二方向延伸；其中，所述第一方向和所述第二方向相交；所述数据线在所述衬底上的正投影位于所述驱动电极在所述衬底上的正投影的第一侧，所述栅线在所述衬底上的正投影位于所述驱动电极在所述衬底上的正投影的第二侧，所述第一侧与所述第二侧相邻；
所述第一电极层还包括驱动连接部；所述驱动连接部与所述驱动电极相连；所述驱动电极线还覆盖所述驱动连接部；
其中，所述数据线沿垂直于所述衬底的方向与所述栅线交叠、且与所述驱动电极线中覆盖所述驱动连接部的部分交叠。
4.根据权利要求2所述的阵列基板，其特征在于，各排所述子像素的所述栅线为一体结构，各排所述子像素的所述驱动电极线为一体结构。
5.根据权利要求2所述的阵列基板，其特征在于，所述栅线和所述驱动电极线同层设置。
6.根据权利要求1所述的阵列基板，其特征在于，所述驱动电极和所述缓冲部同层设置。
7.根据权利要求6所述的阵列基板，其特征在于，所述驱动电极和所述缓冲部的材料分别包括透明金属氧化物，所述栅线的材料包括金属。
8.一种显示面板，其特征在于，包括权利要求1-7任一项所述的阵列基板。
9.一种如权利要求1-7任一项所述的阵列基板的制备方法，其特征在于，包括：
形成阵列排布的多个子像素；
形成所述子像素包括：
在衬底上依次形成叠层设置的第一电极薄膜和第二电极薄膜；
至少在所述第二电极薄膜中用于形成栅线的部分的上方沉积第一光学胶；
采用所述第一光学胶作为第一掩膜版对所述第二电极薄膜进行图案化，至少形成所述栅线；
去除所述第一光学胶；
至少在所述第一电极薄膜中用于形成驱动电极的部分的上方沉积第二光学胶；
采用所述第二光学胶和所述栅线作为第二掩膜版对所述第一电极薄膜进行图案化，至少形成驱动电极和缓冲部；其中，所述栅线设置在所述缓冲部远离所述衬底的一侧，所述栅线覆盖所述缓冲部、且与所述驱动电极沿垂直于所述衬底的方向不交叠；其中，所述缓冲部在所述衬底上的正投影位于所述栅线在所述衬底上的正投影以内，在平行于所述衬底且与所述栅线的延伸方向垂直的方向上，所述缓冲部在所述衬底上的正投影的尺寸小于所述栅线在所述衬底上的正投影的尺寸。
10.根据权利要求9所述的方法，其特征在于，所述第二电极层还包括驱动电极线；
所述至少在所述第二电极薄膜中用于形成栅线的部分的上方沉积第一光学胶包括：
在所述第二电极薄膜中用于形成栅线和所述驱动电极线的部分上方分别沉积第一光学胶；
所述采用所述第一光学胶作为第一掩膜版对所述第二电极薄膜进行图案化，至少形成所述栅线包括：
采用所述第一光学胶作为第一掩膜版对所述第二电极薄膜进行图案化，形成所述栅线和所述驱动电极线；
所述至少在所述第一电极薄膜中用于形成驱动电极的部分的上方沉积第二光学胶包括：
在所述第一电极薄膜中用于形成驱动电极的部分和所述驱动电极线的上方沉积第二光学胶，其中，所述第二光学胶覆盖所述驱动电极线中远离所述栅线的一侧；
所述采用所述第二光学胶和所述栅线作为第二掩膜版对所述第一电极薄膜进行图案化，至少形成驱动电极和缓冲部包括：
采用所述第二光学胶、所述栅线和所述驱动电极线作为第二掩膜版对所述第一电极薄膜进行图案化，形成驱动电极和缓冲部；其中，所述栅线设置在所述缓冲部远离所述衬底的一侧，所述栅线覆盖所述缓冲部、且与所述驱动电极沿垂直于所述衬底的方向不交叠；所述驱动电极沿垂直于所述衬底的方向与所述驱动电极线交叠，且所述驱动电极中沿垂直于所述衬底的方向与所述驱动电极线交叠的部分为交叠电极，所述驱动电极线覆盖所述交叠电极。
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