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CN113534561B - 显示基板及其制造方法、显示装置 - Google Patents

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CN113534561B
CN113534561B CN202010319592.9A CN202010319592A CN113534561B CN 113534561 B CN113534561 B CN 113534561B CN 202010319592 A CN202010319592 A CN 202010319592A CN 113534561 B CN113534561 B CN 113534561B
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Abstract

提供一种显示基板，包括：衬底基板；设置于衬底基板的多条栅极线和多条数据线，多条栅极线和多条数据线交叉以形成多个像素；设置于衬底基板且位于每一个像素中的第一和第二薄膜晶体管，第一和第二薄膜晶体管中的每一个都包括第一电极和第二电极；以及设置于衬底基板且位于每一个像素中的像素电极，像素电极包括像素导电层。第一薄膜晶体管的第一电极电连接像素导电层，第一薄膜晶体管的第二电极电连接第二薄膜晶体管的第一电极，第二薄膜晶体管的第二电极电连接数据线。第一薄膜晶体管的第二电极和第二薄膜晶体管的第一电极的组合在衬底基板上的正投影与像素导电层在衬底基板上的正投影至少部分重叠。

Description

显示基板及其制造方法、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种显示基板及其制造方法和显示装置。
背景技术
电子纸显示装置是一种兼具显示器和纸两者优点的新的显示装置，其显示效果与纸张接近，具有柔性显示、携带轻便、可擦写、功耗低等优点。
现有的电子纸显示装置通常包括上基板、下基板以及设置在两个基板之间的电子墨水。下基板上设置有薄膜晶体管，薄膜晶体管控制像素电极与公共电极之间的电场，该电场控制电子墨水进行显示。然而，现有的电子纸显示装置通常开口率不高，影响了电子纸显示装置的性能。
在本部分中公开的以上信息仅用于对本公开的发明构思的背景的理解，因此，以上信息可包含不构成现有技术的信息。
发明内容
为了解决上述问题的至少一个方面，本公开实施例提供一种显示基板及其制造方法和显示装置。
在一个方面，提供一种显示基板，包括：
衬底基板；
设置于所述衬底基板的多条栅极线和多条数据线，每一条所述栅极线沿行方向延伸，每一条所述数据线沿列方向延伸，所述多条栅极线和所述多条数据线交叉设置，以包围形成多个像素；
设置于所述衬底基板且位于每一个像素中的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个都包括第一电极和第二电极；以及
设置于所述衬底基板且位于每一个像素中的像素电极，所述像素电极包括像素导电层，所述第一电极与所述像素导电层位于不同的层，所述第二电极与所述像素导电层位于不同的层，
其中，所述第一薄膜晶体管的第一电极电连接所述像素电极的像素导电层，所述第一薄膜晶体管的第二电极电连接所述第二薄膜晶体管的第一电极，所述第二薄膜晶体管的第二电极电连接所述数据线；
并且其中，所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极的组合在所述衬底基板上的正投影与所述像素电极的像素导电层在所述衬底基板上的正投影至少部分重叠。
根据一些示例性的实施例，所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个还包括栅极，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极在所述行方向上间隔设置；
所述像素导电层在所述衬底基板上的正投影与所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极中的每一个在所述衬底基板上的正投影均间隔设置。
根据一些示例性的实施例，所述像素导电层包括第一突出部，所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极的组合在所述衬底基板上的正投影与所述第一突出部在所述衬底基板上的正投影至少部分重叠，所述第一突出部在所述衬底基板上的正投影与所述第一薄膜晶体管的栅极在所述衬底基板上的正投影间隔设置，并且所述第一突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影间隔设置。
根据一些示例性的实施例，所述像素电极还包括栅极导电层，所述栅极导电层与所述像素导电层电连接；
所述栅极导电层与所述栅极位于同一层并且由相同的材料形成，所述第一电极和所述第二电极位于所述栅极远离所述衬底基板的一侧。
根据一些示例性的实施例，所述显示基板还包括公共电极，所述公共电极与所述第一电极和所述第二电极位于同一层；
所述公共电极位于所述像素导电层与所述栅极导电层之间，所述像素导电层和所述栅极导电层中的每一个在所述衬底基板上的正投影与所述公共电极在所述衬底基板上的正投影至少部分重叠。
根据一些示例性的实施例，所述像素导电层在所述衬底基板上的正投影覆盖所述栅极导电层在所述衬底基板上的正投影，并且所述像素导电层在所述衬底基板上的正投影的面积大于所述栅极导电层在所述衬底基板上的正投影的面积。
根据一些示例性的实施例，所述栅极导电层在所述衬底基板上的正投影覆盖所述公共电极在所述衬底基板上的正投影，并且所述栅极导电层在所述衬底基板上的正投影的面积大于所述公共电极在所述衬底基板上的正投影的面积。
根据一些示例性的实施例，所述像素电极的像素导电层在所述衬底基板上的正投影还与所述第二薄膜晶体管的第二电极在所述衬底基板上的正投影至少部分重叠。
根据一些示例性的实施例，所述像素导电层还包括第二突出部，所述第二突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的第二电极在所述衬底基板上的正投影至少部分重叠，并且所述第二突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影间隔设置。
根据一些示例性的实施例，所述像素导电层在所述衬底基板上的正投影覆盖所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个的栅极、第一电极和第二电极在所述衬底基板上的正投影。
根据一些示例性的实施例，所述第一突出部在所述衬底基板上的正投影在所述行方向上的宽度为3.4～6.5微米；
所述第一突出部在所述衬底基板上的正投影与所述第一薄膜晶体管的栅极在所述衬底基板上的正投影在所述行方向上的间隔距离为1.75～3.3微米；和/或，
所述第一突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影在所述行方向上的间隔距离为1.75～3.3微米。
根据一些示例性的实施例，所述第二突出部在所述衬底基板上的正投影在所述行方向上的宽度为3.4～4.4微米；和/或，
所述第二突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影在所述行方向上的间隔距离为1.75～2.75微米。
根据一些示例性的实施例，所述第一薄膜晶体管的第一电极和第二电极以及所述第二薄膜晶体管的第一电极和第二电极均位于同一层，并且所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极为连续延伸的结构。
根据一些示例性的实施例，所述像素导电层包括透明导电材料。
根据一些示例性的实施例，所述第一薄膜晶体管的第一电极和第二电极以及所述第二薄膜晶体管的第一电极和第二电极均位于同一层，所述显示基板还包括：
设置于所述衬底基板且覆盖所述栅极和所述栅极导电层的栅绝缘层；
设置于所述衬底基板的有源层，所述有源层位于所述栅绝缘层与所述第一电极和所述第二电极所在的层之间；和
设置于所述衬底基板的钝化层，所述钝化层位于所述第一电极和所述第二电极所在的层与所述像素导电层之间，
其中，所述像素导电层位于所述第一电极和所述第二电极所在的层远离所述衬底基板的一侧，所述像素导电层通过形成在所述钝化层中的过孔与所述第一薄膜晶体管的第一电极电连接，所述像素导电层通过形成在所述钝化层和所述栅绝缘层两者中的过孔与所述栅极导电层电连接。
根据一些示例性的实施例，所述显示基板还包括设置于所述衬底基板的公共电极线，其中，所述公共电极线平行于所述数据线延伸，多个像素的公共电极通过所述公共电极线电连接。
在另一方面，提供一种显示装置，其中，所述显示装置包括：
上述的显示基板；和
设置在所述像素导电层远离所述衬底基板一侧的电子墨水层。
在又一方面，提供一种显示基板的制造方法，包括以下步骤：
通过第一次构图工艺，在衬底基板上形成第一导电层，所述第一导电层包括栅极导电层以及第一薄膜晶体管和第二薄膜晶体管中每一个的栅极；
通过第二次构图工艺在所述第一导电层远离所述衬底基板的一侧形成有源层和第二导电层，所述第二导电层包括公共电极、数据线以及第一薄膜晶体管和第二薄膜晶体管中每一个的第一电极和第二电极；
通过第三次构图工艺，在所述第二导电层远离所述衬底基板的一侧形成钝化层；以及
通过第四次构图工艺，在所述钝化层远离所述衬底基板的一侧形成像素导电层，
其中，所述像素导电层电连接所述第一薄膜晶体管的第一电极和所述栅极导电层，所述第一薄膜晶体管的第二电极电连接所述第二薄膜晶体管的第一电极，所述第二薄膜晶体管的第二电极电连接所述数据线；
并且其中，所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极的组合在所述衬底基板上的正投影与所述像素导电层在所述衬底基板上的正投影至少部分重叠。
附图说明
通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见，并可帮助对本公开有全面的理解。
图1为相关技术中的显示基板的平面示意图，其中示意性示出了显示基板包括的若干个(例如4个)像素；
图2为图1中的显示基板包括的像素的平面示意图；
图3A为相关技术中的显示基板沿图2中的线AA’截取的截面图；
图3B为相关技术中的显示装置的截面图；
图4为根据本公开的一些示例性实施例的显示基板的平面示意图，其中示意性示出了显示基板包括的若干个(例如4个)像素；
图5为图4中的显示基板包括的像素的平面示意图；
图6A为根据本公开的一些示例性实施例的显示基板沿图5中的线AA’截取的截面图；
图6B为根据本公开的一些示例性实施例的显示装置的截面图；
图7为根据本公开的一些示例性实施例的显示基板包括的像素的平面示意图；
图8为根据本公开的一些示例性实施例的显示基板沿图7中的线AA’截取的截面图；
图9为根据本公开的一些示例性实施例的显示基板包括的像素的平面示意图；
图10为根据本公开的一些示例性实施例的显示基板沿图9中的线AA’截取的截面图；
图11是根据本公开的一些示例性实施例沿图4中的线BB’截取的截面图；
图12是根据本公开的一些示例性实施例沿图4中的线CC’截取的截面图；
图13是根据本公开的一些示例性实施例的显示基板的制造方法的流程图；
图14是根据本公开的一些示例性实施例的显示基板的制造方法的流程图；以及
图15A～图15F分别是图14中的制造方法中的一些具体步骤被执行后形成的结构的截面图。
需要注意的是，为了清晰起见，在用于描述本公开的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
在下面的描述中，出于解释的目的，阐述了许多具体细节以提供对各种示例性实施例的全面的理解。然而，明显的是，在不具有这些具体细节或者具有一个或多个等同布置的情况下，可以实施各种示例性实施例。在其它情况下，以框图形式示出了公知的结构和装置，以避免使各种示例性实施例不必要地模糊。此外，各种示例性实施例可以是不同的，但不必是排他的。例如，在不脱离发明构思的情况下，可以在另一示例性实施例中使用或实施示例性实施例的具体形状、配置和特性。
在附图中，为了清楚和/或描述的目的，可以放大元件的尺寸和相对尺寸。如此，各个元件的尺寸和相对尺寸不必限于图中所示的尺寸和相对尺寸。当可以不同地实施示例性实施例时，可以与描述的顺序不同地执行具体的工艺顺序。例如，可以基本上同时执行或者以与描述的顺序相反的顺序执行两个连续描述的工艺。此外，同样的附图标记表示同样的元件。
当元件被描述为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，所述元件可以直接在所述另一元件上、直接连接到所述另一元件或直接结合到所述另一元件，或者可以存在中间元件。然而，当元件被描述为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，不存在中间元件。用于描述元件之间的关系的其他术语和/或表述应当以类似的方式解释，例如，“在……之间”对“直接在……之间”、“相邻”对“直接相邻”或“在……上”对“直接在……上”等。此外，术语“连接”可指的是物理连接、电连接、通信连接和/或流体连接。此外，X轴、Y轴和Z轴不限于直角坐标系的三个轴，并且可以以更广泛的含义解释。例如，X轴、Y轴和Z轴可彼此垂直，或者可代表彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“从由X、Y和Z构成的组中选择的至少一个”可以被解释为仅X、仅Y、仅Z、或者诸如XYZ、XYY、YZ和ZZ的X、Y和Z中的两个或更多个的任何组合。如文中所使用的，术语“和/或”包括所列相关项中的一个或多个的任何组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。
在本文中，除非另有说明，表述“构图工艺”一般包括光刻胶的涂布、曝光、显影、刻蚀、光刻胶的剥离等步骤。表述“一次构图工艺”意指使用一块掩模板形成图案化的层、部件、构件等的工艺。
需要说明的是，表述“同一层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。这些特定图形还可能处于不同的高度或者具有不同的厚度。
需要说明的是，为了清楚地表示各个元件、部件、构件或图案之间的层叠关系，在本文的附图中，除非另有说明，位于同一层的元件、部件、构件或图案通常使用相同的截面线示出。
需要说明的是，由于薄膜晶体管的源极和漏极通常可以互换使用，所以，在本文中，使用薄膜晶体管的第一电极和第二电极这样的表述。应该理解，薄膜晶体管的“第一电极”可以指代薄膜晶体管的源极和漏极中的一个，薄膜晶体管的“第二电极”可以指代薄膜晶体管的源极和漏极中的另一个。
在本文中，除非另有说明，表述“连续设置”和“连续延伸”表示的意思是：两个区、部分或部件连续地、无间断地延伸、连接或设置，即，两个区、部分或部件形成一个整体的结构，二者之间没有断开。
本公开的实施例提供了一种显示基板，它包括：衬底基板；设置于所述衬底基板的多条栅极线和多条数据线，每一条所述栅极线沿行方向延伸，每一条所述数据线沿列方向延伸，所述多条栅极线和所述多条数据线交叉设置，以包围形成多个像素；设置于所述衬底基板且位于每一个像素中的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个都包括第一电极和第二电极；以及设置于所述衬底基板且位于每一个像素中的像素电极，所述像素电极包括像素导电层，所述第一电极与所述像素导电层位于不同的层，所述第二电极与所述像素导电层位于不同的层，其中，所述第一薄膜晶体管的第一电极电连接所述像素电极的像素导电层，所述第一薄膜晶体管的第二电极电连接所述第二薄膜晶体管的第一电极，所述第二薄膜晶体管的第二电极电连接所述数据线；并且其中，所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极的组合在所述衬底基板上的正投影与所述像素电极的像素导电层在所述衬底基板上的正投影至少部分重叠。借助这样的显示基板，像素电极覆盖薄膜晶体管所在的部分区域，像素电极的覆盖面积得以增加，这样，至少可以增大像素的开口率，从而能够提高显示性能。
图1为相关技术中的显示基板的平面示意图，其中示意性示出了显示基板包括的若干个(例如4个)像素。图2为图1中的显示基板包括的像素的平面示意图。图3A为相关技术中的显示基板沿图2中的线AA’截取的截面图。图3B为相关技术中的显示装置的截面图。
例如，所述显示基板可以是电子纸显示装置的显示基板，它可以是电子纸显示装置的阵列基板。
结合参照图1至图3A，所述显示基板可以包括多个像素P。在图1中，示例性地示出了若干个(例如4个)像素P，应该理解，所述显示基板可以包括更多个像素P。具体地，所述显示基板包括：衬底基板1；以及设置在衬底基板1上的多根栅极线GL、多根数据线(或称为源极线)DL和多根公共电极线CL。多根栅极线GL沿行方向X平行地延伸，多根数据线DL沿列方向Y平行地延伸，多根公共电极线CL沿列方向Y平行地延伸，每一根公共电极线CL位于两根相邻的数据线DL之间。多根栅极线GL和多根数据线DL交叉设置，以包围形成多个像素P。
所述显示基板可以包括位于一个像素P中的2个薄膜晶体管。为了方便描述，将所述2个薄膜晶体管分别称为第一薄膜晶体管T1和第二薄膜晶体管T2，第一薄膜晶体管T1比第二薄膜晶体管T2更远离数据线DL，即，在图1至图3A中，第一薄膜晶体管T1位于第二薄膜晶体管T2的右侧。
参照图2和图3A，第一薄膜晶体管T1包括第一源极T1S、第一栅极T1G和第一漏极T1D，第二薄膜晶体管T2包括第二源极T2S、第二栅极T2G和第二漏极T2D。第一薄膜晶体管T1的第一漏极T1D与像素电极电连接。第一薄膜晶体管T1的第一源极T1S与第二薄膜晶体管T2的第二漏极T2D为一体结构。栅极线GL与第一薄膜晶体管T1的第一栅极T1G和第二薄膜晶体管T2的第二栅极T2G电连接，例如，栅极线GL、第一栅极T1G和第二栅极T2G为一体结构，即它们为连续延伸的整体结构。第二薄膜晶体管T2的第二源极T2S与数据线DL电连接。
应该理解，薄膜晶体管的源极和漏极可以互换，例如，可以是第一薄膜晶体管的第一源极电连接所述像素电极，的第二薄膜晶体管的第二漏极电连接所述数据线。
通过两个串联的薄膜晶体管来控制电子墨水以实现显示，两个串联的薄膜晶体管能够降低漏电流，提升显示品质。
继续参照图1至图3A，所述显示基板可以包括设置在衬底基板1上的第一导电层2、栅绝缘层3、有源层4、第二导电层5、钝化层6和像素导电层7。
第一导电层2可以包括第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G和栅极线GL。
栅绝缘层3位于第一导电层2远离衬底基板1的一侧。
有源层4位于栅绝缘层3远离衬底基板1的一侧。有源层4可以包括半导体材料，例如非晶硅、多晶硅或金属氧化物等半导体材料。
第二导电层5位于有源层4远离衬底基板1的一侧。第二导电层5可以包括：第一薄膜晶体管T1的第一源极T1S和第一漏极T1D，第二薄膜晶体管T2的第二源极T2S和第二漏极T2D，数据线DL，公共电极线CL和公共电极8。
钝化层6位于第二导电层5远离衬底基板1的一侧。钝化层6在衬底基板1上的正投影覆盖第二导电层5在衬底基板1上的正投影。钝化层6由绝缘材料构成。
像素导电层7位于钝化层6远离衬底基板1的一侧。
参照图2和图3A，所述显示基板还可以包括贯穿钝化层6的过孔62，过孔62暴露第一薄膜晶体管T1的第一漏极T1D的一部分。像素导电层7的一部分可以填充在该过孔62中，这样，像素导电层7与第一薄膜晶体管T1的第一漏极T1D电连接。这样，像素导电层7构成了像素电极的一部分。以此方式，实现了像素电极与第一薄膜晶体管T1的第一漏极T1D之间的电连接。
这样，在由栅极线GL供给的栅极线信号的控制下，数据线DL供给的信号(例如电压)可以传输至像素电极。
进一步地，参照图1和图2，公共电极线CL可以与公共电极8电连接。例如，沿列方向Y相邻的多个像素P中的公共电极8可以通过公共电极线CL电连接。这样，公共电极线CL供给的信号(例如电压)可以传输至公共电极8。所以，像素电极(即像素导电层7)与公共电极8之间可以形成存储电容。
参照图3B，电子墨水层9设置在像素导电层7远离衬底基板1的一侧，例如，电子墨水层9可以设置在对向基板11上。应该理解，对向基板11上还设置有上电极。电子墨水层9可以包括多个微胶囊，该微胶囊中包括带电粒子。通过控制像素电极与所述上电极之间的电场，能够驱动带电粒子在微胶囊中移动。这样，通过调整微胶囊中带电粒子的颜色，能够使电子墨水显示图案和色彩。
在图1至图3A以及图3B的示例性实施例中，除了第一薄膜晶体管T1的第一漏极T1D之外，像素导电层7在衬底基板1上的正投影与第一薄膜晶体管T1和第二薄膜晶体管T2的其他部分(包括第一薄膜晶体管T1的第一栅极T1G和第一源极T1S以及第二薄膜晶体管T2的第二栅极T2G、第二源极T2S和第二漏极T2D)均不重叠。也就是说，像素导电层7在衬底基板1上的正投影不覆盖第一薄膜晶体管T1和第二薄膜晶体管T2在衬底基板1上的正投影的大部分。
这样，如图2所示，像素P的形状为矩形或近似矩形(例如圆角矩形)，但是，像素导电层7在衬底基板1上的正投影不是一个完整的矩形，它在2个薄膜晶体管所在的区域中存在缺口。例如，在一个示例中，该缺口的面积占整个像素P的面积的约13％。由于该缺口的存在，所以不利于提高像素的开口率。
进一步地，结合参照图2、图3A和图3B，由于2个薄膜晶体管所在的区域上方没有设置像素电极，所以，没有电场来驱动在该区域中的电子墨水层中的带电粒子。或者，即使存在电场，也是像素电极的边缘产生的边缘电场，该边缘电场的驱动能力较弱，使得电子墨水层中的带电粒子分散程度不佳。发明人经研究发现，在低温条件下，电子墨水层中带电粒子对该缺口尤其敏感，容易导致电子纸的显示画面出现字迹模糊等不良现象。
在下文中，将参照附图描述本公开的一些示例性实施例。
图4为根据本公开的一些示例性实施例的显示基板的平面示意图，其中示意性示出了显示基板包括的若干个(例如4个)像素。图5为图4中的显示基板包括的像素的平面示意图。图6A为根据本公开的一些示例性实施例的显示基板沿图5中的线AA’截取的截面图。图6B为根据本公开的一些示例性实施例的显示装置的截面图。
例如，所述显示基板可以是电子纸显示装置的显示基板，它可以是电子纸显示装置的阵列基板。相应地，所述显示装置可以是电子纸显示装置。
结合参照图4至图6A，所述显示基板可以包括多个像素P。在图4中，示例性地示出了若干个(例如4个)像素P，应该理解，所述显示基板可以包括更多个像素P。具体地，所述显示基板包括：衬底基板10；以及设置在衬底基板10上的多根栅极线GL、多根数据线(或称为源极线)DL和多根公共电极线CL。多根栅极线GL沿行方向X平行地延伸，多根数据线DL沿列方向Y平行地延伸，多根公共电极线CL沿列方向Y平行地延伸，每一根公共电极线CL位于两根相邻的数据线DL之间。多根栅极线GL和多根数据线DL交叉设置，以包围形成多个像素P。
需要说明的是，在图示的实施例中，行方向X和列方向Y相互垂直，然而，本公开的实施例不局限于此，行方向X和列方向Y可以是在像素排列的平面内以其他角度相交的任意2个方向。
在本公开的示例性实施例中，所述显示基板可以包括位于一个像素P中的2个薄膜晶体管，即每一个像素的驱动电路可以包括2个薄膜晶体管。为了方便描述，将所述2个薄膜晶体管分别称为第一薄膜晶体管T1和第二薄膜晶体管T2，第一薄膜晶体管T1比第二薄膜晶体管T2更远离数据线DL，即，在图5和图6A中，第一薄膜晶体管T1位于第二薄膜晶体管T2的右侧。
参照图5和图6A，第一薄膜晶体管T1包括第一源极T1S、第一栅极T1G和第一漏极T1D，第二薄膜晶体管T2包括第二源极T2S、第二栅极T2G和第二漏极T2D。第一薄膜晶体管T1的第一漏极T1D与像素电极电连接。第一薄膜晶体管T1的第一源极T1S与第二薄膜晶体管T2的第二漏极T2D为一体结构。栅极线GL与第一薄膜晶体管T1的第一栅极T1G和第二薄膜晶体管T2的第二栅极T2G电连接，例如，栅极线GL、第一栅极T1G和第二栅极T2G为一体结构。第二薄膜晶体管T2的第二源极T2S与数据线DL电连接。
应该理解，薄膜晶体管的源极和漏极可以互换，例如，可以是第一薄膜晶体管的第一源极电连接所述像素电极，第二薄膜晶体管的第二漏极电连接所述数据线。
在本公开的示例性实施例中，通过两个串联的薄膜晶体管来控制电子墨水以实现显示，两个串联的薄膜晶体管能够降低漏电流，提升显示品质。
衬底基板10可以是刚性基板，例如玻璃基板；或者，可以是柔性基板，例如聚酰亚胺(PI)基板。
继续参照图4至图6A，所述显示基板可以包括设置在衬底基板10上的第一导电层20、栅绝缘层30、有源层40、第二导电层50、钝化层60和像素导电层70。
第一导电层20可以包括第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G、栅极线GL和栅极导电层24。即，第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G、栅极线GL和栅极导电层24位于由栅极金属材料构成的同一层中。例如，上述栅极T1G、T2G与上述栅极线GL为连续延伸的结构，栅极导电层24与该连续延伸的结构彼此间隔且绝缘地设置。
栅绝缘层30位于第一导电层20远离衬底基板10的一侧。栅绝缘层30在衬底基板10上的正投影覆盖第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G、栅极线GL和栅极导电层24中的每一个在衬底基板10上的正投影。
有源层40位于栅绝缘层30远离衬底基板10的一侧。有源层40可以包括半导体材料，例如非晶硅、多晶硅或金属氧化物等半导体材料。
第二导电层50位于有源层40远离衬底基板10的一侧。第二导电层50可以包括：第一薄膜晶体管T1的第一源极T1S和第一漏极T1D，第二薄膜晶体管T2的第二源极T2S和第二漏极T2D，数据线DL，公共电极线CL和公共电极80。即，第一薄膜晶体管T1的第一源极T1S和第一漏极T1D，第二薄膜晶体管T2的第二源极T2S和第二漏极T2D，数据线DL，公共电极线CL和公共电极80均位于由源漏极金属材料构成的同一层中。在一些示例中，位于第二导电层50的所有部件(例如第一薄膜晶体管T1的第一源极T1S和第一漏极T1D，第二薄膜晶体管T2的第二源极T2S和第二漏极T2D，数据线DL，公共电极线CL和公共电极80)的组合在衬底基板10上的正投影位于有源层40在衬底基板10上的正投影内。
钝化层60位于第二导电层50远离衬底基板10的一侧。钝化层60在衬底基板10上的正投影覆盖第二导电层50在衬底基板10上的正投影。钝化层60由绝缘材料构成。
像素导电层70位于钝化层60远离衬底基板10的一侧。像素导电层70由透明导电材料(例如ITO)构成。
参照图5和图6A，所述显示基板还可以包括贯穿钝化层60的过孔602，过孔602暴露第一薄膜晶体管T1的第一漏极T1D的一部分。例如，在每一个像素P中，设置有2个所述过孔602。像素导电层70的另一部分可以填充在该过孔602中，这样，像素导电层70与第一薄膜晶体管T1的第一漏极T1D电连接。由于在每一个像素P中设置有2个所述过孔602，所以可以保证像素导电层70与第一薄膜晶体管T1的第一漏极T1D之间存在可靠的电连接。这样，实现了像素电极90与第一薄膜晶体管T1的第一漏极T1D之间的电连接。
继续参照图5和图6A所示，所述显示基板还可以包括贯穿栅绝缘层30和钝化层60两者的过孔601，过孔601暴露栅极导电层24的一部分。例如，在每一个像素P中，设置有2个所述过孔601。像素导电层70的一部分可以填充在该过孔601中，这样，像素导电层70与栅极导电层24电连接。由于在每一个像素P中设置有2个所述过孔601，所以可以保证像素导电层70与栅极导电层24之间存在可靠的电连接。这样，由透明导电材料构成的像素导电层70和由栅极金属材料构成的栅极导电层24电连接，形成了所述显示基板的像素电极90。
这样，在由栅极线GL供给的栅极线信号的控制下，数据线DL供给的信号(例如电压)可以传输至像素电极90。
进一步地，参照图4和图5，公共电极线CL可以与公共电极80电连接。例如，沿列方向Y相邻的多个像素P中的公共电极80可以通过公共电极线CL电连接。这样，公共电极线CL供给的信号(例如电压)可以传输至公共电极80。所以，在像素电极90与公共电极80之间可以产生存储电容。
参照图6B，电子墨水层100设置在像素导电层70远离衬底基板10的一侧，例如，电子墨水层100可以设置在对向基板110上。应该理解，对向基板11上还设置有上电极。电子墨水层100可以包括多个微胶囊，该微胶囊中包括带电粒子。通过控制像素电极90与所述上电极之间的电场，能够驱动带电粒子在微胶囊中移动。这样，通过调整微胶囊中带电粒子的颜色，能够使电子墨水显示图案和色彩。
在图4至图6A以及图6B的示例性实施例中，像素导电层70在衬底基板10上的正投影覆盖栅极导电层24在衬底基板10上的正投影，并且像素导电层70在衬底基板10上的正投影覆盖公共电极80在衬底基板10上的正投影。即，将像素导电层70的覆盖面积设置得相对较大，以提高每一个像素的开口率，从而能够提高显示性能。
在图4至图6A以及图6B的示例性实施例中，像素导电层70在衬底基板10上的正投影与第一薄膜晶体管T1的第一漏极T1D在衬底基板10上的正投影至少部分重叠。这样，可以实现像素导电层70与薄膜晶体管的漏极之间的电连接。
第一薄膜晶体管T1的第一源极T1S和第二薄膜晶体管T2的第二漏极T2D的组合在衬底基板10上的正投影与像素导电层70在衬底基板10上的正投影至少部分重叠。换句话说，像素导电层70包括突出部702，第一薄膜晶体管T1的第一源极T1S和第二薄膜晶体管T2的第二漏极T2D的组合在衬底基板10上的正投影与该突出部702在衬底基板10上的正投影与至少部分重叠。在一些实施例中，第一薄膜晶体管T1的第一源极T1S和第二薄膜晶体管T2的第二漏极T2D为连续延伸的整体结构，突出部702在衬底基板10上的正投影与该整体结构在衬底基板10上的正投影至少部分重叠。
具体地，第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G在行方向X上间隔设置，突出部702在衬底基板10上的正投影落入第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G之间的间隙在衬底基板10上的正投影内。
参照图5和图6A，像素导电层70在衬底基板10上的正投影与第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G均不重叠。
具体地，突出部702在衬底基板10上的正投影与第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G均不重叠。如图5和图6A所示，突出部702在衬底基板10上的正投影与第一薄膜晶体管T1的第一栅极T1G在行方向X上间隔一预定距离。为方便描述，将该预定距离称为第一预定距离，如图6A中的d1所示。突出部702在衬底基板10上的正投影与第二薄膜晶体管T2的第二栅极T2G在行方向X上间隔一预定距离。为方便描述，将该预定距离称为第二预定距离，如图6A中的d2所示。例如，第一预定距离d1可以等于第二预定距离d2。
例如，突出部702在衬底基板10上的正投影可以具有矩形或近似矩形(例如圆角矩形)形状，并且突出部702在衬底基板10上的正投影在行方向X上的宽度记为w1。
在一些示例性的实施例中，考虑到工艺波动等因素，将所述宽度w1设置为3.4～6.5微米，相应地，第一预定距离d1和第二预定距离d2可以设置为1.75～3.3微米。例如，当所述宽度w1为3.4微米时，所述第一预定距离d1和第二预定距离d2为3.3微米；当所述宽度w1为6.5微米时，所述第一预定距离d1和第二预定距离d2为1.75微米。也就是说，通过将突出部702与2个薄膜晶体管的栅极间隔设置，并且将第一预定距离d1和第二预定距离d2设置为1.75～3.3微米，可以使得突出部覆盖2个薄膜晶体管的栅极之间的间隙的面积尽量大，同时还使得即使考虑工艺波动的因素，突出部仍不会与所述栅极重叠。
通过这样的方式，可以增大像素导电层70的覆盖面积，即增大像素电极90的覆盖面积，以进一步提高每一个像素的开口率，从而能够提高显示性能。并且，由于像素导电层70与2个薄膜晶体管的栅极都不重叠，所以，可以使得薄膜晶体管保持较小的漏电流，并且可以减小栅线电压变化对像素电极的影响，从而可以在电子纸保持显示画面期间保持对像素电极的拉动。
进一步地，参照图6B，由于像素电极的一部分与2个薄膜晶体管所在的区域重叠，所以，像素电极与公共电极之间的电场可以作用于2个薄膜晶体管所在的区域，如图6B所示，在该区域中也存在电场和边缘电场，该电场可以驱动位于该区域中的电子墨水层中的带电粒子。这样，可以解决在该区域中出现的字迹模糊等不良现象，从而能够提高显示品质。
需要说明的是，返回参照图5和图6A，像素导电层70在衬底基板10上的正投影与第二薄膜晶体管T2的第二源极T2S在衬底基板10上的正投影不重叠，并且像素导电层70在衬底基板10上的正投影与数据线DL在衬底基板10上的正投影不重叠。此外，像素导电层70在衬底基板10上的正投影与栅极线GL在衬底基板10上的正投影不重叠。
例如，在图1至图6A所示的实施例中，第一薄膜晶体管T1和第二薄膜晶体管T2中的每一个的沟道区域的宽度可以为40微米，长度可以为4.5微米。串联的第一薄膜晶体管T1和第二薄膜晶体管T2可以视为具有双栅结构的薄膜晶体管，该具有双栅结构的薄膜晶体管的沟道的宽长比可以为40/(4.5+4.5)。在相同的像素尺寸以及薄膜晶体管的尺寸的条件下，根据图1至图3A所示的实施例以及图4至图6A所示的实施例的显示基板可以具有如下的性能参数。
表1显示基板的性能参数比较表
Figure BDA0002459834500000181
经过比较发现，在图4至图6A所示的实施例中，通过增加所述突出部702，增加了像素电极的覆盖面积，从而大幅提高了像素的开口率。同时，薄膜晶体管的开态电流Ion基本保持不变，关态电流Ioff略有提升，但是仍在电子纸显示产品的标准范围之内。也就是说，通过本公开的实施例提供的显示基板，在保持驱动性能的同时，能够大幅提高开口率，从而提高了显示品质。
图7为根据本公开的一些示例性实施例的显示基板包括的像素的平面示意图。图8为根据本公开的一些示例性实施例的显示基板沿图7中的线AA’截取的截面图。下面将主要描述图7和图8所示的实施例相对于图5和图6A所示的实施例的不同之处，其他相同之处可以参照上文的描述。
参照图7和图8，像素导电层70在衬底基板10上的正投影与第一薄膜晶体管T1的第一漏极T1D在衬底基板10上的正投影至少部分重叠。
第一薄膜晶体管T1的第一源极T1S和第二薄膜晶体管T2的第二漏极T2D的组合在衬底基板10上的正投影与像素导电层70在衬底基板10上的正投影至少部分重叠。换句话说，像素导电层70包括第一突出部702，第一薄膜晶体管T1的第一源极T1S和第二薄膜晶体管T2的第二漏极T2D的组合在衬底基板10上的正投影与该第一突出部702在衬底基板10上的正投影至少部分重叠。具体地，第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G在行方向X上间隔设置，第一突出部702在衬底基板10上的正投影落入第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G之间的间隙在衬底基板10上的正投影内。
像素导电层70在衬底基板10上的正投影还与第二薄膜晶体管T1的第二源极T2S在衬底基板10上的正投影至少部分重叠。换句话说，像素导电层70包括第二突出部704，该第二突出部704在衬底基板10上的正投影还与第二薄膜晶体管T1的第二源极T2S在衬底基板10上的正投影至少部分重叠。具体地，第二薄膜晶体管T2的第二栅极T2G与数据线DL在行方向X上间隔设置，第二突出部704在衬底基板10上的正投影落入第二薄膜晶体管T2的第二栅极T2G在衬底基板10上的正投影与数据线DL在衬底基板10上的正投影之间的间隙内。
像素导电层70在衬底基板10上的正投影与第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G均不重叠。具体地，第一突出部702和第二突出部704中的任一个在衬底基板10上的正投影与第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G中的任一个在衬底基板10上的正投影均不重叠。如图7所示，第一突出部702在衬底基板10上的正投影与第一薄膜晶体管T1的第一栅极T1G在行方向X上间隔一预定距离。为方便描述，将该预定距离称为第一预定距离，如图8中的d1所示。第一突出部702在衬底基板10上的正投影与第二薄膜晶体管T2的第二栅极T2G在行方向X上间隔一预定距离。为方便描述，将该预定距离称为第二预定距离，如图8中的d2所示。例如，第一预定距离d1可以等于第二预定距离d2。第二突出部704在衬底基板10上的正投影与第二薄膜晶体管T2的第二栅极T2G在行方向X上间隔一预定距离。为方便描述，将该预定距离称为第三预定距离，如图8中的d3所示。
例如，第一突出部702在衬底基板10上的正投影可以具有矩形或近似矩形(例如圆角矩形)形状，并且第一突出部702在衬底基板10上的正投影在行方向X上的宽度记为第一宽度w1。第二突出部704在衬底基板10上的正投影可以具有长方形形状，并且第二突出部704在衬底基板10上的正投影在行方向X上的宽度记为第二宽度w2。
在一些示例性的实施例中，考虑到工艺波动等因素，将所述第一宽度w1设置为3.4～6.5微米，相应地，第一预定距离d1和第二预定距离d2可以设置为1.75～3.3微米。例如，当所述第一宽度w1为3.4微米时，所述第一预定距离d1和第二预定距离d2为3.3微米；当所述第一宽度w1为4.5微米时，所述第一预定距离d1和第二预定距离d2为2.75微米；当所述第一宽度w1为6.5微米时，所述第一预定距离d1和第二预定距离d2为1.75微米。
在一些示例性的实施例中，考虑到工艺波动等因素，将所述第二宽度w2设置为3.4～4.4微米，相应地，第三预定距离d3可以设置为1.75～2.75微米。例如，当所述第二宽度w2为3.4微米时，所述第三预定距离d3为2.75微米；当所述第二宽度w2为4.4微米时，所述第三预定距离d3为1.75微米。
在该实施例中，通过将突出部702和704与2个薄膜晶体管的栅极间隔设置，并且将第一预定距离d1和第二预定距离d2设置为1.75～3.3微米以及将第三预定距离d3设置为1.75～2.75微米，可以使得2个突出部覆盖2个薄膜晶体管的除栅极之外的面积尽量大，同时还使得即使考虑工艺波动的因素，所述2个突出部仍不会与所述栅极重叠。
通过这样的方式，可以进一步增大像素导电层70的覆盖面积，即进一步增大像素电极90的覆盖面积，以进一步提高每一个像素的开口率，从而能够提高显示性能。并且，由于像素导电层70与2个薄膜晶体管的栅极都不重叠，所以，可以使得薄膜晶体管保持较小的漏电流，并且可以减小栅线电压变化对像素电极的影响，从而可以在电子纸保持显示画面期间保持对像素电极的拉动。
例如，在图7至图8所示的实施例中，第一薄膜晶体管T1和第二薄膜晶体管T2中的每一个的沟道区域的宽度可以为40微米，长度可以为4.5微米。串联的第一薄膜晶体管T1和第二薄膜晶体管T2可以视为具有双栅结构的薄膜晶体管，该具有双栅结构的薄膜晶体管的沟道的宽长比可以为40/(4.5+4.5)。在相同的像素尺寸以及薄膜晶体管的尺寸的条件下，像素的开口率可以提高到78％。由此可见，可以进一步提高开口率。
需要说明的是，在该实施例中，薄膜晶体管的开态电流Ion相对于图4至图6A所示的实施例中的薄膜晶体管的开态电流Ion略有增加；该实施例中的薄膜晶体管的关态电流Ioff相对于图4至图6A所示的实施例中的薄膜晶体管的关态电流Ioff的增加较为明显。
图9为根据本公开的一些示例性实施例的显示基板包括的像素的平面示意图。图10为根据本公开的一些示例性实施例的显示基板沿图9中的线AA’截取的截面图。下面将主要描述图9和图10所示的实施例相对于上述各个实施例的不同之处，其他相同之处可以参照上文的描述。
参照图9和图10，像素导电层70在衬底基板10上的正投影基本覆盖第一薄膜晶体管T1和第二薄膜晶体管T2两者在衬底基板10上的正投影。即，像素导电层70在衬底基板10上的正投影覆盖第一薄膜晶体管T1的第一漏极T1D在衬底基板10上的正投影，它还覆盖第一薄膜晶体管T1的第一源极T1S和第二薄膜晶体管T2的第二漏极T2D的组合在衬底基板10上的正投影，它还覆盖第一薄膜晶体管T1的第一栅极T1G与第二薄膜晶体管T2的第二栅极T2G中的每一个在衬底基板10上的正投影，它还覆盖第二薄膜晶体管T2的第二源极T2S在衬底基板10上的正投影。
参照图9，像素导电层70在衬底基板10上的正投影具有矩形或近似矩形的形状，例如，该近似矩形可以包括圆角矩形，该矩形或近似矩形无缺口设计。
通过这样的方式，可以进一步增大像素导电层70的覆盖面积，即进一步增大像素电极90的覆盖面积，以进一步提高每一个像素的开口率，从而能够提高显示性能。
例如，在图9至图10所示的实施例中，第一薄膜晶体管T1和第二薄膜晶体管T2中的每一个的沟道区域的宽度可以为40微米，长度可以为4.5微米。串联的第一薄膜晶体管T1和第二薄膜晶体管T2可以视为具有双栅结构的薄膜晶体管，该具有双栅结构的薄膜晶体管的沟道的宽长比可以为40/(4.5+4.5)。在相同的像素尺寸以及薄膜晶体管的尺寸的条件下，像素的开口率可以提高到84.46％。由此可见，可以进一步大幅提高开口率。
需要说明的是，在该实施例中，薄膜晶体管的开态电流Ion相对于图4至图6A所示的实施例中的薄膜晶体管的开态电流Ion略有增加；该实施例中的薄膜晶体管的关态电流Ioff相对于图4至图6A所示的实施例中的薄膜晶体管的关态电流Ioff的增加较为明显。
图11是根据本公开的一些示例性实施例沿图4中的线BB’截取的截面图，图12是根据本公开的一些示例性实施例沿图4中的线CC’截取的截面图。需要说明的是，为了清楚地示出第一导电层、有源层、第二导电层与像素导电层之间的相对位置关系，图11和图12中省略了其它的一些层。
结合参照图4至图6A以及图11和图12，在每一个像素P中设置有像素电极90和公共电极80，其中，像素电极90包括栅极导电层24和像素导电层70。
在垂直于衬底基板10的Z方向上，公共电极80设置在栅极导电层24和像素导电层70之间。这样，在像素导电层70与公共电极80之间以及在栅极导电层24与公共电极80之间均形成电容，从而可以增加存储电容器Cst的电容值。这样，可以增加电子纸显示装置在显示时的保持时间。应该理解，对于电子纸显示装置而言，其显示图像的时间相对长，所以，需要它在显示时具有相对长的保持时间。在本公开的实施例中，通过设置这样的结构，可以使得所述显示装置具有相对长的保持时间，从而有利于提高显示性能。
在每一个像素P中，像素导电层70的面积设置得最大。即，像素导电层70在衬底基板10上的正投影覆盖栅极导电层24和公共电极80中的每一个在衬底基板10上的正投影。因为像素导电层70的覆盖面积决定着像素的开口率，所以通过这种方式可以提高像素的开口率。
在每一个像素P中，栅极导电层24的面积小于像素导电层70的面积，大于公共电极80的面积。即，栅极导电层24在衬底基板10上的正投影落入像素导电层70在衬底基板10上的正投影内，并且覆盖公共电极80在衬底基板10上的正投影。栅极导电层24的面积与存储电容器Cst的电容值相关，通过这种设置方式，可以较好地匹配存储电容器Cst的电容值的设计值。此外，通过将栅极导电层24的面积设置为大于公共电极80的面积，可以避免ESD(即静电放电)，从而提高产品良率。
在示例性的实施例中，在每一个像素P中，公共电极80的一个侧面相对于像素导电层70的一个侧面在X方向上向内(即在远离数据线DL的方向上)缩进的距离为d5，例如，该d5可以为大约12.5微米。公共电极80的一个侧面相对于栅极导电层24的一个侧面在X方向上向内(即在远离数据线DL的方向上)缩进的距离为d4，例如，该d4可以为大约5.35微米。公共电极80的另一个侧面相对于像素导电层70的另一个侧面在Y方向上向内(即在远离栅极线GL的方向上)缩进的距离为d8，例如，该d8可以为大约12.6微米。公共电极80的另一个侧面相对于栅极导电层24的另一个侧面在Y方向上向内(即在远离栅极线GL的方向上)缩进的距离为d7，该d7可以为大约5.35微米。
在相邻的2个像素P中，像素电极90的像素导电层70彼此间隔地设置，它们之间的间隔距离设置得尽量小，只要能够避免相邻的像素之间出现串扰即可。例如，在示例性的实施例中，相邻的2个像素P中的像素导电层70在行方向X上间隔的距离为d6，在列方向Y上间隔的距离为d9。例如，该d6和d9可以均为大约14微米。通过这样的设置方式，在避免相邻的像素之间出现串扰的前提下，可以使得每一个像素电极的覆盖面积尽量大，从而能够尽量提高像素的开口率。此外，通过这样的设置，可以使所述d6大于数据线DL在行方向X上的宽度，并且所述d9大于栅极线GL在行方向X上的宽度。
在相邻的2个像素P中，公共电极80通过沿Y方向延伸的公共电极线CL彼此电连接。
本公开的一些示例性实施例还提供一种显示装置。参照图6B，所述显示装置可以包括上述的显示基板。所述显示装置还可以包括电子墨水层100，该电子墨水层100可以设置在像素导电层70远离衬底基板10的一侧。例如，该电子墨水层100可以设置在对向基板110上。例如，电子墨水层100和对向基板110可以采用本领域中已知的纸膜结构，在此不再赘述。
应该理解，根据本公开的一些示例性实施例的显示装置具有上述显示基板的所有特点和优点，这些特点和优点可以参照上文针对显示基板的描述，在此不再赘述。
图13是根据本公开的一些示例性实施例的显示基板的制造方法的流程图。参照图13，所述显示基板的制造方法可以包括5次构图工艺。例如，它可以包括以下的步骤S101至S106。
在步骤S101中，在衬底基板10上形成第一导电层20。例如，可以在衬底基板10上形成栅极金属材料层，然后通过第一次构图工艺，形成包括第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G、栅极线GL和栅极导电层24的第一导电层20。
在步骤S102中，在第一导电层20远离衬底基板10的一侧形成栅绝缘层30。栅绝缘层30可以覆盖衬底基板，具体地，它在衬底基板10上的正投影覆盖第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G、栅极线GL和栅极导电层24中的每一个在衬底基板10上的正投影。
在步骤S103中，在栅绝缘层30远离衬底基板10的一侧形成有源层40。例如，可以在栅绝缘层30远离衬底基板10的一侧形成半导体材料层，然后通过第二次构图工艺，形成有源层40。
在步骤S104中，在有源层40远离衬底基板10的一侧形成第二导电层50。例如，可以在有源层40远离衬底基板10的一侧形成源漏极金属材料层，然后通过第三次构图工艺，形成包括第一薄膜晶体管T1的第一源极T1S和第一漏极T1D，第二薄膜晶体管T2的第二源极T2S和第二漏极T2D，数据线DL，公共电极线CL和公共电极80的第二导电层50。
在步骤S105中，在第二导电层50远离衬底基板10的一侧形成钝化层60。例如，可以在第二导电层50远离衬底基板10的一侧形成绝缘材料层，然后通过第四次构图工艺，形成包括所述过孔601、602的钝化层60。
在步骤S106中，在钝化层60远离衬底基板10的一侧形成像素导电层70。例如，可以在钝化层60远离衬底基板10的一侧形成透明导电材料(例如ITO)层，然后通过第五次构图工艺，形成像素导电层70。
该像素导电层70的图案可以参照图5、图7和图9。
图14是根据本公开的一些示例性实施例的显示基板的制造方法的流程图。参照图14，所述显示基板的制造方法可以包括4次构图工艺。例如，它可以包括以下的步骤S201至S205。
在步骤S201中，在衬底基板10上形成第一导电层20。例如，可以在衬底基板10上形成栅极金属材料层，然后通过第一次构图工艺，形成包括第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G、栅极线GL和栅极导电层24的第一导电层20。
在步骤S202中，在第一导电层20远离衬底基板10的一侧形成栅绝缘层30。栅绝缘层30可以覆盖衬底基板，具体地，它在衬底基板10上的正投影覆盖第一薄膜晶体管T1的第一栅极T1G、第二薄膜晶体管T2的第二栅极T2G、栅极线GL和栅极导电层24中的每一个在衬底基板10上的正投影。
在步骤S203中，通过一次构图工艺(即第二次构图工艺)在栅绝缘层30远离衬底基板10的一侧形成有源层40和第二导电层50。
具体的，步骤S203可以按照以下步骤执行。
如图15A所示，可以在栅绝缘层30远离衬底基板10的一侧依次形成半导体材料层40’和源漏极金属材料层50’，然后在源漏极金属材料层50’上涂覆光刻胶50”。
如图15B所示，通过半色调掩模板150对光刻胶50”进行曝光处理，以形成未曝光区域P1、半曝光区域P2以及完全曝光区域P3。其中，未曝光区域P1与待形成的包括第一薄膜晶体管T1的第一源极T1S和第一漏极T1D，第二薄膜晶体管T2的第二源极T2S和第二漏极T2D，数据线DL，公共电极线CL和公共电极80的第二导电层50对应，半曝光区域P2与待形成的有源层40未与第二导电层50重叠的部分对应，完全曝光区域P3与衬底基板10上的其余部分对应。换句话说，未曝光区域P1在衬底基板10上的正投影与待形成的第二导电层50在衬底基板10上的正投影重合；半曝光区域P2在衬底基板10上的正投影落入待形成的有源层40在衬底基板10上的正投影内，并且与待形成的第二导电层50在衬底基板10上的正投影不重合；完全曝光区域P3在衬底基板10上的正投影与待形成的有源层40和第二导电层50在衬底基板10上的正投影均不重合。
如图15C所示，对光刻胶50”进行显影，位于未曝光区域P1的光刻胶完全保留，位于半曝光区域P2的光刻胶部分去除，位于完全曝光区域P3的光刻胶完全去除。
如图15D所示，通过刻蚀工艺去除半导体材料层40’和源漏极金属材料层50’位于完全曝光区域P3的部分。
如图15E所示，对光刻胶50”进行灰化处理，以去除半曝光区域P2的所有光刻胶以及未曝光区域P1的部分光刻胶，然后通过刻蚀工艺去除源漏极金属材料层50’位于半曝光区域P2的部分。
如图15F所示，将未曝光区域P1的光刻胶完全去除。
这样，通过采用半色调掩模板，可以通过一次构图工艺形成所述有源层40和第二导电层50，从而能够节省一次构图工艺。
在步骤S204中，在第二导电层50远离衬底基板10的一侧形成钝化层60。例如，可以在第二导电层50远离衬底基板10的一侧形成绝缘材料层，然后通过第三次构图工艺，形成包括所述过孔601、602的钝化层60。
在步骤S205中，在钝化层60远离衬底基板10的一侧形成像素导电层70。例如，可以在钝化层60远离衬底基板10的一侧形成透明导电材料(例如ITO)层，然后通过第四次构图工艺，形成像素导电层70。
该像素导电层70的图案可以参照图5、图7和图9。
需要说明的是，上述制造方法的一些步骤可以单独执行或组合执行，以及可以并行执行或顺序执行，并不局限于图中所示的具体操作顺序。
应该理解，根据本公开的一些示例性实施例的显示基板的制造方法具有上述显示基板的所有特点和优点，这些特点和优点可以参照上文针对显示基板的描述，在此不再赘述。
如这里所使用的，术语“基本上”、“大约”、“近似”和其它类似的术语用作近似的术语而不是用作程度的术语，并且它们意图解释将由本领域普通技术人员认识到的测量值或计算值的固有偏差。考虑到工艺波动、测量问题和与特定量的测量有关的误差(即，测量系统的局限性)等因素，如这里所使用的“大约”或“近似”包括所陈述的值，并表示对于本领域普通技术人员所确定的特定值在可接受的偏差范围内。例如，“大约”可以表示在一个或更多个标准偏差内，或者在所陈述的值的±10％或±5％内。
虽然根据本公开的总体发明构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本公开的总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (17)

1.一种显示基板，包括：
衬底基板；
设置于所述衬底基板的多条栅极线和多条数据线，每一条所述栅极线沿行方向延伸，每一条所述数据线沿列方向延伸，所述多条栅极线和所述多条数据线交叉设置，以包围形成多个像素；
设置于所述衬底基板且位于每一个像素中的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个都包括第一电极和第二电极；以及
设置于所述衬底基板且位于每一个像素中的像素电极，所述像素电极包括像素导电层，所述第一电极与所述像素导电层位于不同的层，所述第二电极与所述像素导电层位于不同的层，
其中，所述第一薄膜晶体管的第一电极电连接所述像素电极的像素导电层，所述第一薄膜晶体管的第二电极电连接所述第二薄膜晶体管的第一电极，所述第二薄膜晶体管的第二电极电连接所述数据线；
并且其中，所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极的组合在所述衬底基板上的正投影与所述像素电极的像素导电层在所述衬底基板上的正投影至少部分重叠，
并且其中，所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个还包括栅极，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极在所述行方向上间隔设置；
所述像素导电层在所述衬底基板上的正投影与所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极中的每一个在所述衬底基板上的正投影均间隔设置。
2.根据权利要求1所述的显示基板，其中，所述像素导电层包括第一突出部，所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极的组合在所述衬底基板上的正投影与所述第一突出部在所述衬底基板上的正投影至少部分重叠，所述第一突出部在所述衬底基板上的正投影与所述第一薄膜晶体管的栅极在所述衬底基板上的正投影间隔设置，并且所述第一突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影间隔设置。
3.根据权利要求1所述的显示基板，其中，所述像素电极还包括栅极导电层，所述栅极导电层与所述像素导电层电连接；
所述栅极导电层与所述栅极位于同一层并且由相同的材料形成，所述第一电极和所述第二电极位于所述栅极远离所述衬底基板的一侧。
4.根据权利要求3所述的显示基板，其中，所述显示基板还包括公共电极，所述公共电极与所述第一电极和所述第二电极位于同一层；
所述公共电极位于所述像素导电层与所述栅极导电层之间，所述像素导电层和所述栅极导电层中的每一个在所述衬底基板上的正投影与所述公共电极在所述衬底基板上的正投影至少部分重叠。
5.根据权利要求4所述的显示基板，其中，所述像素导电层在所述衬底基板上的正投影覆盖所述栅极导电层在所述衬底基板上的正投影，并且所述像素导电层在所述衬底基板上的正投影的面积大于所述栅极导电层在所述衬底基板上的正投影的面积。
6.根据权利要求5所述的显示基板，其中，所述栅极导电层在所述衬底基板上的正投影覆盖所述公共电极在所述衬底基板上的正投影，并且所述栅极导电层在所述衬底基板上的正投影的面积大于所述公共电极在所述衬底基板上的正投影的面积。
7.根据权利要求2所述的显示基板，其中，所述像素电极的像素导电层在所述衬底基板上的正投影还与所述第二薄膜晶体管的第二电极在所述衬底基板上的正投影至少部分重叠。
8.根据权利要求7所述的显示基板，其中，所述像素导电层还包括第二突出部，所述第二突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的第二电极在所述衬底基板上的正投影至少部分重叠，并且所述第二突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影间隔设置。
9.根据权利要求1所述的显示基板，其中，所述像素导电层在所述衬底基板上的正投影覆盖所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个的栅极、第一电极和第二电极在所述衬底基板上的正投影。
10.根据权利要求2所述的显示基板，其中，所述第一突出部在所述衬底基板上的正投影在所述行方向上的宽度为3.4～6.5微米；
所述第一突出部在所述衬底基板上的正投影与所述第一薄膜晶体管的栅极在所述衬底基板上的正投影在所述行方向上的间隔距离为1.75～3.3微米；和/或，
所述第一突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影在所述行方向上的间隔距离为1.75～3.3微米。
11.根据权利要求8所述的显示基板，其中，所述第二突出部在所述衬底基板上的正投影在所述行方向上的宽度为3.4～4.4微米；和/或，
所述第二突出部在所述衬底基板上的正投影与所述第二薄膜晶体管的栅极在所述衬底基板上的正投影在所述行方向上的间隔距离为1.75～2.75微米。
12.根据权利要求1和3-10中任一项所述的显示基板，其中，所述第一薄膜晶体管的第一电极和第二电极以及所述第二薄膜晶体管的第一电极和第二电极均位于同一层，并且所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极为连续延伸的结构。
13.根据权利要求1和3-10中任一项所述的显示基板，其中，所述像素导电层包括透明导电材料。
14.根据权利要求3所述的显示基板，其中，所述第一薄膜晶体管的第一电极和第二电极以及所述第二薄膜晶体管的第一电极和第二电极均位于同一层，所述显示基板还包括：
设置于所述衬底基板且覆盖所述栅极和所述栅极导电层的栅绝缘层；
设置于所述衬底基板的有源层，所述有源层位于所述栅绝缘层与所述第一电极和所述第二电极所在的层之间；和
设置于所述衬底基板的钝化层，所述钝化层位于所述第一电极和所述第二电极所在的层与所述像素导电层之间，
其中，所述像素导电层位于所述第一电极和所述第二电极所在的层远离所述衬底基板的一侧，所述像素导电层通过形成在所述钝化层中的过孔与所述第一薄膜晶体管的第一电极电连接，所述像素导电层通过形成在所述钝化层和所述栅绝缘层两者中的过孔与所述栅极导电层电连接。
15.根据权利要求4所述的显示基板，还包括设置于所述衬底基板的公共电极线，
其中，所述公共电极线平行于所述数据线延伸，多个像素的公共电极通过所述公共电极线电连接。
16.一种显示装置，其中，所述显示装置包括：
根据权利要求1至15中任一项所述的显示基板；和
设置在所述像素导电层远离所述衬底基板一侧的电子墨水层。
17.一种显示基板的制造方法，包括以下步骤：
通过第一次构图工艺，在衬底基板上形成第一导电层，所述第一导电层包括栅极导电层以及第一薄膜晶体管和第二薄膜晶体管中每一个的栅极；
通过第二次构图工艺在所述第一导电层远离所述衬底基板的一侧形成有源层和第二导电层，所述第二导电层包括公共电极、数据线以及第一薄膜晶体管和第二薄膜晶体管中每一个的第一电极和第二电极；
通过第三次构图工艺，在所述第二导电层远离所述衬底基板的一侧形成钝化层；以及
通过第四次构图工艺，在所述钝化层远离所述衬底基板的一侧形成像素导电层，
其中，所述像素导电层电连接所述第一薄膜晶体管的第一电极和所述栅极导电层，所述第一薄膜晶体管的第二电极电连接所述第二薄膜晶体管的第一电极，所述第二薄膜晶体管的第二电极电连接所述数据线；
并且其中，所述第一薄膜晶体管的第二电极和所述第二薄膜晶体管的第一电极的组合在所述衬底基板上的正投影与所述像素导电层在所述衬底基板上的正投影至少部分重叠，
并且其中，所述第一薄膜晶体管和所述第二薄膜晶体管中的每一个还包括栅极，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极在行方向上间隔设置；
所述像素导电层在所述衬底基板上的正投影与所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极中的每一个在所述衬底基板上的正投影均间隔设置。
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