CN113498506B - 随机数生成电路、随机数生成方法和电子设备 - Google Patents
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Abstract
本公开实施例提供了一种随机数生成电路及方法、电子设备，随机数生成电路包括：脉冲生成子电路，被配置为生成多个脉冲，且所述脉冲的频率随环境参数的变化而变化；锁频环回路，所述锁频环回路包括：鉴频鉴相子电路，被配置为根据输入信号和反馈信号的相位关系生成相位关系指示信号和频率关系指示信号，相位关系指示信号指示所述输入信号的相位是否超前于所述反馈信号的相位，频率关系指示信号指示所述输入信号与所述反馈信号的频率大小关系；反馈子电路，被配置为根据频率关系指示信号和脉冲的频率生成所述反馈信号；种子生成子电路，被配置为根据相位关系指示信号生成随机数种子；随机数生成子电路，被配置为根据随机数种子生成随机数序列。
Description
技术领域
本公开涉及显示技术领域，具体涉及一种随机数生成电路、随机数生成方法和电子设备。
背景技术
通信是万物联网(Internet of everything)的基石之一，随着时代的发展，通信将在未来电子系统中扮演重要的角色，但是万物联网同时也带来了网络安全问题。因此，高度安全的网络加密是不可或缺的，目前加密的方法主要依赖于硬件中的真随机数生成器(True Random Number Generator，TRNG)，利用随机数进行加密。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种随机数生成电路、随机数生成方法和电子设备。
本公开提供一种随机数生成电路，包括：
脉冲生成子电路，被配置为生成多个脉冲，且所述脉冲的频率随环境参数的变化而变化；
锁频环回路，所述锁频环回路包括：鉴频鉴相子电路，被配置为根据输入信号和反馈信号的相位关系生成相位关系指示信号和频率关系指示信号，所述相位关系指示信号指示所述输入信号的相位是否超前于所述反馈信号的相位，所述频率关系指示信号指示所述输入信号与所述反馈信号的频率大小关系；反馈子电路，被配置为根据所述频率关系指示信号和所述脉冲的频率生成所述反馈信号；
种子生成子电路，被配置为根据所述相位关系指示信号生成随机数种子；
随机数生成子电路，被配置为根据所述随机数种子生成随机数序列。
在一些实施例中，所述脉冲生成子电路包括：环路振荡器。
在一些实施例中，所述反馈子电路包括：
控制单元，被配置为根据所述频率关系指示信号生成频率控制字；
数字控制振荡单元，被配置为根据所述频率控制字和所述脉冲的频率生成中间信号，所述中间信号的频率为K*f/F，其中，K为所述脉冲生成子电路生成的所述脉冲的个数，f为所述脉冲的频率，F为所述频率控制字；
第一分频单元，被配置为对所述中间信号进行分频，生成所述反馈信号。
在一些实施例中，所述第一分频单元的分频系数为1。
在一些实施例中，所述第一分频单元还被配置为根据控制参数调节所述第一分频单元的分频系数。
在一些实施例中，所述数字控制振荡单元包括：时间平均频率直接周期合成器。
在一些实施例中，所述相位关系指示信号为数字信号，所述随机数种子为：多个所述相位关系指示信号的值组合得到的二进制数。
在一些实施例中，所述随机数种子为具有n+1个比特位的二进制数，所述随机数生成子电路具体被配置为：对所述随机数种子进行多次右移，每次右移均生成一个二进制序列，所述随机数序列由至少一个所述二进制序列组成；
其中，第一个二进制序列中的第一位由所述随机数种子的后两个比特位的值进行预定逻辑运算后生成，第一个二进制序列中的其他位由随机数种子的前n个比特位右移一位生成；第i+1个二进制序列中的第一位由第i个二进制序列的后两位进行预定逻辑运算后生成，第i+1个二进制序列中的其他位由第i个二进制序列的前n位右移一位生成，n为大于0的整数，i为大于0且小于所述二进制序列总个数的整数。
在一些实施例中，所述预定逻辑运算为异或运算。
在一些实施例中，所述随机数生成子电路包括：伪随机二进制序列码发生器。
在一些实施例中，所述鉴频鉴相子电路包括：
第一输入端，被配置为接收所述输入信号；
第二输入端，被配置为接收所述反馈信号；
第二分频单元，被配置为对所述输入信号进行分频；
寄存器单元，被配置为获取所述第二分频单元的输出信号在所述反馈信号的多个边沿处的多个信号值；
第一逻辑单元，被配置为对所述寄存器单元输出的多个信号值进行逻辑运算，以在所述输入信号的相位超前于所述反馈信号的相位时向第一输出端输出第一数字信号、向第二输出端输出第二数字信号；并在所述输入信号的相位落后于所述反馈信号的相位时向所述第二输出端输出第一数字信号、向所述第一输出端输出第二数字信号；所述相位关系指示信号由所述第一输出端的输出信号和所述第二输出端的输出信号按照第一逻辑规则处理后得到；
第二逻辑单元，被配置为对所述第一输出端和所述第二输出端的输出信号进行逻辑运算，以在所述输入信号的频率大于所述反馈信号的频率时向第三输出端输出所述第一数字信号、向第四输出端输出所述第二数字信号，在所述输入信号的频率小于所述反馈信号的频率时向所述第三输出端输出所述第二数字信号、向所述第四输出端输出所述第一数字信号；所述频率关系指示信号由所述第三输出端的输出信号和所述第四输出端的输出信号按照第二逻辑规则处理后得到。
在一些实施例中，所述寄存器单元包括：第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述第一D触发器的输入端和所述第三D触发器的输入端均与所述第二分频单元的输出端相连，所述第二D触发器的输入端与所述第一D触发器的输出端相连，所述第四D触发器的输入端与所述第三D触发器的输出端相连，所述第一D触发器的时钟端、所述第二D触发器的时钟端和所述第四D触发器的时钟端均与所述第二输入端相连，所述第三D触发器的时钟端通过第一非门与所述第二输入端相连。
在一些实施例中，所述第一逻辑单元包括：第一异或门和第二异或门，所述第一异或门的两个输入端分别与所述第二D触发器的输出端和所述第四D触发器的输出端相连，所述第二异或门的两个输入端分别与第一D触发器的输出端和所述第四D触发器的输出端相连，所述第一异或门的输出端与所述第一输出端相连，所述第二异或门的输出端与所述第二输出端相连；
所述第二逻辑单元包括：第二非门、第三非门、第一与门和第二与门，所述第一与门的两个输入端分别与所述第一输出端和所述第二输出端相连，所述第二与门的其中一个输入端通过所述第二非门与所述第一输出端相连，所述第二与门的另一个输出端通过所述第三非门与所述第二输出端相连。
相应地，本公开实施例还提供一种随机数生成方法，包括：
生成多个脉冲，所述脉冲的频率随环境参数的变化而变化；
根据输入信号和反馈信号的相位关系生成相位关系指示信号和频率关系指示信号，所述相位关系指示信号指示所述输入信号的相位是否超前于所述反馈信号的相位，所述频率关系指示信号指示所述输入信号与所述反馈信号的频率大小关系；所述反馈信号根据所述频率关系指示信号和所述脉冲的频率而生成；
根据所述相位关系指示信号生成随机数种子；
根据所述随机数种子生成随机数序列。
在一些实施例中，所述反馈信号根据以下步骤生成：
根据所述频率关系指示信号生成频率控制字；
根据所述频率控制字和所述脉冲的频率生成中间信号，所述中间信号的频率为K*f/F，其中，K为所述脉冲生成子电路生成的所述脉冲的个数，f为所述脉冲的频率，F为所述频率控制字；
对所述中间信号进行分频，生成所述反馈信号。
在一些实施例中，对所述中间信号进行分频的步骤中，分频系数为1。
在一些实施例中，对所述中间信号进行分频的步骤包括：根据控制参数调节分频系数，利用调节后的分频系数对所述中间信号进行分频。
在一些实施例中，所述相位关系指示信号为数字信号，所述随机数种子为：多个所述相位关系指示信号的值组合得到的二进制数。
在一些实施例中，所述随机数种子为具有n+1个比特位的二进制数，
根据所述随机数种子生成随机数序列的步骤包括：
对所述随机数种子进行多次右移，每次右移均生成一个二进制序列，所述随机数序列由至少一个所述二进制序列组成；其中，第一个二进制序列中的第一位由所述随机数种子的后两个比特位的值进行预定逻辑运算后生成，第一个二进制序列中的其他位由随机数种子的前n个比特位右移一位生成；第i+1个二进制序列中的第一位由第i个二进制序列的后两位进行预定逻辑运算后生成，第i+1个二进制序列中的其他位由第i个二进制序列的前n位右移一位生成，n为大于0的整数，i为大于0且小于所述二进制序列总个数的整数。
相应地，本公开实施例还提供一种电子设备，包括上述的随机数生成电路。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1示出了根据本公开的一些实施例的随机数生成电路的示意性框图。
图2示出了根据本公开的一些实施例的环路振荡器的电路图。
图3示出了根据本公开的一些实施例的鉴频鉴相子电路的示意图。
图4示出了根据本公开的一些实施例的输入鉴频鉴相子电路的输入信号和反馈信号的波形示意图。
图5示出了根据本公开的一些实施例的时间平均频率直接周期合成器的电路图。
图6示出了根据本公开的一些实施例的时间平均频率的原理示意图。
图7示出了根据本公开的一些实施例的随机数生成子电路的示意图。
图8示出了根据本公开的一些实施例的随机数生成电路生成的随机数序列的图像化效果示意图。
图9示出了根据本公开的一些实施例的随机数生成方法的示意图。
图10示出了根据本公开的一些实施例的生成反馈信号的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
这里用于描述本公开的实施例的术语并非旨在限制和/或限定本公开的范围。例如，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。应该理解的是，本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。除非上下文另外清楚地指出，否则单数形式“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。
将进一步理解的是，术语“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
第一方面，本公开实施例提供一种随机数生成电路，图1示出了根据本公开的一些实施例的随机数生成电路的示意性框图，如图1所示，随机数生成电路包括：脉冲生成子电路10、锁频环回路、种子生成子电路40和随机数生成子电路50。
脉冲生成子电路10被配置为生成多个脉冲，且脉冲生成子电路10生成的脉冲的频率随环境参数的变化而变化。例如，脉冲生成子电路10为振荡器，其振荡频率随环境参数(如，温度)变化而发生漂移。
锁频环回路为时间平均频率锁频环(TAF-FLL)回路，被配置为将输入信号的频率和反馈信号的频率锁定。锁频环回路包括：鉴频鉴相子电路20和反馈子电路30。鉴频鉴相子电路20被配置为根据输入信号(其频率为fi)和反馈信号(其频率为fb)的相位关系生成相位关系指示信号和频率关系指示信号，相位关系指示信号指示输入信号的相位是否超前于反馈信号fb的相位，频率关系指示信号指示输入信号的频率fi与反馈信号的频率fb的大小关系。反馈子电路被30被配置为根据频率关系指示信号和脉冲的频率生成反馈信号fb。
在本公开实施例中，输入信号可以由外部的晶振(Crystal)产生，或者由微机电系统(Micro-Electro-Mechanical System，MEMS)产生，或者由振荡器(例如，环路振荡器(Ring Oscillator，RO))产生。
本公开实施例中，输入锁相环回路的输入信号fi很容易在热噪声的干扰下发生抖动，同时，脉冲生成子电路10生成的脉冲的频率也会随环境参数的变化发生漂移，而无论输入信号如何抖动、脉冲频率如何漂移，反馈子电路30均会根据输入信号与反馈信号的频率的大小关系，以使反馈信号的频率fb与输入信号的频率fi一致。由于输入信号的抖动以及脉冲频率的漂移，会导致鉴频鉴相子电路20接收到的输入信号和反馈信号的相位具有很高的不确定性，因此根据相位关系生成的相位关系指示信号具有很高的不确定性，从而使得根据相位关系指示信号生成的随机数种子的随机性提高，进而使得生成的随机数的随机性提高，实现真随机数的生成。
在一些实施例中，脉冲生成子电路10包括环路振荡器11，例如，基于交叉级联的与非门(CROSS NAND GATEs)的振荡器。图2示出了根据本公开的一些实施例的环路振荡器的电路图，如图2所示，环路振荡器11包括交叉级联的8级与非门单元(P0～P15)，每一级包括一对与非门。环路振荡器11生成多个相位均匀间隔脉冲。环路振荡器11最大的特点为不稳定，其振荡的初始条件是随机的，并且其振荡频率对环境非常敏感，当温度发生轻微变化时，振荡频率就会发生漂移。
在一些实施例中，鉴频鉴相子电路20采用鉴频鉴相器(Phase FrequencyDetector，PFD)，图3示出了根据本公开的一些实施例的鉴频鉴相子电路的示意图，如图3所示，鉴频鉴相子电路20包括：第一输入端、第二输入端、第一输出端out1、第二输出端out2、第三输出端out3、第四输出端out4、第二分频单元21、寄存器单元22、第一逻辑单元23和第二逻辑单元24。第一输入端被配置为接收频率为fi的输入信号。第二输入端被配置为接收频率为fb的反馈信号。第二分频单元21被配置为对输入信号进行分频。例如，第二分频单元21采用二分频器。
寄存器单元22被配置为获取第二分频单元21的输出信号在反馈信号的多个边沿处的多个信号值。例如，获取第二分频单元21在反馈信号的相邻两个上升沿以及该两个上升沿之间的下降沿处的信号值。
例如，寄存器单元22包括：第一D触发器221、第二D触发器222、第三D触发器223和第四D触发器224，第一D触发器221的输入端和第三D触发器223的输入端均与第二分频单元21的输出端相连，第二D触发器222的输入端与第一D触发器221的输出端相连，第四D触发器224的输入端与第三D触发器223的输出端相连，第一D触发器221的时钟端、第二D触发器222的时钟端和第四D触发器224的时钟端均与第二输入端相连，第三D触发器223的时钟端通过第一非门25与第二输入端相连。
第一逻辑单元23连接第一输出端out1和第二输出端out2，第一逻辑单元23被配置为对寄存器单元22输出的多个信号值进行逻辑运算，从而在输入信号的相位超前于反馈信号的相位时向第一输出端out1输出第一数字信号、向第二输出端out2输出第二数字信号；并在输入信号的相位落后于反馈信号的相位时向第二输出端out2输出第一数字信号、向第一输出端out1输出第二数字信号。相位关系指示信号由第一输出端out1的输出信号和第二输出端out2的输出信号按照第一逻辑规则处理后得到。
例如，第一逻辑规则为：当第一输出端out1输出第一数字信号、第二输出端out2输出第二数字信号时，将相位关系指示信号设置为第一数字信号；当第一输出端out1输出第二数字信号、第二输出端out2输出第一数字信号时，将相位关系指示信号设置为第二数字信号；其中，相位关系指示信号为第一数字信号时，指示输入信号的相位超前于反馈信号的相位；相位关系指示信号为第二数字信号时，指示输入信号的相位落后于反馈信号的相位。例如，第一数字信号的值为1，第二数字信号的值为0，当第一输出端out1的输出信号的值为1、第二输出端out2的输出信号的值为0时，相位关系指示信号的值为1；当第一输出端out1的输出信号的值为0、第二输出端out2的输出信号的值为1时，相位关系指示信号的值为0；当第一输出端out1的输出信号和第二输出端out2的输出信号的值均为1或均为0时，将其丢弃。相位关系指示信号的值为1时，指示输入信号的相位超前于反馈信号的相位；相位关系指示信号的值为0时，指示输入信号的相位落后于反馈信号的相位。
第二逻辑单元24连接第三输出端out3和第四输出端out4，第二逻辑单元24被配置为对第一输出端out1和第二输出端out2的输出信号进行逻辑运算，以在输入信号的频率大于反馈信号的频率时向第三输出端out3输出第一数字信号、向第四输出端out4输出第二数字信号，在输入信号的频率fi小于反馈信号的频率fb时向第三输出端out3输出第二数字信号、向第四输出端out4输出第一数字信号。频率关系指示信号由所述第三输出端out3的输出信号和所述第四输出端out4的输出信号按照第二逻辑规则处理后得到。
例如，第二逻辑规则为：当第三输出端out3输出第一数字信号、第四输出端out4输出第二数字信号时，将频率关系指示信号设置为第一数字信号；当第三输出端out3输出第二数字信号、第四输出端out4输出第一数字信号时，将频率指示信号设置为第二数字信号；其中，频率关系指示信号为第一数字信号时，指示输入信号的频率大于反馈信号的频率；频率关系指示信号为第二数字信号时，指示输入信号的频率小于反馈信号的频率。例如，第一数字信号的值为1、第二数字信号的值为0，当第三输出端out3的输出信号的值为1、第四输出端out4的输出信号的值为0时，频率关系指示信号的值为1；当第三输出端out3的输出信号的值为0、第四输出端out4的输出信号的值为1时，频率关系指示信号的值为0；当第三输出端out3的输出信号和第四输出端out4的输出信号的值均为0或均为1时，将其丢弃。频率关系指示信号的值为1时，指示输入信号的频率fi大于反馈信号的频率fb；频率关系指示信号的值为0时，指示输入信号的频率fi小于反馈信号的频率fb。
在一些实施例中，如图3所示，寄存器单元22包括：第一D触发器221、第二D触发器222、第三D触发器223和第四D触发器224，第一D触发器221的输入端和第三D触发器223的输入端均与第二分频单元21的输出端相连，第二D触发器222的输入端与第一D触发器221的输出端相连，第四D触发器224的输入端与第三D触发器223的输出端相连，第一D触发器221的时钟端、第二D触发器222的时钟端和第四D触发器224的时钟端均与第二输入端相连，第三D触发器223的时钟端通过第一非门25与第二输入端相连。
第一逻辑单元23包括：第一异或门231和第二异或门232，第一异或门231的两个输入端分别与第二D触发器222的输出端和第四D触发器224的输出端相连，第二异或门232的两个输入端分别与第一D触发器221的输出端和第四D触发器224的输出端相连，第一异或门231的输出端与第一输出端out1相连，第二异或门232的输出端与第二输出端out2相连。第二逻辑单元24包括：第二非门241、第三非门242、第一与门243和第二与门244，第一与门243的两个输入端分别与第一输出端out1和第二输出端out2相连，第二与门244的其中一个输入端通过第二非门241与第一输出端out1相连，第二与门244的另一个输出端通过第三非门242与第二输出端相连。
图4示出了根据本公开的一些实施例的输入鉴频鉴相子电路的输入信号和反馈信号的波形示意图，如图4所示，上方中的实线表示理想的输入信号的波形，下方中的实线表示理想的反馈信号的波形，输入信号和反馈信号均会因各自的噪声发生抖动，虚线表示输入信号/反馈信号受噪声干扰时脉冲边沿的边界，脉冲边沿在虚线范围内任意位置出现的几率相同。鉴频鉴相子电路20在确定输入信号和输出信号的相位关系时，将出现不确定性。例如，有可能会出现输入信号的相位超前于反馈信号的相位的情况，也有可能出现输入信号的相位落后于反馈信号的相位的情况，还有可能会出现输入信号与反馈相位一致的情况。并且，在图3所示的鉴频鉴相子电路20中，反馈信号(或其反相后的信号)作为第一D触发器221至第四D触发器224的时钟信号，而鉴频鉴相子电路20中的输入信号作为第一D触发器221和第三D触发器223的输入信号，当D触发器的输入信号和时钟信号的相位极其接近时，D触发器处于亚稳态的状态，输出0或1均有可能，从而增加了鉴频鉴相子电路20生成的相位关系指示信号的不确定性，进而提高了根据相位关系指示信号所生成的随机数的随机度。
在一些实施例中，反馈子电路30包括：控制单元31、数字控制振荡单元32和第一分频单元33。
控制单元31被配置为根据鉴频鉴相子电路20输出的频率关系指示信号生成频率控制字F。例如，控制单元31从存储设备中读取初始的频率控制字F，当频率关系指示信号指示输入信号的频率fi大于反馈信号的频率fb时，控制单元31将当前的频率控制字减小1,；当频率关系指示信号指示输入信号fi的频率小于反馈信号fb的频率时，控制单元31将当前的频率控制字增大1。
数字控制振荡单元32被配置为根据频率控制字和脉冲生成子电路10生成的脉冲的频率生成中间信号，中间信号的频率fo＝K*f/F，其中，K为脉冲生成子电路10生成的脉冲的个数，f为所述脉冲的频率，F为频率控制字。
第一分频单元33被配置为对中间信号进行分频，生成上述反馈信号。
在一些实施例中，数字控制振荡单元32采用基于时间平均频率直接周期合成(Time Average Frequency-Direct Period Synthesis，TAF-DPS)电路架构的时间平均频率直接周期合成器。图5示出了根据本公开的一些实施例的时间平均频率直接周期合成器的电路图，如图5所示，时间平均频率直接周期合成器320可以包括第一输入模块、第二输入模块3230以及输出模块3240。
例如，如图5所示，第一输入模块包括第一逻辑控制电路3210和第二逻辑控制电路3220。第一逻辑控制电路3210包括第一加法器3211、第一寄存器3212和第二寄存器3213。第二逻辑控制电路3220可以包括第二加法器3221、第三寄存器3222和第四寄存器3223。
第二输入模块3230包括第一K→1多路复用器3231、第二K→1多路复用器3232和2→1多路复用器3233。第一K→1多路复用器3231和第二K→1多路复用器3232均包括多个输入端、控制输入端和输出端。第一K→1多路复用器3231和第二K→1多路复用器3232的多个输入端分别用于接收脉冲生成子电路输出的K(K为大于1的整数)个相位均匀间隔的脉冲。2→1多路复用器3233包括控制输入端、输出端、用于接收第一K→1多路复用器3231的输出的第一输入端和用于接收第二K→1多路复用器3232的输出的第二输入端。例如，K个相位均匀间隔的脉冲中的任意两个相邻的脉冲之间的时间跨度(例如，相位差)可以为基准时间单位Δ。
例如，如图5所示，输出模块3240包括触发电路。触发电路用于生成脉冲串。触发电路包括D触发器3241、第一反相器3242和第二反相器3243。D触发器3241包括数据输入端、用于接收来自2→1多路复用器3233的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。第一反相器3242包括用于接收第一时钟信号CLK1的输入端和用于输出信号到D触发器3241的数据输入端的输出端。第二反相器3243包括用于接收第一时钟信号CLK1的输入端和用于输出第二时钟信号CLK2的输出端。
第一时钟信号CLK1被输出到2→1多路复用器3233的控制输入端，第一反相器3242的输出端连接到D触发器3241的数据输入端。
例如，第一加法器3211可以将频率控制字F和第一寄存器3212存储的最高有效位(most significant bits，例如，5比特)相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器3212中；或者，第一加法器3211可以将频率控制字F和第一寄存器3212存储的所有信息相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器3212中。在下一个第二时钟信号CLK2的上升沿时，第一寄存器3212存储的最高有效位将被存储到第二寄存器3213中，并作为第一K→1多路复用器3231的选择信号，用于从K个脉冲中选择一个脉冲作为第一K→1多路复用器3231的输出信号。
例如，第二加法器3221可以将频率控制字F/2和第一寄存器3212存储的最高有效位相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第三寄存器3222中。在下一个第一时钟信号CLK1的上升沿时，第三寄存器3222存储的信息将被存储到第四寄存器3223中，并作为第二K→1多路复用器3223的选择信号，用于从K个脉冲中选择一个脉冲作为第二K→1多路复用器3223的输出信号。
2→1多路复用器3233可以在第一时钟信号CLK1的上升沿时，选择来自第一K→1多路复用器3231的输出信号和来自第二K→1多路复用器3232的输出信号中的一个作为2→1多路复用器3233的输出信号，以作为D触发器3241的输入时钟信号。
例如，D触发器3241的输出端和第二反相器3243的输出端之一可以作为时间平均频率直接周期合成器320的输出。
例如，第二寄存器3213输出的选择信号可以用于选择时间平均频率直接周期合成器320的生成的合成的时钟信号的下降沿，第四寄存器3223输出的选择信号可以用于选择时间平均频率直接周期合成器320的生成的合成的时钟信号的上升沿，第一寄存器3212反馈到第一加法器3211的信号可以用于控制时间平均频率直接周期合成器320的生成的合成的时钟的周期切换。
时间平均频率直接周期合成器320基于时间平均频率(Time Average Frequency，TAF)来生成中间信号，图6示出了根据本公开的一些实施例的时间平均频率的原理示意图。结合图5和图6所示，时间平均频率直接周期合成器320的输出有两种，两种输出信号的周期分别为第一周期TA和第二周期TB。如图6所示，对于基准时间单位Δ和频率控制字F＝I+r，可以获得两种时间周期：第一周期TA和第二周期TB。第一周期TA和第二周期TB可以分别通过以下公式(1)和公式(2)表示。其中，I为频率控制字F的整数部分，r为频率控制字F的小数部分，
TA＝I·Δ (1)
TB＝(I+1)·Δ (2)
利用第一周期TA和第二周期TB，通过交错的方式可以生成包括两种不同周期(不同的频率)的时钟信号。所生成的时钟信号的平均周期为TTAF，平均频率fTAF如下述公式(3)所示。
其中，f为脉冲的频率，K为脉冲生成子电路10生成的脉冲的个数。时间平均频率直接周期合成器320的特点为：改变频率控制字F，所生成的时钟信号的频率fTAF即可在两个周期后完成频率切换。
时间平均频率直接周期合成器320基于TAF的工作模式，使得输出信号的频率在两个频率之间变化，因此，中间信号的相位是变化的，这种相位的变化使得鉴频鉴相子电路20输出信号的随机性提高，从而进一步提高了生成随机数的随机度。
在一些实施例中，第一分频单元33采用分频器。
为了将脉冲生成子电路10的噪声全部传入鉴频鉴相子电路20，在一些实施例中，将第一分频单元33的分频系数设置为较小的值，例如，分频系数N＝1。
在一些实施例中，为了增加鉴频鉴相子电路20输出信号的随机性，将第一分频单元33设置为抖动电路，例如，第一分频单元33还被配置为根据控制参数调节第一分频单元33的分频系数。
例如，控制参数由参数生成电路生成，该参数生成电路可以与随机数生成子电路50为同一电路，将随机数生成子电路50生成的随机数序列中的各个随机数的值作为控制参数。例如，随机数生成子电路50输出0时，第一分频单元33的分频系数被调节为2；随机数生成子电路50输出1时，第一分频单元33的分频系数被调节为1。又例如，随机数生成子电路50连续输出0、0时，第一分频单元33的分频系数被调节为2；随机数生成子电路50连续输出0、1时，第一分频单元33的分频系数被调节为1；随机数生成子电路50连续输出1、0时，第一分频单元33的分频系数被调节为3。当然，参数生成电路也可以为随机数生成子电路50之外的电路。
在一些实施例中，相位关系指示信号为数字信号，所述随机数种子为多个相位关系指示信号的值组合得到的二进制数。需要说明的是，本公开实施例中，某一信号为0是指该信号的值为0，某一信号为1是指该信号的值为1。
例如，相位关系指示信号的值为0或1；当相位关系指示信号的值为0时，指示输入信号的相位落后于反馈信号的相位，当相位关系指示信号的值为1时，指示输入信号的相位超前于反馈信号的相位。
例如，在预定时长内，鉴频鉴相子电路20进行了m(例如，m＝10)次相位对比，生成m个相位关系指示信号，m个相位关系指示信号的值分别为0、1、1、0、0、1、1、1、1、0，则m个相位关系指示信号的值组成的数字信号序列构成随机数种子，即，0110011110。需要理解的是，m＝10仅为示例性说明，在实际应用中，m可以取更大的值，从而产生更多位数的随机数种子，例如，64为、128位、256位等，从而提高随机数生成子电路50生成的随机数的复杂度。
在一些实施例中，随机数种子为二进制数，其具有n+1个比特位，随机数生成子电路50具体被配置为：对随机数种子进行多次右移，每次右移均生成一个二进制序列，所述随机数序列由至少一个二进制序列组成。其中，第一个二进制序列中的第一位由随机数种子的后两个比特位的值进行预定逻辑运算后生成，第一个二进制序列中的其他位由随机数种子的前n个比特位右移一位生成；第i+1个二进制序列中的第一位由第i个二进制序列的后两位进行预定逻辑运算后生成，第i+1个二进制序列中的其他位由第i个二进制序列的前n位右移一位生成，n为大于0的整数，i为大于0且小于所述二进制序列总个数的整数。需要说明的是，二进制序列中的第一位是二进制序列中的最高位，随机数种子的后两个比特位则是随机数种子的多个比特位中的最低位及其相邻位。
例如，随机数生成子电路50包括：伪随机二进制序列码发生器。图7示出了根据本公开的一些实施例的随机数生成子电路的示意图，如图7所示，随机数生成子电路51包括：逻辑运算单元512、移位寄存器和多个数据选择器513，随机数种子SG的比特位的位数为n+1，移位寄存器包括n+1级D触发器514，n+1级D触发器514的输入端与n+1个数据选择器513的输出端o1一一对应连接，具体地，第1级D触发器514的输入端连接第1个数据选择器513的输出端o1，第2级D触发器的输入端514连接第2个数据选择器513的输出端o1，依次类推，直至第n+1级D触发器514的输入端连接第n+1个数据选择器513的输出端o1。第1个数据选择器513的第一输入端i1连接逻辑运算单元512的输出端，第j个数据选择器513的第一输入端i1连接第j-1级D触发器514的输出端，其中，j为整数，且1<j≤n+1。随机数种子SG的n+1位比特位的值分别输入到n+1个数据选择器512的第二输入端i2，逻辑运算单元512的两个输入端分别连接后两级D触发器514的输出端。在触发随机数生成子电路51生成随机数时，控制每个数据选择器513的第二输入端i2与输出端o1导通，从而使得随机数种子SG的n+1位数据分别输入n+1级D触发器514的输入端，之后，控制每个数据选择器513的第一输入端i1与输出端o1导通。n+1级D触发器514每次输出的二进制序列中的各位分别记作prbs[0]、prbs[1]……prbs[n]，prbs[n-1]和prbs[n]分别输入至逻辑运算单元512的两个输入端。
例如，随机数生成子电路51经过多次右移生成的多个二进制序列依次排列，组成所述随机数序列，第一个二进制序列中的第一位prbs[0]作为随机数序列的第一位，最后一个二进制序列的最后一位prbs[n]作为随机数序列的最后一位。
例如，随机数种子为01100010，随机数生成子电路51进行第一次右移操作后生成的二进制序列为：10110001；进行第二次右移操作生成的二进制序列为：11011000；进行第三次右移操作生成的二进制序列为：01101100；进行第四次右移操作生成的二进制序列为：00110110，以此类推。随机数序列由四个二进制序列按照生成顺序依次排列后组成，即，随机数序列为10110001110110000110110000110110。
图8示出了根据本公开的一些实施例的随机数生成电路生成的随机数序列的图像化效果示意图，其中，利用随机数生成电路生成的随机数序列包括65536位的随机数，每位随机数为0或1，图8的图像大小为256*256，共包括65536个像素，每个像素点对应一个随机数，每个像素点的灰度由相应的随机数的值确定，随机数为0时，像素点呈黑色，随机数为1时，像素点呈白色。从图8可以看出随机数序列的随机数分布满足白噪声要求，没有明显的图案。
现有技术中的大部分随机数生成器都包含有模拟电路，其生产周期长，成本高，而在本公开实施例中，随机数生成电路的各部分均为数字电路，具有低功耗、低成本的特点，有利于集成在各种芯片中，并且，随机生成电路生成随机数的随机度较高，能够在通信过程中提供更高的安全性和可靠性。
第二方面，本公开还提供一种随机数生成方法，图9示出了根据本公开的一些实施例的随机数生成方法的示意图，该随机数生成方法可以由上述随机数生成电路来执行。如图9所示，本公开实施例中的随机数生成方法包括以下步骤S10至步骤S40。
步骤S10、生成多个脉冲，脉冲的频率随环境参数的变化而变化。
步骤S20、根据输入信号和反馈信号的相位关系生成相位关系指示信号和频率关系指示信号，相位关系指示信号指示输入信号的相位是否超前于反馈信号的相位，频率关系指示信号指示输入信号与反馈信号的频率大小关系。反馈信号根据频率关系指示信号和脉冲的频率而生成。
例如，相位关系指示信号由图3中鉴频鉴相子电路20的第一输出端out1的输出信号和第二输出端out2的输出信号按照第一逻辑规则处理后得到。第一输出端out1的输出信号、第二输出端out2的输出信号、相位关系指示信号均为数字信号。例如，第一数字信号的值为1，第二数字信号的值为0，第一规则为：当第一输出端out1的输出信号的值为1、第二输出端out2的输出信号的值为0时，相位关系指示信号的值为1；当第一输出端out1的输出信号的值为0、第二输出端out2的输出信号的值为1时，相位关系指示信号的值为0；当第一输出端out1的输出信号的值和第二输出端out2的输出信号的值均为1或均为0时，将其丢弃。相位关系指示信号的值为1时，指示输入信号的相位超前于反馈信号的相位；相位关系指示信号的值为0时，指示输入信号的相位落后于反馈信号的相位。
图10示出了根据本公开的一些实施例的生成反馈信号的示意图，如图10所示，反馈信号根据以下步骤S21至步骤S23生成。
步骤S21、根据频率关系指示信号生成频率控制字。
例如，步骤S21由图1中的控制单元31执行。在步骤S21之前，先获取初始的频率控制字，在步骤S21中，当频率关系指示信号指示输入信号的频率fi大于反馈信号的频率fb时，控制单元31将当前的频率控制字减小1；当频率关系指示信号指示输入信号fi的频率小于反馈信号fb的频率时，将当前的频率控制字增大1。
步骤S22、根据频率控制字和脉冲的频率生成中间信号，该中间信号的频率为K*f/F，其中，K为所述脉冲生成子电路生成的所述脉冲的个数，f为步骤S10中生成的脉冲的频率，F为所述频率控制字。
步骤S23、对中间信号进行分频，生成反馈信号。
例如，步骤S23中，对中间信号进行分频的分频系数为1；又例如，步骤S23包括：根据控制参数调节分频系数，利用调节后的分频系数对所述中间信号进行分频。
步骤S30、根据相位关系指示信号生成随机数种子。
在一种实施例中，相位关系指示信号为数字信号，随机数种子为：基于多个相位关系指示信号组合形成的数字信号序列。例如，相位关系指示信号的值为0或1，相位关系指示信号的值为0时，指示输入信号的相位落后于反馈信号的相位，相位关系指示信号为1时，指示输入信号的相位超前于反馈信号的相位。
例如，在预定时长内，鉴频鉴相子电路进行了m(例如，m＝10)次相位对比，生成m个相位关系指示信号，m个相位关系指示信号的值分别为0、1、1、0、0、1、1、1、1、0，则m个相位关系指示信号组成的数字信号序列构成随机数种子，即，0110011110。需要理解的是，m＝10仅为示例性说明，在实际应用中，m可以取更大的值，从而产生更多位数的随机数种子，例如，64位、128位、256位等，从而提高随机数生成子电路的随机度。
步骤S40、根据随机数种子生成随机数序列。
例如，随机数种子为具有多个比特位的二进制数。在一些实施例中，步骤S40由伪随机二进制序列码发生器执行，步骤S40包括：对所述随机数种子的多个比特位的值进行多次右移，每次右移均生成一个二进制序列，随机数序列由至少一个二进制序列组成；其中，第一个二进制序列中的第一位由随机数种子的后两个比特位的值进行预定逻辑运算后生成，第一个二进制序列中的其他位由随机数种子的前n个比特位右移一位生成；第i+1个二进制序列中的第一位由第i个二进制序列的后两位进行预定逻辑运算后生成，第i+1个二进制序列中的其他位由第i个二进制序列的前n位右移一位生成，n为大于0的整数，i为大于0且小于二进制序列总个数的整数。
第三方面，本公开实施例还提供一种电子设备，该电子设备包括本公开实施例中提供的上述随机数生成电路。
本公开实施例中的电子设备可以为通信设备中的芯片。本公开实施例提供的随机数生成电路的各部分均采用数字电路，从而可以轻松地集成在各种芯片中。
本公开实施例中的随机数生成电路生成的随机数的随机度较高，从而提高了电子设备在通信中的安全性以及可靠性。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。
Claims (17)
1.一种随机数生成电路，包括：
脉冲生成子电路，被配置为生成多个脉冲，且所述脉冲的频率随环境参数的变化而变化；
锁频环回路，所述锁频环回路包括：鉴频鉴相子电路，被配置为根据输入信号和反馈信号的相位关系生成相位关系指示信号和频率关系指示信号，所述相位关系指示信号指示所述输入信号的相位是否超前于所述反馈信号的相位，所述频率关系指示信号指示所述输入信号与所述反馈信号的频率大小关系；反馈子电路，被配置为根据所述频率关系指示信号和所述脉冲的频率生成所述反馈信号；
种子生成子电路，被配置为根据所述相位关系指示信号生成随机数种子；
随机数生成子电路，被配置为根据所述随机数种子生成随机数序列；
其中，所述脉冲生成子电路包括：环路振荡器；
所述反馈子电路包括：
控制单元，被配置为根据所述频率关系指示信号生成频率控制字；
数字控制振荡单元，被配置为根据所述频率控制字和所述脉冲的频率生成中间信号，所述中间信号的频率为K*f/F，其中，K为所述脉冲生成子电路生成的所述脉冲的个数，f为所述脉冲的频率，F为所述频率控制字；
第一分频单元，被配置为对所述中间信号进行分频，生成所述反馈信号。
2.根据权利要求1所述的随机数生成电路，其中，所述第一分频单元的分频系数为1。
3.根据权利要求1所述的随机数生成电路，其中，所述第一分频单元还被配置为根据控制参数调节所述第一分频单元的分频系数。
4.根据权利要求1所述的随机数生成电路，其中，所述数字控制振荡单元包括：时间平均频率直接周期合成器。
5.根据权利要求1所述的随机数生成电路，其中，所述相位关系指示信号为数字信号，所述随机数种子为：多个所述相位关系指示信号的值组合得到的二进制数。
6.根据权利要求1所述的随机数生成电路，其中，所述随机数种子为具有n+1个比特位的二进制数，所述随机数生成子电路具体被配置为：对所述随机数种子进行多次右移，每次右移均生成一个二进制序列，所述随机数序列由至少一个所述二进制序列组成；
其中，第一个二进制序列中的第一位由所述随机数种子的后两个比特位的值进行预定逻辑运算后生成，第一个二进制序列中的其他位由随机数种子的前n个比特位右移一位生成；第i+1个二进制序列中的第一位由第i个二进制序列的后两位进行预定逻辑运算后生成，第i+1个二进制序列中的其他位由第i个二进制序列的前n位右移一位生成，n为大于0的整数，i为大于0且小于所述二进制序列总个数的整数。
7.根据权利要求6所述的随机数生成电路，其中，所述预定逻辑运算为异或运算。
8.根据权利要求6所述的随机数生成电路，其中，所述随机数生成子电路包括：伪随机二进制序列码发生器。
9.根据权利要求1所述的随机数生成电路，其中，所述鉴频鉴相子电路包括：
第一输入端，被配置为接收所述输入信号；
第二输入端，被配置为接收所述反馈信号；
第二分频单元，被配置为对所述输入信号进行分频；
寄存器单元，被配置为获取所述第二分频单元的输出信号在所述反馈信号的多个边沿处的多个信号值；
第一逻辑单元，被配置为对所述寄存器单元输出的多个信号值进行逻辑运算，以在所述输入信号的相位超前于所述反馈信号的相位时向第一输出端输出第一数字信号、向第二输出端输出第二数字信号；并在所述输入信号的相位落后于所述反馈信号的相位时向所述第二输出端输出第一数字信号、向所述第一输出端输出第二数字信号；所述相位关系指示信号由所述第一输出端的输出信号和所述第二输出端的输出信号按照第一逻辑规则处理后得到；
第二逻辑单元，被配置为对所述第一输出端和所述第二输出端的输出信号进行逻辑运算，以在所述输入信号的频率大于所述反馈信号的频率时向第三输出端输出所述第一数字信号、向第四输出端输出所述第二数字信号，在所述输入信号的频率小于所述反馈信号的频率时向所述第三输出端输出所述第二数字信号、向所述第四输出端输出所述第一数字信号；所述频率关系指示信号由所述第三输出端的输出信号和所述第四输出端的输出信号按照第二逻辑规则处理后得到。
10.根据权利要求9所述的随机数生成电路，其中，所述寄存器单元包括：第一D触发器、第二D触发器、第三D触发器和第四D触发器，所述第一D触发器的输入端和所述第三D触发器的输入端均与所述第二分频单元的输出端相连，所述第二D触发器的输入端与所述第一D触发器的输出端相连，所述第四D触发器的输入端与所述第三D触发器的输出端相连，所述第一D触发器的时钟端、所述第二D触发器的时钟端和所述第四D触发器的时钟端均与所述第二输入端相连，所述第三D触发器的时钟端通过第一非门与所述第二输入端相连。
11.根据权利要求10所述的随机数生成电路，其中，所述第一逻辑单元包括：第一异或门和第二异或门，所述第一异或门的两个输入端分别与所述第二D触发器的输出端和所述第四D触发器的输出端相连，所述第二异或门的两个输入端分别与第一D触发器的输出端和所述第四D触发器的输出端相连，所述第一异或门的输出端与所述第一输出端相连，所述第二异或门的输出端与所述第二输出端相连；
所述第二逻辑单元包括：第二非门、第三非门、第一与门和第二与门，所述第一与门的两个输入端分别与所述第一输出端和所述第二输出端相连，所述第二与门的其中一个输入端通过所述第二非门与所述第一输出端相连，所述第二与门的另一个输出端通过所述第三非门与所述第二输出端相连。
12.一种用于如权利要求1至11中任一项所述的随机数生成电路的随机数生成方法，包括：
生成多个脉冲，所述脉冲的频率随环境参数的变化而变化；
根据输入信号和反馈信号的相位关系生成相位关系指示信号和频率关系指示信号，所述相位关系指示信号指示所述输入信号的相位是否超前于所述反馈信号的相位，所述频率关系指示信号指示所述输入信号与所述反馈信号的频率大小关系；所述反馈信号根据所述频率关系指示信号和所述脉冲的频率而生成；
根据所述相位关系指示信号生成随机数种子；
根据所述随机数种子生成随机数序列；
其中，所述多个脉冲由环路振荡器生成；
其中，所述反馈信号根据以下步骤生成：
根据所述频率关系指示信号生成频率控制字；
根据所述频率控制字和所述脉冲的频率生成中间信号，所述中间信号的频率为K*f/F，其中，K为所述脉冲生成子电路生成的所述脉冲的个数，f为所述脉冲的频率，F为所述频率控制字；
对所述中间信号进行分频，生成所述反馈信号。
13.根据权利要求12所述的方法，其中，对所述中间信号进行分频的步骤中，分频系数为1。
14.根据权利要求12所述的方法，其中，对所述中间信号进行分频的步骤包括：根据控制参数调节分频系数，利用调节后的分频系数对所述中间信号进行分频。
15.根据权利要求12所述的方法，其中，所述相位关系指示信号为数字信号，所述随机数种子为：多个所述相位关系指示信号的值组合得到的二进制数。
16.根据权利要求12所述的方法，其中，所述随机数种子为具有n+1个比特位的二进制数，
根据所述随机数种子生成随机数序列的步骤包括：
对所述随机数种子进行多次右移，每次右移均生成一个二进制序列，所述随机数序列由至少一个所述二进制序列组成；其中，第一个二进制序列中的第一位由所述随机数种子的后两个比特位的值进行预定逻辑运算后生成，第一个二进制序列中的其他位由随机数种子的前n个比特位右移一位生成；第i+1个二进制序列中的第一位由第i个二进制序列的后两位进行预定逻辑运算后生成，第i+1个二进制序列中的其他位由第i个二进制序列的前n位右移一位生成，n为大于0的整数，i为大于0且小于所述二进制序列总个数的整数。
17.一种电子设备，包括权利要求1所述的随机数生成电路。
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