CN113496965B - 半导体电路和半导体电路的制备方法 - Google Patents
半导体电路和半导体电路的制备方法 Download PDFInfo
- Publication number
- CN113496965B CN113496965B CN202110771025.1A CN202110771025A CN113496965B CN 113496965 B CN113496965 B CN 113496965B CN 202110771025 A CN202110771025 A CN 202110771025A CN 113496965 B CN113496965 B CN 113496965B
- Authority
- CN
- China
- Prior art keywords
- circuit
- inner cavity
- pin
- substrate
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4885—Wire-like parts or pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明涉及一种半导体电路和半导体电路的制备方法,通过电路基板上设置有电路层;电路架体设有内腔,电路基板设置在基板安装区,且电路层靠近内腔的开口;多个引脚分别设置在引脚安装区;多个引脚的第一端分别与电路层电性连接;填充件覆盖连接有各引脚的电路层,且填充内腔;密封盖密封设置在填充有填充件的内腔的开口;各引脚的第二端分别从内腔的开口引出,从而可避免引脚安装区焊接空洞现象,提高了产品可靠性;无需采用切筋成型设备对引脚进行切除整型,简化了引脚制备过程,不会产生因引脚切除而发生漏铜现象;不用采用工艺复杂的阶梯钢网进行印刷,降低了设备成本;通过填充件填充电路架体的内腔,且通过密封盖密封内腔的开口,无需采用塑封设备进行塑封,降低了制备成本。
Description
技术领域
本发明涉及一种半导体电路和半导体电路的制备方法,属于功率半导体器件技术领域。
背景技术
半导体电路是一种将电力电子和集成电路技术结合的功率驱动类产品。半导体电路把功率开关器件和高压驱动电路集成在一起,并内藏有过电压、过电流和过热等故障检测电路。半导体电路一方面接收CPU或DSP的控制信号,驱动后续电路工作,另一方面将系统的状态检测信号送回CPU或DSP进行处理。与传统分立方案相比,半导体电路以其高集成度、高可靠性等优势赢得越来越大的市场,尤其适合于驱动电机的变频器及各种逆变电源,是变频调速,冶金机械,电力牵引,伺服驱动,以及变频家电的一种理想电力电子器件。半导体电路由高速低工耗的管芯和优化的门级驱动电路以及快速保护电路构成。即使发生负载事故或使用不当,也可以使半导体电路自身不受损坏。半导体电路一般使用IGBT作为功率开关元件,并内藏电流传感器及驱动电路的集成结构。面对市场小型化、低成本竞争,对半导体电路高集成和高散热技术提出了更高的要求。
在实现过程中,发明人发现传统技术中至少存在如下问题:现有的半导体电路中,引脚制备过程繁琐,通常需要采用切筋成型设备对引脚进行切除整型,半导体电路制备成本高,容易因引脚切除产生漏铜现象,且引脚区域焊接容易存在空洞现象。
发明内容
基于此,有必要针对传统的设计和制备半导体电路过程中,对于现有的半导体电路中,引脚制备过程繁琐,通常需要采用切筋成型设备对引脚进行切除整型,半导体电路制备成本高,容易因引脚切除产生漏铜现象,且引脚区域焊接容易存在空洞现象的问题。提供一种半导体电路和半导体电路的制备方法。
具体地,本发明公开一种半导体电路,包括:
电路基板,电路基板上设置有电路层;
电路架体,电路架体设有内腔,内腔设有基板安装区和引脚安装区;电路基板设置在基板安装区,且电路层靠近内腔的开口;
多个引脚,多个引脚分别设置在引脚安装区;多个引脚的第一端分别与电路层电性连接;
填充件,填充件覆盖连接有各引脚的电路层,且填充内腔;
密封盖,密封盖密封设置在填充有填充件的内腔的开口;
其中,各引脚的第二端分别从内腔的开口引出。
可选地,基板安装区位于内腔的底部,呈中空结构;基板安装区设置有第一限位框边和第二限位框边;第一限位框边与第二限位框边相对设置。
可选地,第一限位框边设置有多个第一卡槽,靠近第一限位框边的内腔侧壁设置有对应第一卡槽的第二卡槽;各第一卡槽与各第二卡槽一一对应连通;第二限位框边设置有多个第三卡槽,靠近第二限位框边的内腔侧壁设置有对应第三卡槽的第四卡槽;各第三卡槽与各第四卡槽一一对应连通;各第一卡槽和各第二卡槽之间,以及各第三卡槽与各第四卡槽之间组成引脚安装区。
可选地,引脚包括第一引脚段,以及与第一引脚段连接的第二引脚段;第一卡槽和第三卡槽分别用于容纳相应的第一引脚段,第二卡槽和第四卡槽分别用于容纳相应的第二引脚段。
可选地,各第一引脚段分别通过金属线与电路层连接;各第二引脚段的高度高于内腔侧壁的高度,且各第二引脚段分别从内腔的开口引出。
可选地,第一引脚段位于基板与填充件之间,第二引脚段位于内腔侧壁与填充件之间。
可选地,第一引脚段与对应的第二引脚段垂直设置。
可选地,电路基板上设置有绝缘层,绝缘层位于电路基板与电路层之间;电路层包括电路布线层,以及配置于电路布线层上的电路元件;电路布线层设于绝缘层上。
本发明还公开一种根据上述的半导体电路的制备方法,包括以下步骤:
提供电路基板和电路架体;
在电路基板上制备电路层;
在电路架体的引脚安装区配设多个引脚,将具有电路层的电路基板通过粘接剂固定设置在电路架体的基板安装区,且通过金属线分别将各引脚与电路层电性连接;
在设置有电路基板和多个引脚的电路架体的内腔注入填充件,以使连接有各引脚的电路层上覆盖有填充件,且内腔填充满填充件;
在填充有填充件的内腔上配设密封盖,以使密封盖密封内腔的开口,且各引脚的第二端分别从内腔的开口引出形成半导体电路。
可选地,具有电路层的电路基板通过粘接剂固定设置在电路架体的基板安装区的步骤包括:
分别在基板安装区的第一限位框边和第二限位框边上涂敷粘接剂,第一限位框边与第二限位框边相对设置;
将电路基板放置在基板安装区,以使电路基板限位粘接在第一限位框边和第二限位框边上,且电路层朝向内腔的开口,通过对粘接剂固化以使电路基板固定在电路架体上。
上述技术方案中的一个技术方案具有如下优点和有益效果:
上述的半导体电路的各实施例中,通过电路基板上设置有电路层;电路架体设有内腔,内腔设有基板安装区和引脚安装区;电路基板设置在基板安装区,且电路层靠近内腔的开口;多个引脚分别设置在引脚安装区;多个引脚的第一端分别与电路层电性连接;填充件覆盖连接有各引脚的电路层,且填充内腔;密封盖密封设置在填充有填充件的内腔的开口;各引脚的第二端分别从内腔的开口引出,从而可以避免引脚安装区焊接空洞现象,提高了产品可靠性;无需采用切筋成型设备对引脚进行切除整型,简化了引脚制备过程,不会产生因引脚切除而产生漏铜现象;不用采用工艺复杂的阶梯钢网进行印刷,降低了设备成本;通过填充件填充电路架体的内腔,且通过密封盖密封内腔的开口,无需采用塑封设备进行塑封,降低了制备成本。
附图说明
图1为本发明实施例的引脚的结构示意图;
图2为本发明实施例的电路架体的第一视角结构示意图;
图3为本发明实施例的电路架体的第二视角结构示意图;
图4为本发明实施例的引脚与电路架体结合的第一视角结构示意图;
图5为本发明实施例的引脚与电路架体结合的第二视角结构示意图;
图6为本发明实施例的电路基板的结构示意图;
图7为本发明实施例的电路基板、电路架体和引脚结合的结构示意图;
图8为本发明实施例的半导体电路的内部结构示意图;
图9为本发明实施例的密封盖的结构示意图;
图10为本发明实施例的半导体电路的爆炸结构示意图;
图11为本发明实施例的半导体电路的第一视角结构示意图;
图12为本发明实施例的半导体电路的第二视角结构示意图;
图13为图12中A-A’方向的剖面结构示意图;
图14为本发明实施例的半导体电路的制备方法的流程示意图。
附图标记:
半导体电路10,电路基板100,电路层200,金属线220,电路架体300,内腔310,第一限位框边320,第一卡槽322,第二限位框边330,第二卡槽340,引脚400,第一引脚段410,第二引脚段420,填充件500,密封盖600。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分的实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本申请保护的范围。
需要说明的是,在结构或功能不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了克服上述传统的半导体电路存在的问题,在一个实施例中,如图1-13所示,本发明提出一种半导体电路10,该半导体电路10包括电路基板100、电路架体300、多个引脚400、填充件500和密封盖600。电路基板100上设置有电路层200;电路架体300设有内腔310,内腔310设有基板安装区和引脚400安装区;电路基板100设置在基板安装区,且电路层200靠近内腔310的开口;多个引脚400分别设置在引脚400安装区;多个引脚400的第一端分别与电路层200电性连接;填充件500覆盖连接有各引脚400的电路层200,且填充内腔310;密封盖600密封设置在填充有填充件500的内腔310的开口;其中,各引脚400的第二端分别从内腔310的开口引出。
其中,电路基板100可用于承载整个半导体电路10的高压驱动电路及相应的元器件。电路基板100可由金属材料制成,如1100、5052等材质的铝构成的矩形板材,其厚度相对其它层厚很多,一般为0.8mm至2mm,常用的厚度为1.5mm,主要实现对功率器件等元器件的导热和散热作用。又如,电路基板100还可以是其它的导热性良好的金属材料制成,例如,可以是铜材质的矩形板材。需要说明的是,本申请的电路基板100形状不限定于是矩形形状,还可以是圆形或梯形等形状。电路基板100上设置有电路层200,电路层200上设有功率开关器件和高压驱动电路等内部电路。功率开关器件和高压驱动电路之间通过邦定金属线电性连接。
电路架体300可通过将非金属材料注入特制模具上制备而成,电路架体300上设置有内腔310,内腔310上设置有基板安装区和引脚400安装区,基板安装区的形状与电路基板100的形状相同,基板安装区设有安装口,电路基板100的尺寸大于安装口的尺寸。在一个示例中,通过在安装口的四周边上设置粘接剂,将电路基板100粘接在基板安装区上,通过粘接剂固化后,实现电路基板100牢固粘接在基板安装区上;另外,电路层200能够穿透安装口,以使电路层200朝向内腔310的开口。引脚400安装区布设在基板安装区的两侧,引脚400安装区设置有多个引脚400安装位,引脚400安装位呈卡槽结构。在一个示例中,引脚400安装位的卡槽深度大于或等于引脚400的厚度,以使引脚400能够完全卡位装配在引脚400安装位上。需要说明的是,电路架体300的厚度可根据电路层200上的内部元器件高度、邦定金属线线弧高度、绝缘耐压以及爬电距离设计要求而确定,例如,电气间隙要求一般电路架体300的尺寸为3mm~8mm。
引脚400可用来传输信号至电路基板100上的相应内部电路,以及将电路层200上的相应内部电路输出的信号传输给外部模块。多个引脚400可根据传输信号的电压强弱不同划分为若干各低压引脚400和若干个高压引脚400。低压引脚400指的是用于传输低压逻辑控制信号的引脚400端子,用来连接MCU芯片和IC控制线路等低压控制电路;例如,低压引脚400的第一端可通过邦定金属线与电路层200上的检测电路或低压控制电路电性连接,其中邦定金属线可以是金、铝、铜等材质的金属线。高压引脚400指的是用于传输高压功率输出信号的引脚400端子,用来连接电路层200上的高压驱动电路;例如,高压引脚400的第一端可通过邦定金属线分别与电路层200上的功率开关器件和高压驱动电路电性连接,其中邦定金属线可以是金、铝、铜等材质的金属线。
引脚400的材质可采用C194(-1/2H)板料(化学成分:Cu(≧97.0)、Fe:2.4、P:0.03、Zn:0.12)或KFC(-1/2H)板料(化学成分:Cu(≧99.6)、Fe:0.1(0.05~0.15)、P:0.03(0.025~0.04)),通过冲压或蚀刻工艺对0.5mm的C194或KFC板料进行加工,再对表面进行先镀镍厚度0.1-0.5um,再镀锡厚度2-5um。
需要说明的是,引脚400为分立式引脚400结构,引脚400设置引脚400安装区的引脚400安装位上,引脚400的第一端通过邦定金属线连接电路层200上的相应元器件,引脚400的第二端从内腔310的开口引出,引脚400的第二端高度大于内腔310侧壁的高度。
填充件500可以是软硅胶(即导热硅胶),是一种高端的导热化合物,具有不会固体化,不会导电的特性,可以避免诸如电路短路等风险。例如,填充件500为导热粘接密封硅橡胶,是一种单组份、导热型、室温固化有机硅粘接密封胶。通过空气中的水份发生缩合反应放出低分子引起交联固化,而硫化成高性能弹性体,使得填充件500具有卓越的抗冷热交变性能、耐老化性能和电绝缘性能。并具有优异的防潮、抗震、耐电晕、抗漏电性能和耐化学介质性能。可持续在-60~~280℃的温度环境使用,且能够保持性能不变,不溶胀并且对大多数金属和非金属材料具有良好的粘接性,能对电子元器其高粘结性能和超强的导热效果。密封盖600采用非金属绝缘材料制备而成,密封盖600的厚度可以是0.1mm-1mm,密封盖600的作用是将填充件500密封在电路架体300的内腔310内,避免填充件500泄露。密封盖600的形状尺寸与内腔310的开口形状尺寸相同,可通过在电路基板100的内腔310开口处设置粘接剂,然后将密封盖600粘接在内腔310开口处,通过对粘接剂固化后,实现将密封盖600密封设置在内腔310的开口处。密封盖600可用来对填充有填充件500的内腔310的开口进行密封,使得将电路基板100的电路层200、引脚400的第一端和填充件500密封在电路架体300的内腔310内,起到保护内部的线路,以及绝缘耐压的作用。
电路架体300在制备过程中,可通过塑封工艺,将非金属材料注入到特制模具中,通过脱模得到电路架体300。非金属材料可以是热固性高分子,如环氧树脂、酚醛树脂、硅胶、氨基、不饱和树脂;为了提高散热能力,非金属材料可以为含有金属、陶瓷、氧化硅、石墨烯等粉末或纤维的复合材料。在一个示例中,非金属材料采用的材料可以是以环氧树脂为基体树脂,以高性能酚醛树脂为固化剂,加入硅微粉等为填料,以及添加多种助剂混配而成的模塑料。可根据不同的设计要求,设计不同形状的特制模具,进而可注塑得到不同形状结构的电路架体300。例如,电路架体300可以是长方体结构。
具体的,通过特制模具注塑得到电路架体300,使得电路架体300具有基板安装区和引脚400安装区;通过在电路基板100的第一板面上设置电路层200,第一板面的尺寸大于电路层200的尺寸,即使得电路层200的外围具有粘接在基板安装区的工艺边。在制备过程中,将各引脚400分别设置在引脚400安装区上相应的引脚400安装位上,各引脚400的第一端靠近基板安装区,各引脚400的第二端从电路架体300的内腔310开口延伸处理。在电路架体300的基板安装区的背面侧边设置粘接剂,将设置有电路层200的电路基板100从电路架体300的内腔310底部的背面放置在基板安装区上,且电路层200靠近内腔310的开口,通过固化粘接剂将电路基板100与基板安装区牢固粘接。然后通过邦定金属线将电路层200上相应的电路元件之间实现电性连接,以及通过邦定金属线将各引脚400的第一端分别与电路层200上相应的电路元件电性连接。然后在电路架体300的内腔310上注入填充件500,使得填充件500覆盖在电路层200上,且填充满内腔310,例如通过灌封设备将软硅胶灌入到电路架体300的内腔310里面,使得软硅胶将整个电路层200的电路元件和邦定金属线覆盖,实现电性绝缘,且起到抗震、防潮和散热效果。最后将密封盖600覆盖在填充件500的表面,得到本申请实施例的半导体电路10,通过密封盖600密封设置在填充有填充件500的内腔310的开口,防止填充件500泄露。
进一步的,先将已经做好的电路基板100放入到特制载具(载具可以是铝、合成石、陶瓷、PPS等耐高温200℃以上的材料),在电路基板100上设置铜箔层,在铜箔层预留的元器件安装位通过刷锡膏或点银胶将功率器件芯片通自动粘晶设备(DA机)贴装到元器件安装位上,通过自动贴片SMT设备将阻、容件贴装到元器件安装位上,然后将整个半成品包括载具一起过回流炉将所有的元器件焊接到对应安装位上,通过视觉检查AOI设备对元器件焊接质量进行检测;通过喷淋、超声等清洗方式,清除残留在电路基板100上的助焊剂和铝屑等异物,进而在电路基板100上设置电路层200。
上述实施例中,通过电路基板100上设置有电路层200;电路架体300设有内腔310,内腔310设有基板安装区和引脚400安装区;电路基板100设置在基板安装区,且电路层200靠近内腔310的开口;多个引脚400分别设置在引脚400安装区;多个引脚400的第一端分别与电路层200电性连接;填充件500覆盖连接有各引脚400的电路层200,且填充内腔310;密封盖600密封设置在填充有填充件500的内腔310的开口;各引脚400的第二端分别从内腔310的开口引出,从而可以避免引脚400安装区焊接空洞现象,引脚400不需要通过焊接与电路层200进行电连接,简化了生产工序,提供生产效率和产品可靠性;引脚400不需要与电路层200焊接,中间不存在应力,降低了绝缘层210分层的风险;无需采用切筋成型设备对多余的假引脚400及增强筋进行切除,简化了引脚400制备过程,不会产生因引脚400切除而产生漏铜现象;不需要事先在焊接位置涂焊接涂料,不用采用工艺复杂的阶梯钢网进行印刷,简化了工艺,降低了设备成本;通过填充件500灌封入电路架体300的内腔310,且通过密封盖600密封内腔310的开口,无需采用塑封设备进行塑封,相对传统的塑封工艺减少了模具和设备,无封装气孔风险,降低了制备成本。
在本发明的一些实施例中,如图2和3中,基板安装区位于内腔310的底部,呈中空结构;基板安装区设置有第一限位框边320和第二限位框边330;第一限位框边320与第二限位框边330相对设置。
其中,基板安装区为中空结构,即内腔310的底部具有安装口,安装口的形状尺寸与电路层200的形状尺寸相同;例如安装口可以但不限于是矩形。第一限位框边320和第二限位框边330分别靠近电路架体300的内腔310侧壁,第一限位框边320的背面(即远离内腔310的一面)呈台阶状,第二限位框边330的背面(即远离内腔310的一面)呈台阶状。装配时,在第一限位框边320、第二限位框边330上刷一层粘接剂,将电路基板100从电路架体300的底部背面进行装配,使得电路基板100上的工艺边限位贴合在第一限位框边320、第二限位框边330上,电路基板100上的电路层200穿过安装口,且朝向内腔310开口。需要说明的是,电路基板100上的工艺边指的是电路层200外围的部分基板边。例如将电路基板100的一侧面划分为电路层200区和位于电路层200外围的工艺边区,电路层200布设在电路层200区,工艺边区用于与第一限位框边320、第二限位框边330贴合设置。
在本发明的一些实施例中,如图2和10中,第一限位框边320设置有多个第一卡槽322,靠近第一限位框边320的内腔310侧壁设置有对应第一卡槽322的第二卡槽340;各第一卡槽322与各第二卡槽340一一对应连通;第二限位框边330设置有多个第三卡槽(未示出),靠近第二限位框边330的内腔310侧壁设置有对应第三卡槽的第四卡槽(未示出);各第三卡槽与各第四卡槽一一对应连通;各第一卡槽322和各第二卡槽340之间,以及各第三卡槽与各第四卡槽之间组成引脚400安装区。
其中,第一限位框边320的正面(即靠近内腔310开口的一面)布设有多个第一卡槽322,各个第一卡槽322之间的间距可根据电路层200上的电路元件布局以及爬电距离要求等确定。在靠近第一限位框边320的内腔310侧壁设置有多个第二卡槽340,各个第二卡槽340与各个第一卡槽322一一对应设置,且第一卡槽322与相应的第二卡槽340连通。在一个示例中,第一卡槽322与相应的第二卡槽340相互垂直。
第二限位框边330的正面(即靠近内腔310开口的一面)布设有多个第三卡槽,各个第三卡槽之间的间距可根据电路层200上的电路元件布局以及爬电距离要求等确定。在靠近第二限位框边330的内腔310侧壁设置有多个第四卡槽,各个第三卡槽与各个第四卡槽一一对应设置,且第三卡槽与相应的第四卡槽连通。在一个示例中,第三卡槽与相应的第四卡槽相互垂直。
进一步的,如图1和4中,引脚400包括第一引脚段410,以及与第一引脚段410连接的第二引脚段420;第一卡槽322和第三卡槽分别用于容纳相应的第一引脚段410,第二卡槽340和第四卡槽分别用于容纳相应的第二引脚段420。
其中,引脚400可划分为第一引脚段410和第二引脚段420,第一引脚段410的尺寸与第一卡槽322槽内尺寸相适配,第二引脚段420的尺寸与第二卡槽340槽内尺寸相适配。在一个示例中,可通过对引脚400进行折弯处理,使得第一引脚段410垂直于第二引脚段420。引脚400装配时,将一部分引脚400的第一引脚段410对准第一卡槽322,第二引脚段420对准第二卡槽340,分别向第一引脚段410和第二引脚段420施加压力,进而使得第一引脚段410卡入第一卡槽322,第二引脚段420卡入第二卡槽340。另外可将另一部分的引脚400的第一引脚段410对准第三卡槽,第二引脚段420对准第四卡槽,分别向第一引脚段410和第二引脚段420施加压力,进而使得第一引脚段410卡入第三卡槽,第二引脚段420卡入第四卡槽。
进一步的,各第一引脚段410分别通过金属线与电路层200连接;各第二引脚段420的高度高于内腔310侧壁的高度,且各第二引脚段420分别从内腔310的开口引出。
其中,引脚400设置在引脚400安装区后,可通过金属线(即邦定金属线)将第一引脚段410与电路层200上的相应电路元件实现电性连接。第二引脚段420的高度高于内腔310侧壁的高度,即第二引脚段420的部分未被填充件500填充,使得第二引脚段420能够从内腔310的开口引出(即部分第二引脚段420从第二卡槽340引出,另一部分第二引脚段420从第四卡槽引出),便于第二引脚段420与外部模块连接。
进一步的,第一引脚段410位于基板与填充件500之间,使得第一引脚段410限位在基板与填充件500之间,防止第一引脚段410移动;第二引脚段420位于内腔310侧壁与填充件500之间,使得第一引脚段410限位在基板与填充件500之间,防止第一引脚段410移动,实现电路架体300与引脚400的固定。
上述实施例中,采用分立式引脚400设置在电路架体300相应的引脚400安装位上,通过将电路基板100设置在电路架体300相应的基板安装位上,引脚400通过邦定金属线与电路层200电性连接,填充件500灌封入内腔310里,并通过密封盖600密封设置在填充有填充件500的内腔310的开口,且引脚400的第二端从内腔310开口引出,得到本申请实施例的半导体电路10,本申请实施例中无需采用切筋成型设备对多余的假引脚400及增强筋进行切除,降低设备成本;引脚400方式不需要通过焊接与电路层200进行电连接,无焊接空洞风险,简化了生产工序,提高了生产效率;不需要预先在焊接位置涂焊接涂料,不用采用阶梯钢网,简化了工艺,降低了成本;引脚400不需要与铜箔层焊接,中间不存在应力,降低了绝缘层210分层的风险;无需采用塑封设备进行塑封,相对传统的塑封工艺减少了模具和设备,无封装气孔风险,降低了制备成本。
需要说明的是,电路架体300还设置有螺钉安装孔,螺钉安装孔位于电路架体的外侧。在一个示例,螺钉安装孔为开口孔。
在本发明的一些实施例中,电路基板100上设置有绝缘层(未示出),绝缘层位于电路基板100与电路层200之间;电路层200包括电路布线层,以及配置于电路布线层上的电路元件;电路布线层设于绝缘层上。
其中,绝缘层可用来防止电路层200与电路基板100进行导电。绝缘层设置于电路基板100的表面,其厚度相对电路基板100较薄,一般在50um至150um,常用为110um。在绝缘层上设置电路层200,使得电路层200与电路基板100之间绝缘。电路布线层由铜等金属构成且和电路基板100绝缘,电路布线层包括由蚀刻的铜箔构成电路线路,线路层厚度也较薄,如70um左右。在一个示例中,电路布线层还包括靠近电路基板100的侧边位置设置的焊盘,可以采用2盎司铜箔形成上述的电路布线层。最后在电路布线层上还可以涂覆一层较薄的绿油层,以起到线路隔离作用,隔断电路线路与电路线路之间的电连接。多个电路元件设在电路布线层上,多个电路元件之间或者电路元件与电路布线层之间可通过邦定金属线电连接;电路元件可通过焊接的方式与电路布线层固定。
在一个示例中,电路元件可采用晶体管或二极管等有源元件、或者电容或电阻等无源元件。另外,也可以通过由铜等制成的散热器将功率元件等发热量大的元件固定在电路基板100上。绝缘层覆盖电路基板100至少一个表面形成。且形成密封层的环氧树脂等树脂材料内可高浓度填充氧化铝、碳化硅铝等填料提高热导率,为了提高热导率,填料可采用角形,为了规避填料损坏电路元件表面的风险,填料可采用球形。
在本发明的一些实施例中,如图14所示,还提出一种上述实施例提到的半导体电路的制备方法,该制备方法包括以下步骤:
步骤S100、提供电路基板和电路架体。
步骤S200、在电路基板上制备电路层。
步骤S300、在电路架体的引脚安装区配设多个引脚,将具有电路层的电路基板通过粘接剂固定设置在电路架体的基板安装区,且通过金属线分别将各引脚与电路层电性连接。
步骤S400、在设置有电路基板和多个引脚的电路架体的内腔注入填充件,以使连接有各引脚的电路层上覆盖有填充件,且内腔填充满填充件。
步骤S500、在填充有填充件的内腔上配设密封盖,以使密封盖密封内腔的开口,且各引脚的第二端分别从内腔的开口引出形成半导体电路。
具体而言,具体而言,半导体电路具体的制备过程为:根据需要的电路布局设计大小合适的电路基板和电路架体,对于一般的半导体电路,一枚的大小可选取64mm×30mm;将做好的电路基板放入到特制载具(载具可以是铝、合成石、陶瓷、PPS等耐高温200℃以上的材料),在电路基板上制备绝缘层,接着在绝缘层的表面压合铜箔,然后通过将铜箔进行蚀刻,局部的取出铜箔,以形成电路布线层;在电路层预留的元器件安装位通过刷锡膏或点银胶将功率器件芯片通过自动粘晶设备(DA机)贴装到元器件安装位上,通过自动贴片SMT设备将阻、容件贴装到元器件安装位上,通过机械手或人工将引脚放置到对应的安装位并通过载具进行固定;然后将整个半成品包括载具一起过回流炉将所有的元器件焊接到对应安装位上,通过视觉检查AOI设备对元器件焊接质量进行检测,通过喷淋、超声等清洗方式,清除残留在所述金属铝基板上的助焊剂和铝屑等异物,通过邦定金属线,使电路元件和电路布线间形成连接,进而在电路基板上形成电路层。电路架体可采用非金属材料制备而成,采用预先设定好的特制模具,将非金属材料注入特制模具中,脱模后形成电路架体,使得电路架体上具有内腔,且内腔中设置有基板安装区和引脚安装区。
所有的引脚(如各低压引脚和各高压引脚)由金属基材如铜基材制成,如制成长度C为25mm,宽度K为1.5mm,厚度H为1mm的长条状,为便于装配,将引脚折弯整形成第一引脚段和第二引脚段(其中,第一引脚段长度小于第二引脚段长度),且第一引脚段与第二引脚段相互垂直。然后通过化学镀的方法在引脚表面形成镍层:通过镍盐和次亚磷酸钠混合溶液,并添加了适当的络合剂,在已形成特定形状的铜材表面形成镍层,在金属镍具有很强的钝化能力,能迅速生成一层极薄的钝化膜,能抵抗大气、碱和某些酸的腐蚀。镀镍结晶极细小,镍层厚度一般为0.1μm;接着通过酸性硫酸盐工艺,在室温下将已形成形状和镍层的铜材浸在带有正锡离子的镀液中通电,在镍层表面形成镍锡合金层,镍层厚度一般控制在5μm,镍层的形成极大提高了保护性和可焊性。以此完成引脚的制备。然后将各引脚分别卡入引脚安装区上的相应引脚安装位。
完成引脚安装后,将电路架体倒放,使得电路架体的内腔底部朝上,在基板安装区的限位框边刷一层粘接剂,然后把设置有电路层的电路基板放置在基板安装区,使得电路基板的工艺边通过粘接剂与限位框边贴合,同时电路层穿过基板安装区上的安装口,通过对粘接剂固化,使得电路基板固定在电路架体上。然后通过邦定金属线,将各引脚的第一引脚段分别于电路层上的相应电路元件建立电性连接。
接着可采用灌封工艺,通过灌封设备将填充件(如软硅胶)灌入到电路架体的内腔中,使得填充件将整个电路的元器件、邦定线和引脚的一部分覆盖在内腔中,即通过填充件(如软硅胶)至少将电路布线、电路元件、金属线密封;通过填充件(如软硅胶)至少将引脚与电路布线的连接部分密封,并且向外延伸的引脚至少有一部分未被填充件(如软硅胶)密封而露出。最后将密封盖覆盖在填充件表面,即覆盖在内腔开口处,通过密封盖对内腔开口进行密封,防止填充件泄露。
最后,经过打标工序后形成封装半成品;通过电参数测试机对封装半产品进行电性能测试,进而形成半导体电路。
上述实施例中,通过在电路基板上制备电路层;电路基板设置在电路架体的基板安装区,且电路层靠近内腔的开口;多个引脚分别设置在引脚安装区;多个引脚的第一端分别与电路层电性连接;填充件覆盖连接有各引脚的电路层,且填充内腔;密封盖密封设置在填充有填充件的内腔的开口;各引脚的第二端分别从内腔的开口引出,从而可以避免引脚安装区焊接空洞现象,引脚不需要通过焊接与电路层进行电连接,简化了生产工序,提供生产效率和产品可靠性;引脚不需要与电路层焊接,中间不存在应力,降低了绝缘层分层的风险;无需采用切筋成型设备对多余的假引脚及增强筋进行切除,简化了引脚制备过程,不会产生因引脚切除而产生漏铜现象;不需要事先在焊接位置涂焊接涂料,不用采用工艺复杂的阶梯钢网进行印刷,简化了工艺,降低了设备成本;通过填充件灌封入电路架体的内腔,且通过密封盖密封内腔的开口,无需采用塑封设备进行塑封,相对传统的塑封工艺减少了模具和设备,无封装气孔风险,降低了制备成本。另外,采用本申请实施例的灌封工艺,不像传统的塑封会产生封装应力,无需进行PMC后固化,减少了加工工序;而且采用灌封工艺不会产生冲线现象,提高了半导体电路制备的可靠性。
在本发明的一些实施例中,具有电路层的电路基板通过粘接剂固定设置在电路架体的基板安装区的步骤包括:
分别在基板安装区的第一限位框边和第二限位框边上涂敷粘接剂,第一限位框边与第二限位框边相对设置;
将电路基板放置在基板安装区,以使电路基板限位粘接在第一限位框边和第二限位框边上,且电路层朝向内腔的开口,通过对粘接剂固化以使电路基板固定在电路架体上。
具体而言,在第一限位框边、第二限位框边上刷一层粘接剂,将电路基板从电路架体的底部背面进行装配,使得电路基板上的工艺边限位贴合在第一限位框边、第二限位框边上,电路基板上的电路层穿过安装口,且朝向内腔开口。需要说明的是,电路基板上的工艺边指的是电路层外围的部分基板边。例如将电路基板的一侧面划分为电路层区和位于电路层外围的工艺边区,电路层布设在电路层区,工艺边区用于与第一限位框边、第二限位框边贴合设置。第一限位框边和第二限位框边分别靠近电路架体的内腔侧壁,第一限位框边的背面(即远离内腔的一面)呈台阶状,第二限位框边的背面(即远离内腔的一面)呈台阶状。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
在本发明的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中,“多个”的含义是至少两个,例如两个,三个等,除非另有明确具体的限定。
在本发明中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系,除非另有明确的限定。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中,除非另有明确的规定和限定,第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触,或第一和第二特征通过中间媒介间接接触。而且,第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方,或仅仅表示第一特征水平高度小于第二特征。
尽管上面已经示出和描述了本发明的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本发明的限制,本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (7)
1.一种半导体电路,其特征在于,包括:
电路基板,所述电路基板上设置有电路层;
电路架体,所述电路架体设有内腔,所述内腔设有基板安装区和引脚安装区;所述电路基板设置在所述基板安装区,且所述电路层靠近所述内腔的开口;
多个引脚,多个所述引脚分别设置在所述引脚安装区;多个所述引脚的第一端分别与所述电路层电性连接;
填充件,所述填充件覆盖连接有各所述引脚的电路层,且填充所述内腔;
密封盖,所述密封盖密封设置在填充有所述填充件的所述内腔的开口,所述密封盖的厚度是0.1mm-1mm;
其中,各所述引脚的第二端分别从所述内腔的开口引出;
所述基板安装区位于所述内腔的底部,呈中空结构;所述基板安装区设置有第一限位框边和第二限位框边;所述第一限位框边与所述第二限位框边相对设置;
所述第一限位框边设置有多个第一卡槽,靠近所述第一限位框边的内腔侧壁设置有对应所述第一卡槽的第二卡槽;各所述第一卡槽与各所述第二卡槽一一对应连通;所述第二限位框边设置有多个第三卡槽,靠近所述第二限位框边的内腔侧壁设置有对应所述第三卡槽的第四卡槽;各所述第三卡槽与各所述第四卡槽一一对应连通;各所述第一卡槽和各所述第二卡槽之间,以及各所述第三卡槽与各所述第四卡槽之间组成所述引脚安装区;
所述引脚包括第一引脚段,以及与所述第一引脚段连接的第二引脚段;所述第一卡槽和所述第三卡槽分别用于容纳相应的所述第一引脚段,所述第二卡槽和所述第四卡槽分别用于容纳相应的所述第二引脚段。
2.根据权利要求1所述的半导体电路,其特征在于,各所述第一引脚段分别通过金属线与所述电路层连接;各所述第二引脚段的高度高于所述内腔侧壁的高度,且各所述第二引脚段分别从所述内腔的开口引出。
3.根据权利要求2所述的半导体电路,其特征在于,所述第一引脚段位于所述基板与所述填充件之间,所述第二引脚段位于所述内腔侧壁与所述填充件之间。
4.根据权利要求3所述的半导体电路,其特征在于,所述第一引脚段与对应的所述第二引脚段垂直设置。
5.根据权利要求1至4任意一项所述的半导体电路,其特征在于,所述电路基板上设置有绝缘层,所述绝缘层位于所述电路基板与所述电路层之间;所述电路层包括电路布线层,以及配置于所述电路布线层上的电路元件;所述电路布线层设于所述绝缘层上。
6.一种根据权利要求1至5任意一项所述的半导体电路的制备方法,其特征在于,包括以下步骤:
提供电路基板和电路架体;
在所述电路基板上制备电路层;
在所述电路架体的引脚安装区配设多个引脚,将具有所述电路层的电路基板通过粘接剂固定设置在所述电路架体的基板安装区,且通过金属线分别将各所述引脚与所述电路层电性连接;
在设置有所述电路基板和多个所述引脚的所述电路架体的内腔注入填充件,以使连接有各所述引脚的电路层上覆盖有所述填充件,且所述内腔填充满所述填充件;
在填充有所述填充件的所述内腔上配设密封盖,以使所述密封盖密封所述内腔的开口,且各所述引脚的第二端分别从所述内腔的开口引出形成所述半导体电路。
7.一种根据权利要求6所述的半导体电路的制备方法,其特征在于,所述具有所述电路层的电路基板通过粘接剂固定设置在所述电路架体的基板安装区的步骤包括:
分别在所述基板安装区的第一限位框边和第二限位框边上涂敷粘接剂,所述第一限位框边与所述第二限位框边相对设置;
将所述电路基板放置在所述基板安装区,以使所述电路基板限位粘接在所述第一限位框边、所述第二限位框边上,且所述电路层朝向所述内腔的开口,通过对粘接剂固化以使所述电路基板固定在所述电路架体上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110771025.1A CN113496965B (zh) | 2021-07-08 | 2021-07-08 | 半导体电路和半导体电路的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110771025.1A CN113496965B (zh) | 2021-07-08 | 2021-07-08 | 半导体电路和半导体电路的制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113496965A CN113496965A (zh) | 2021-10-12 |
CN113496965B true CN113496965B (zh) | 2025-01-07 |
Family
ID=77996300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110771025.1A Active CN113496965B (zh) | 2021-07-08 | 2021-07-08 | 半导体电路和半导体电路的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113496965B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115547964B (zh) * | 2022-11-29 | 2023-04-18 | 广东汇芯半导体有限公司 | 分立式引脚的功率器件及其制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160040978A (ko) * | 2014-10-06 | 2016-04-15 | 주식회사 솔루엠 | 전력 모듈 및 그 제조 방법 |
CN106997871A (zh) * | 2016-12-23 | 2017-08-01 | 杨杰 | 一种功率模块的封装结构 |
CN216145606U (zh) * | 2021-07-08 | 2022-03-29 | 广东汇芯半导体有限公司 | 半导体电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3377338B2 (ja) * | 1995-07-26 | 2003-02-17 | 松下電工株式会社 | Icパッケージ装着治具付きicソケット |
JP2003318303A (ja) * | 2002-04-23 | 2003-11-07 | Kyocera Corp | 入出力端子および半導体素子収納用パッケージならびに半導体装置 |
JP4141789B2 (ja) * | 2002-10-11 | 2008-08-27 | 三菱電機株式会社 | 電力用半導体装置 |
JP2013093494A (ja) * | 2011-10-27 | 2013-05-16 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
JP6139330B2 (ja) * | 2013-08-23 | 2017-05-31 | 三菱電機株式会社 | 電力用半導体装置 |
-
2021
- 2021-07-08 CN CN202110771025.1A patent/CN113496965B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160040978A (ko) * | 2014-10-06 | 2016-04-15 | 주식회사 솔루엠 | 전력 모듈 및 그 제조 방법 |
CN106997871A (zh) * | 2016-12-23 | 2017-08-01 | 杨杰 | 一种功率模块的封装结构 |
CN216145606U (zh) * | 2021-07-08 | 2022-03-29 | 广东汇芯半导体有限公司 | 半导体电路 |
Also Published As
Publication number | Publication date |
---|---|
CN113496965A (zh) | 2021-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN113113401B (zh) | 半导体电路和半导体电路的制造方法 | |
CN113314515B (zh) | 半导体电路和半导体电路的制备方法 | |
CN113113400B (zh) | 半导体电路和半导体电路的制造方法 | |
JP4967701B2 (ja) | 電力半導体装置 | |
CN216145606U (zh) | 半导体电路 | |
CN114038811A (zh) | 半导体电路和半导体电路的制造方法 | |
KR101994727B1 (ko) | 전력 모듈 패키지 및 그 제조방법 | |
CN113496965B (zh) | 半导体电路和半导体电路的制备方法 | |
CN115513065A (zh) | 半导体电路的制备方法 | |
CN113809020A (zh) | 半导体电路和半导体电路的制造方法 | |
CN113594103A (zh) | 半导体电路 | |
CN113113399A (zh) | Mips和mips的制造方法 | |
CN214848624U (zh) | 半导体电路 | |
CN214848625U (zh) | 半导体电路 | |
CN216413050U (zh) | 半导体电路 | |
CN216413057U (zh) | 半导体电路 | |
CN216162925U (zh) | 半导体电路 | |
CN215869380U (zh) | 模块化智能功率系统 | |
CN216563126U (zh) | 半导体电路 | |
CN114220806B (zh) | 具有整流电路的半导体电路和半导体电路的制备方法 | |
CN216413052U (zh) | 半导体电路 | |
CN215869381U (zh) | 半导体电路 | |
CN216213382U (zh) | 半导体电路 | |
CN217086569U (zh) | 具有整流电路的半导体电路 | |
CN216213384U (zh) | 半导体电路和电子产品 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |