CN113488494A

CN113488494A - 一种内线帧转移ccd的像元倍增及信号转移控制方法

Info

Publication number: CN113488494A
Application number: CN202110782702.XA
Authority: CN
Inventors: 王小东; 汪朝敏; 涂戈; 李佳
Original assignee: CETC 44 Research Institute
Current assignee: CETC 44 Research Institute
Priority date: 2021-07-12
Filing date: 2021-07-12
Publication date: 2021-10-08
Anticipated expiration: 2041-07-12
Also published as: CN113488494B

Abstract

本发明公开了一种内线帧转移CCD的像元倍增及信号转移控制方法，包括光敏区接受光子照射并产生光电子信号、光电子信号积分及倍增、光电子信号的转移、光电子信号的快态转移以及光电子信号的读出，通过在驱动时序上将内线帧转移CCD的工作过程分为光电子信号的收集、积分、转移、快态转移以及读出等过程，保证内线帧转移CCD的微弱目标探测性能，能够有效提高内线帧转移CCD的探测灵敏度。

Description

一种内线帧转移CCD的像元倍增及信号转移控制方法

技术领域

本发明涉及CCD像元倍增及信号转移方式技术领域，特别是涉及一种内线帧转移CCD的像元倍增及信号转移控制方法。

背景技术

传统CCD一般分为线阵类型CCD(Linear CCD)、全帧转移类型(Full FrameTransfer CCD)、帧转移类型(Frame Transfer CCD)、内线转移类型(Interline TransferCCD)、时间延迟积分型(Time Delay Integration CCD)、电子倍增型(ElectronMultiplying CCD)等几种类型的CCD，每种类型CCD有其性能特点和光谱探测优势，应用于不同场景和领域。

内线帧转移CCD(IFT CCD：Interline Frame Transfer Charged CoupledDevice)为新提出的CCD结构。基于像元级倍增IFT CCD原理，IFT CCD在光积分阶段，探测信号较弱的目标物体时，需要像元倍增功能将探测的信号放大，提高IFT CCD的探测灵敏度。而IFT CCD像元倍增时，像元倍增栅需施加较高的电压，会影响像元倍增栅下方像元转移栅、垂直转移栅的驱动高、低电平切换，引入较大串扰，进而影响IFT CCD的整体功能。

发明内容

本发明提供一种内线帧转移CCD的像元倍增及信号转移控制方法，以解决现有技术中在对像元倍增栅施加较高的电压时，会引入较大串扰，进而影响IFT CCD整体功能的问题。

为解决上述问题，本发明提供一种内线帧转移CCD的像元倍增及信号转移控制方法，包括以下步骤：

S1：控制内线帧转移CCD的光敏区接受光子照射并产生光电子信号；

S2：对像元倍增栅施加高电平并保持，光电子信号在像元倍增栅的高电平产生的电场驱动下，由光敏区转移至像元倍增栅下的势阱中，并在转移过程中实现光电子信号的倍增，同时对像元转移栅施加低电平并保持，将光电子信号阻挡在像元倍增栅的一侧；

S3：光电子信号倍增完成后，将像元倍增栅由高电平切换为低电平以及将像元转移栅由低电平切换为高电平并保持，同时对第一垂直转移栅V2驱动相施加高电平并保持，倍增后的光电子信号沿信号输运通道由像元倍增栅转移至第一垂直转移栅V2驱动相的势阱中；

S4：对第一垂直转移栅和存储栅同时施加相同的快态转移脉冲，各像元结构的第一垂直转移栅内的光电子信号以相同的快态转移频率依次向下转移至存储栅中；

S5：控制水平移位寄存器对存储栅内暂存的光电子信号逐行读出。

进一步的，在步骤S1中，所述内线帧转移CCD包括从上至下依次设置的内线转移结构像元阵列、帧转移存储结构阵列和第二垂直转移栅，所述垂直转移栅下方连接有控制所述帧转移存储结构阵列内的光电子信号逐行读出的水平移位寄存器，所述水平移位寄存器的末端通过一过扫位连接有一倍增移位寄存器，所述倍增移位寄存器的末端通过一过扫位连接有一水平输出栅，所述水平输出栅通过一输出节点连接有一读出放大器。

进一步的，所述内线转移结构像元阵列包括多个像元结构，每一像元结构均包括一光敏区、环设在所述光敏区外沿的沟阻以及设于所述光敏区一侧的第一垂直转移栅；所述第一垂直转移栅具有从上至下依次设置的第一垂直转移栅V1驱动相和第一垂直转移栅V2驱动相，在所述第一垂直转移栅V1驱动相或第一垂直转移栅V2驱动相靠近光敏区的一侧从下至上依次层叠连接有转移势垒和像元转移栅；所述光敏区内还设有像元倍增结构，所述像元倍增结构与像元转移栅之间连接有像元倍增栅。

进一步的，所述帧转移存储结构阵列包括多个呈阵列分布的存储栅，所述存储栅对应设置在每一列像元结构的下方，且每一存储栅均具有从上至下依次设置的存储栅SG1驱动相和存储栅SG2驱动相。

进一步的，在步骤S2中，对像元倍增栅施加的高电平值为30V，对像元转移栅施加的低电平值为-10V。

进一步的，在步骤S3中，像元倍增栅由高电平切换为低电平时，该低电平值为0V；像元转移栅由低电平切换为高电平时，该高电平值为5V；以及对第一垂直转移栅V2驱动相施加的高电平值为-10V。

进一步的，在步骤S4中，所述快态转移频率为5MHz～10MHz。

本发明通过控制像元倍增栅、像元转移栅、第一垂直转移栅的V1驱动相和V2驱动相以及存储栅的SG1驱动相和SG2驱动相的驱动时序相互配合，完成内线帧转移CCD的光电子信号收集、倍增、转移、快态转移、读出等过程；在快态转移脉冲的驱动下，将光敏区积分和信号逐行转移从时间上隔离开，避免光敏区在进行光积分的过程中像元倍增栅的高电平影响像元转移栅、第一垂直转移栅的高、低电平切换而引入较大串扰使器件性能降低的问题。

附图说明

图1为本发明一种内线帧转移CCD的像元倍增及信号转移控制方法的流程图。

图2为内线帧转移CCD的结构示意图。

图3为图2中内线转移结构像元阵列与帧转移存储结构阵列的结构示意图。

图4为光电子信号在内线帧转移CCD中倍增及转移过程示意图。

说明书附图标记如下：

内线转移结构像元阵列101、帧转移存储结构阵列102、第二垂直转移栅105、水平移位寄存器106、过扫位107、倍增移位寄存器108、水平输出栅109、输出节点110、读出放大器111、光敏区201、沟阻202、第一垂直转移栅V1驱动相203、第一垂直转移栅V2驱动相204、像元倍增结构205、像元倍增栅206、像元转移栅207、存储栅SG1驱动相208、存储栅SG2驱动相209、第一像元结构401、第二像元结构402、第三像元结构403、第四像元结构404。

具体实施方式

下面结合附图对本发明作进一步说明。

在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

如图1所示，为本发明一种内线帧转移CCD的像元倍增及信号转移控制方法的流程图。本实施例的内线帧转移CCD的像元倍增及信号转移控制方法在驱动时序上将内线帧转移CCD的工作过程分为光电子信号的收集、积分(倍增)、转移、快态转移以及读出等过程，保证内线帧转移CCD的微弱目标探测性能，能够有效提高内线帧转移CCD的探测灵敏度。具体而言，本实施例包括以下步骤：

S1：光电子信号探测。

控制内线帧转移CCD的光敏区201接受光子照射并产生光电子信号。

如图2所示，为内线帧转移CCD的结构示意图。所述内线帧转移CCD包括从上至下依次设置的内线转移结构像元阵列101、帧转移存储结构阵列102和第二垂直转移栅105，所述内线转移结构像元阵列101用于实现光电子信号的探测、积分(倍增)以及转移，所述内线转移结构像元阵列101与帧转移存储结构阵列102共同实现光电子信号的快态转移并将光电子信号暂存在帧转移存储结构阵列102中。所述垂直转移栅下方连接有水平移位寄存器106，所述水平移位寄存器106用于控制所述帧转移存储结构阵列102内暂存的光电子信号逐行读出。所述水平移位寄存器106的末端通过一过扫位107连接有一倍增移位寄存器108，所述倍增移位寄存器108的末端通过一过扫位107连接有一水平输出栅109，所述水平输出栅109通过一输出节点110连接有一读出放大器111，水平移位寄存器106将光电子信号逐行读出后经倍增移位寄存器108以及读出放大器111处理后输入后级电路中。

如图3所示，为内线转移结构像元阵列101与帧转移存储结构阵列102的结构示意图。所述内线转移结构像元阵列101包括多个像元结构，多个像元结构呈矩形阵列分布，每一像元结构均包括一光敏区201、环设在所述光敏区201外沿的沟阻202以及设于所述光敏区201一侧的第一垂直转移栅。所述第一垂直转移栅具有从上至下依次设置的至少两个驱动相，在本实施例中，所述第一垂直转移栅具有两个驱动相，分别为第一垂直转移栅V1驱动相203和第一垂直转移栅V2驱动相204。在所述第一垂直转移栅V1驱动相203或第一垂直转移栅V2驱动相204靠近光敏区201的一侧从下至上依次层叠连接有转移势垒(图中未标示)和像元转移栅207，在本实施例中，所述像元转移栅207设置在第一垂直转移栅V2驱动相204的一侧。所述光敏区201内还设有像元倍增结构205，所述像元倍增结构205与像元转移栅207之间连接有像元倍增栅206。

所述帧转移存储结构阵列102包括多个呈阵列分布的存储栅，所述存储栅对应设置在每一列像元结构的下方，且每一存储栅均具有从上至下依次设置的至少两个驱动相。在本实施例中，所述存储栅具有两个驱动相，分别为存储栅SG1驱动相208和存储栅SG2驱动相209。

如图4所示，为光电子信号在内线帧转移CCD中倍增及转移过程示意图。本实施例以四个像元结构为例进行说明，图4中第一像元结构401和第二像元结构402中的光电子信号的转移路径为①②③④⑤⑥，第三像元结构403和第四像元结构404中的光电子信号的转移路径为⑦⑧⑨⑩。

S2：对光电子进行积分，实现光电子信号倍增。

具体的，在光积分过程中，对像元倍增栅206施加高电平并保持，同时对像元转移栅207施加低电平并保持，在本实施例中，对像元倍增栅206施加的高电平值优选为30V，对像元转移栅207施加的低电平值优选为-10V。

请继续参看图4，图4中①部分为光积分过程。光电子信号在像元倍增栅206的高电平产生的电场驱动下，由光敏区201转移至像元倍增栅206下的势阱中，在光电子信号转移的过程中，由于像元倍增栅206产生的强电场，使得光电子信号发生雪崩倍增效应，使得光电子信号增大，同时，由于像元转移栅207上施加的低电平，使得像元转移栅207下的转移势垒将像元倍增栅206中的光电子信号阻挡在像元倍增栅206一侧，而不会转移到临近的第一垂直转移栅V2驱动相204中去，以此实现光电子信号的倍增。

S3：光电子信号转移。

具体的，光电子信号倍增完成后，将像元倍增栅206由高电平切换为低电平以及将像元转移栅207由低电平切换为高电平并保持，同时对第一垂直转移栅V2驱动相204施加高电平并保持；在本实施例中，像元倍增栅206由高电平切换为低电平时，该低电平值优选为0V；像元转移栅207由低电平切换为高电平时，该高电平值优选为5V；以及对第一垂直转移栅V2驱动相204施加的高电平值优选为-10V。通过像元倍增栅206、像元转移栅207和第一垂直转移栅V2驱动相204的驱动时序相互配合(即根据驱动时序控制像元倍增栅206、像元转移栅207和第一垂直转移栅V2驱动相204之间高、低电平的切换)，使得倍增后的光电子信号通过像元转移栅207的转移势垒进入第一垂直转移栅V2驱动相204的势阱中，完成光电子信号的转移。

请继续参看图4，图4中②部分为光电子信号转移过程。由于像元转移栅207由低电平切换为高电平后，打开了光电子信号由像元倍增栅206转移至第一垂直转移栅的信号输运通道，并且，由于像元倍增栅206由高电平切换为低电平后，抬高了像元倍增结构205的转移势垒，使倍增后的光电子信号沿信号输运通道由像元倍增栅206向第一垂直转移栅V2驱动相204的势阱中转移；同时，由于在第一垂直转移栅V2驱动相204施加的高电平，使得第一垂直转移栅V2驱动相204下的势阱能够接收由像元倍增栅206转移来的光电子信号，实现光电子信号的转移。

S4：光电子信号快态转移。

具体的，对第一垂直转移栅和存储栅同时施加相同的快态转移脉冲，各像元结构的第一垂直转移栅内的光电子信号以相同的快态转移频率依次向下转移至存储栅中。

请继续参看图4，图4中③④⑤⑥为第一像元结构401和第二像元结构402中光电子信号的快态转移过程，⑨⑩为第三像元结构403和第四像元结构404的快态转移过程。光电子信号的快态转移过程，即光敏区201产生的光电子信号，以相对较快的快态转移频率转移到对应的存储栅的过程。在本实施例中，所述快态转移频率为5MHz～10MHz。

光电子信号在快态转移时，以第一行像元结构(即本实施例中的第一像元结构401和第二像元结构402)的第一垂直转移栅V2驱动相204下的光电子信号转移至第一个存储栅SG1驱动相208下为快态转移的开始；以最后一行(即本实施例中的第三像元结构403和第四像元结构404)的第一垂直转移栅V1驱动相203下的光电子信号转移至最后一个存储栅SG2驱动相209下为快态转移的结构。

具体来说，当第一像元结构401和第二像元结构402中的光电子信号沿着③④⑤⑥的路径快态转移时，快态转移脉冲在第一像元结构401和第二像元结构402的第一垂直转移栅V2驱动相204施加高电平，同时在对应的下一像元结构(也即第四像元结构404和第三像元结构403)的第一垂直转移栅V1驱动相203上施加低电平，使第一垂直转移栅V1驱动相203下的势垒处于关断状态，光电子信号被阻隔在第一像元结构401和第二像元结构402的第一垂直转移栅V2驱动相204的势垒中；然后，快态转移脉冲控制下一像元(第四像元结构404和第三像元结构403)的第一垂直转移栅V1驱动相203由低电平切换至高电平，第一垂直转移栅V1驱动相203下的势垒处于开启状态，使得第一像元结构401和第二像元结构402的第一垂直转移栅V2驱动相204的势阱中的光电子信号转移至下一像元结构的第一垂直转移栅V1驱动相203的势阱中；接着重复上述控制过程，直至光电子信号转移至存储栅中。

当第三像元结构403和第四像元结构404中的光电子信号沿着⑨⑩的路径快态转移时，快态转移脉冲在第三像元结构403和第四像元结构404的第一垂直转移栅V2驱动相204施加高电平，同时在该像元结构对应的存储栅SG1驱动相208施加低电平，将光电子信号阻隔在第三像元结构403和第四像元结构404的第一垂直转移栅V2驱动相204的势阱中；然后，控制快态脉冲在对应的存储栅SG1驱动相208施加高电平，使得光电子信号转移至存储栅中。

S5：光电子信号逐行读出。

光电子信号在快态转移完成后，光电子信号暂存在存储栅中，然后控制水平移位寄存器106对存储栅内暂存的光电子信号逐行读出，光电子信号在逐行被读出的过程中，光敏区201又可同时进行下一帧的光电子信号探测和积分过程。

本发明中的内线帧转移CCD像元倍增及信号转移控制方法，内线帧转移CCD在探测信号较弱的目标物体需要像元倍增功能将探测的信号放大从而提高探测灵敏度时，解决了像元倍增栅206施加高电压影响像元倍增栅206下像元转移栅207等其它功能模块引入较大串扰使器件性能降低的问题，可以有效提高内线帧转移CCD的探测灵敏度，提高像元级倍增内线帧转移CCD复杂环境对物体探测的适应性和更高的成像探测性能。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims

1.一种内线帧转移CCD的像元倍增及信号转移控制方法，其特征在于，包括以下步骤：

2.根据权利要求1所述的一种内线帧转移CCD的像元倍增及信号转移控制方法，其特征在于，在步骤S1中，所述内线帧转移CCD包括从上至下依次设置的内线转移结构像元阵列、帧转移存储结构阵列和第二垂直转移栅，所述垂直转移栅下方连接有控制所述帧转移存储结构阵列内的光电子信号逐行读出的水平移位寄存器，所述水平移位寄存器的末端通过一过扫位连接有一倍增移位寄存器，所述倍增移位寄存器的末端通过一过扫位连接有一水平输出栅，所述水平输出栅通过一输出节点连接有一读出放大器。

3.根据权利要求2所述的一种内线帧转移CCD的像元倍增及信号转移控制方法，其特征在于，所述内线转移结构像元阵列包括多个像元结构，每一像元结构均包括一光敏区、环设在所述光敏区外沿的沟阻以及设于所述光敏区一侧的第一垂直转移栅；所述第一垂直转移栅具有从上至下依次设置的第一垂直转移栅V1驱动相和第一垂直转移栅V2驱动相，在所述第一垂直转移栅V1驱动相或第一垂直转移栅V2驱动相靠近光敏区的一侧从下至上依次层叠连接有转移势垒和像元转移栅；所述光敏区内还设有像元倍增结构，所述像元倍增结构与像元转移栅之间连接有像元倍增栅。

4.根据权利要求3所述的一种内线帧转移CCD的像元倍增及信号转移控制方法，其特征在于，所述帧转移存储结构阵列包括多个呈阵列分布的存储栅，所述存储栅对应设置在每一列像元结构的下方，且每一存储栅均具有从上至下依次设置的存储栅SG1驱动相和存储栅SG2驱动相。

5.根据权利要求1所述的一种内线帧转移CCD的像元倍增及信号转移控制方法，其特征在于，在步骤S2中，对像元倍增栅施加的高电平值为30V，对像元转移栅施加的低电平值为-10V。

6.根据权利要求1所述的一种内线帧转移CCD的像元倍增及信号转移控制方法，其特征在于，在步骤S3中，像元倍增栅由高电平切换为低电平时，该低电平值为0V；像元转移栅由低电平切换为高电平时，该高电平值为5V；以及对第一垂直转移栅V2驱动相施加的高电平值为-10V。

7.根据权利要求1所述的一种内线帧转移CCD的像元倍增及信号转移控制方法，其特征在于，在步骤S4中，所述快态转移频率为5MHz～10MHz。