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CN113467188B - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

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CN113467188B CN202010236043.5A CN202010236043A CN113467188B CN 113467188 B CN113467188 B CN 113467188B CN 202010236043 A CN202010236043 A CN 202010236043A CN 113467188 B CN113467188 B CN 113467188B
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Abstract

本发明实施例公开了一种半导体结构及其制备方法，所述半导体结构包括：位于衬底上的功能结构和第一标记结构，且功能结构与第一标记结构的特征尺寸相同；第一介质层位于功能结构和第一标记结构处，且位于功能结构处的厚度与位于第一标记结构处的厚度不同。本发明实施例能够提高制作工艺的对准准确度，同时提高产品良率和生产效率。

Description

半导体结构及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
随着芯片集成度的提高，芯片的制作工艺变得越来越复杂。光刻工艺作为集成电路制作工艺中的关键技术，对层与层之间的对准要求也越来越高，但是随着工艺复杂性的增加以及光刻层数的增加，如何优化芯片的功能结构与标记结构成为亟待解决的问题。
发明内容
针对上述存在问题，本发明实施例提供一种半导体结构及其制备方法，以优化芯片的功能结构和标记结构。
第一方面，本发明实施例提供了一种半导体结构，包括：
位于衬底上的功能结构和第一标记结构，所述功能结构与所述第一标记结构的特征尺寸相同；
第一介质层，位于所述功能结构和所述第一标记结构处，且位于所述功能结构处的厚度与位于所述第一标记结构处的厚度不同。
第二方面，本发明实施例还提供了一种半导体结构的制备方法，包括：
提供衬底；
在所述衬底上形成功能结构和第一标记结构，所功能结构和所述第一标记结构的特征尺寸相同；
在所述功能结构处和所述第一标记结构处形成厚度不等的第一介质层。
本发明实施例提供一种半导体结构及其制备方法，通过将第一标记结构处的第一介质层的厚度设置为不同于位于衬底的功能结构处的第一介质层的厚度，以在采用该第一标记结构作为半导体结构的制作工艺的标记时，使得该第一标记结构具有较高的成像对比度，从而能够提高光刻的准确度；同时提高产品良率和生产效率。
附图说明
图1是本发明实施例提供的一种半导体结构的结构示意图；
图2是本发明实施例提供的又一种半导体结构的结构示意图；
图3是本发明实施例提供的又一种半导体结构的结构示意图；
图4是本发明实施例提供的又一种半导体结构的结构示意图；
图5是本发明实施例提供的又一种半导体结构的结构示意图；
图6是本发明实施例提供的又一种半导体结构的结构示意图；
图7是本发明实施例提供的一种半导体结构的制备方法的流程图；
图8是本发明实施例提供的又一种半导体结构的制备方法的流程图；
图9是本发明实施例提供的又一种半导体结构的制备方法的流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供一种半导体结构，图1是本发明实施例提供的一种半导体结构的结构示意图。如图1所示，半导体结构100包括：位于衬底10上的功能结构11和第一标记结构121，且功能结构11和第一标记结构121的特征尺寸相同；第一介质层20位于功能结构11和第一标记结构121处，且位于功能结构11处的第一介质层20的厚度与位于第一标记结构121处的第一介质层20的厚度不同。
衬底10可以为硅衬底，氮化镓衬底，碳化硅衬底或SOI衬底等半导体衬底。衬底10上的功能结构11和第一标记结构121可采用刻蚀或光刻的方式形成，且所形成的功能结构11和第一标记结构121的特征尺寸相同，该特征尺寸例如可以为最小尺寸和/或最小间距。其中，功能结构能够形成相应的器件，而第一标记结构则作为半导体结构的制作过程中应用到的标记，如光刻机曝光时的对准标记或套刻量测标记等，当然，不限于光刻工艺使用到的标记。
示例性的，如图1所示，采用光刻和刻蚀工艺刻蚀衬底10形成功能结构11和第一标记结构121，在其他示例中，也可以在衬底10上形成介质层，刻蚀该介质层形成所述功能结构和所述第一标记结构，或刻蚀所述衬底和所述介质层形成所述功能结构和所述第一标记结构。功能结构11和第一标记结构121可以包括呈锯齿状的多个凹槽(101和102)，具体的，所述凹槽的尺寸均相同和/或所述相邻凹槽之间的间距也均相同。当功能结构11的特征尺寸为相邻的两个凹槽101之间的间距L1，第一标记结构121的特征尺寸为相邻的两个凹槽102之间的间距L2，则L1与L2相等，即第一标记结构121可与功能结构11具有相同的图形形状。
功能结构11和第一标记结构121可采用自对准双重成像技术(Self-alignedDouble Patterning，SADP)或反向自对准双重成像技术(Reverse Self-aligned DoublePatterning，R-SADP)制备。在采用SADP/R-SADP工艺时，可以形成尺寸非常小的图形结构，例如凹槽101和凹槽102的尺寸范围可以达到1nm～30nm，如10nm，15nm，20nm等；凹槽101之间的间距L1和凹槽102之间的间距L2的尺寸范围可以达到1nm～30nm，如10nm，15nm，20nm等。采用相同工艺制作特征尺寸相同的功能结构和第一标记结构，可以使得第一标记结构的检测或量测结果更能反映功能结构的真实状况，进而提高工艺质量。
第一介质层20位于所述功能结构11和所述第一标记结构121处，且位于所述功能结构11处的厚度与位于所述第一标记结构121处的厚度不同，即第一标记结构121处的第一介质层20的厚度T2可以大于功能结构11处的第一介质层20的厚度T1(如图1所示)；或者，第一标记结构121处的第一介质层20的厚度T2可以小于功能结构11处的第一介质层20的厚度T1(如图2所示)。具体的，第一介质层可采用气相沉积法(Chemical Vapor Deposition，CVD)或原子层沉积法(atomic layer deposition，ALD)等方式形成，第一介质层可以为单层结构，如氮化硅或氧化硅等，第一介质层也可以为复合层结构，如氧化硅和氮化硅的复合层等。当所述第一介质层起隔离作用时，所述复合层结构可以起到更好的隔离效果。作为示例，功能结构11和第一标记结构121为包括如图1所示的呈锯齿状的多个凹槽(101和102)时，第一介质层20在第一标记结构121处的第一介质层20的厚度T2大于功能结构11处的第一介质层20的厚度T1。优选的，第一标记结构121处的第一介质层20的厚度T2的范围例如可以为250nm～350nm。功能结构11处的第一介质层20的厚度T1比所述第一标记结构121处的第一介质层20的厚度T2小50nm～100nm，具体的，所述功能结构11处的第一介质层20的厚度T1为150nm，200nm，250nm或300nm等，使得在保证功能结构正常功能的前提下可以增大第一标记结构121的成像对比度。示例性的，该第一标记结构121可作为第一光刻层对所述衬底的套刻量测标记或光刻机曝光时的对准标记。
本发明实施例通过在位于衬底10上的功能结构11和第一标记结构121处分别形成厚度不同的第一介质层20，使得位于第一标记结构121处的第一介质层20的厚度能够满足对准或测量过程中第一标记结构的成像需求，以在半导体结构100采用第一标记结构121作为制作工艺的对准或测量标记时，能够获得具有较高对比度的第一标记结构的图像，从而能够采用该具有较高成像对比度的第一标记结构121执行制作工艺的对准或测量，即能够提高对准或测量的准确度；同时提高产品良率和生产效率。
可选的，图3是本发明实施例提供的又一种半导体结构的结构示意图。如图3所示，衬底10的功能结构11和第一标记结构121均包括呈锯齿状的多个凹槽(101和102)，且功能结构11的凹槽101和第一标记结构121中均填充有第一介质层20，且位于功能结构11的凹槽101中的第一介质层20与位于第一标记结构121的凹槽102中的第一介质层20的填充高度不同。
示例性的，第一介质层20在功能结构11的凹槽101中的填充高度T1小于第一介质层20在第一标记结构121的凹槽102中的填充高度T2。此时，可在衬底的功能结构11处和第一标记结构121处均形成第一介质层，然后在该第一介质层上形成光刻胶层，并利用光刻工艺去除功能结构11处的光刻胶层，再采用刻蚀工艺去除功能结构11处的部分第一介质层，以在功能结构11处和第一标记结构121处形成厚度不同的第一介质层20。如此，在半导体结构100的制程中，对衬底10的功能结构11处的第一介质层20进行回刻，而对衬底10的第一标记结构121处的第一介质层不回刻，使得功能结构11处的第一介质层20的厚度T1小于第一标记结构121处的第一介质层20的厚度T2。
可选的，继续参考图3，当功能结构11和第一标记结构121包括呈锯齿状的多个凹槽时，第一介质层20在第一标记结构11的凹槽102中的填充高度T2与第一标记结构121的凹槽102的深度相同。
具体的，在凹槽102中填充第一介质层20的第一介质材料，使所填充的第一介质材料的厚度等于凹槽102的深度，即在第一标记结构121处形成第一介质层20的厚度等于第一标记结构121的凹槽的深度，从而无需光刻和刻蚀等回刻步骤，能够减少第一标记结构121处的工艺制程，以防回刻过轻或过度，影响第一标记结构121处的第一介质层20的厚度，从而影响第一标记结构121的成像对比度。如此，当第一介质层20在第一标记结构11的凹槽102中的填充高度T2与第一标记结构121的凹槽102的深度相同时，有利于降低工艺难度，提高产品良率。
为便于描述，本发明实施例均以第一标记结构121处的第一介质层20的厚度和第一标记结构121的凹槽102的深度相同为例，对本发明实施例的技术方案进行示例性的说明。
图4是本发明实施例提供的又一种半导体结构的结构示意图。如图4所示，在第一介质层20上还覆盖有第二介质层30，该第二介质层30的材料例如可以为氮化硅，氧化硅，氮氧化硅或碳氮化硅等。
具体的，在功能结构11处的第一介质层20上和第一标记结构121处的第一介质层20上均覆盖有第二介质层30。该第二介质层30可用于平坦化功能结构11和第一标记结构121。此时，位于功能结构11处的第一介质层20和第二介质层30的总厚度T3可与位于第一标记结构121处的第一介质层20和第二介质层30的总厚度T3'相同。即当位于功能结构11处的第一介质层20的厚度T1小于位于第一标记结构121处的第一介质层20的厚度T2时，位于功能结构11处的第二介质层30的厚度T4大于位于第一标记结构121处的第二介质层30的厚度T5，以使位于功能结构11处的第一介质层20和第二介质层30的总厚度T3与位于第一标记结构121处的第一介质层20和第二介质层30的总厚度T3'相同。
图5是本发明实施例提供的又一种半导体结构的结构示意图。如图5所示，半导体结构100还包括：位于衬底10上的第二标记结构122，且该第二标记结构122的特征尺寸可与功能结构11的特征尺寸相同，即第二标记结构122的最小间距和/或最小尺寸与功能结构11的最小间距和/或最小尺寸相同。
示例性的，如图5所示，第二标记结构122可以包括多个凹槽103，功能结构11同样可以包括多个凹槽101，此时相邻的两个凹槽101之间的间距L1可以等于相邻的两个凹槽103之间的最小间距L3。其中，第二标记结构122整体的图形形状可与功能结构11整体的图形形状不同。示例性的，该第二标记结构122可作为第二光刻层对所述衬底的套刻量测标记或光刻机曝光时的对准标记。
可选的，继续参考图5，该半导体结构100还可以包括第三介质层40。该第三介质层40仅覆盖功能结构11处的第二介质层30，而未覆盖第二标记结构122处的第二介质层30。
具体的，第三介质层40可以为半导体结构100中的金属互连层，实现该半导体结构100中各器件之间的信号传输。此时，第三介质层40例如可以为金属层，该金属层的材料例如可以为钨，钴或铝等。第三介质层40也可以为复合导电层，例如为氮化钛和钨的组合层等。第三介质层40会覆盖功能结构处的第二介质层30而不会覆盖第二标记结构122处的第二介质层30，以防采用第二标记结构122执行制作工艺时，该第二标记结构122被第三介质层40遮挡，而影响成像对比度。如此，通过在功能结构11处形成第三介质层40，而不在第二标记结构122处形成第三介质层40，以使第二标记结构122在半导体结构100的制作工艺中满足成像要求，从而能够使第二标记结构122能够具有较高的成像对比度。
图6是本发明实施例提供的又一种半导体结构的结构示意图。如图6所示，衬底10上还设置有第三标记结构123，该第三标记结构123的特征尺寸与功能结构11的特征尺寸不同。
示例性的，如图6所示，第三标记结构123可以为包括凹槽结构，而功能结构11可以包括成锯齿状的多个凹槽101，且相邻的两个凹槽101之间的间距L1与相邻的两个凹槽104之间的最小间距L4不同，即第三标记结构123的特征尺寸可以大于功能结构11的特征尺寸。此时，第三标记结构123的图形形状与功能结构11的图形形状不同。示例性的，该第三标记结构123可作为第二光刻层对第一光刻层的套刻量测标记或光刻机曝光时的对准标记。
参考图6，位于第三标记结构123的凹槽104处的第一介质层20的厚度T1'与位于功能结构11处的第一介质层20的厚度T1相同。即在对功能结构11处的第一介质层20进行回刻时，可同时回刻第三标记结构123处的第一介质层20，使得第三标记结构123处的第一介质层20与功能结构11处的第一介质层20具有相同的厚度。
可选的，继续参考图6，位于第三标记结构123的凹槽104处的第一介质层20和第二介质层30的总厚度T3'与位于功能结构11处的第一介质层20和第二介质层30的总厚度T3相同。此时，当位于第三标记结构123的凹槽104处的第一介质层20的厚度T1'与位于功能结构11处的第一介质层20的厚度T1相同时，位于第三标记结构123处的第二介质层30的厚度T4'与位于功能结构11处的第二介质层30的厚度T4相同。
同时，位于第三标记结构123处的第三介质层40也可以覆盖该第三标记结构123处的第二介质层，使得第三标记结构123的凹槽104处的膜层厚度与功能结构11处的膜层厚度相同，并且在第三标记结构123除凹槽104之外的区域上的第三介质层40与在第三标记结构123的凹槽104处的第三介质层的高度不同，如此设置，可以增强第三标记结构123的成像对比度，同时有利于兼容第一标记结构、第二标记结构、第三标记结构和功能结构的制作工艺，降低工艺成本。
如此，当本发明实施例提供的半导体结构包括：位于衬底上的第一标记结构、第二标记结构、第三标记结构和功能结构，且第一标记结构、第二标记结构、第三标记结构的作用不同时，对第一标记结构、第二标记结构和第三标记结构的结构设计要求不同。如此，可以增强第一标记结构、第二标记结构和第三标记结构在不同光刻层的成像对比度，同时有利于兼容第一标记结构、第二标记结构、第三标记结构和功能结构的制作工艺，降低工艺成本。
本发明实施例还提供一种半导体结构的制备方法，该制备方法可用于制备本发明实施例提供的半导体结构，因此该制备方法也具有本发明实施例提供的半导体结构的有益效果，相同之处可参照上述对半导体结构的描述。
图7是本发明实施例提供的一种半导体结构的制备方法的流程图。如图7所示，该制备方法包括：
S710、提供衬底；
S720、在衬底上形成功能结构和第一标记结构，功能结构和第一标记结构的特征尺寸相同；
S730、在功能结构处和第一标记结构处形成厚度不等的第一介质层。
示例性的，衬底可以为硅衬底，氮化镓衬底，碳化硅衬底或SOI衬底等半导体衬底。此时可采用刻蚀的方式在衬底上分别形成功能结构和第一标记结构的图案。在其他示例中，也可以在衬底上形成介质层，刻蚀所述介质层形成所述功能结构和所述第一标记结构，或刻蚀所述衬底和所述介质层形成所述功能结构和所述第一标记结构。所形成的第一标记结构和功能结构例如可以为呈锯齿状的多个凹槽。其中，功能结构处的第一介质层的厚度与第一标记结构处的第一介质层的厚度不等，即可以为功能结构处的第一介质层的厚度小于第一标记结构处的第一介质层的厚度，或功能结构处的第一介质层的厚度大于第一标记结构处的第一介质层的厚度。
可选的，以功能结构处的第一介质层的厚度小于第一标记结构处的第一介质层的厚度为列，在功能结构处和第一标记结构处形成厚度不等的第一介质层的方法例如可以为：在衬底上形成第一介质层；在第一介质层上形成光刻胶层，利用制作工艺去除功能结构处的光刻胶层，利用刻蚀工艺去除功能结构处的部分第一介质层，以形成功能结构处厚度小于第一标记结构处厚度的第一介质层。示例性的，在所述第一介质层和所述光刻胶层之间还形成有掩膜层。
其中，可通过气相沉积或原子层沉积等方式在整个衬底上沉积第一介质材料形成第一介质层；在第一介质层上旋涂光刻胶，以形成光刻胶层，并对光刻胶层进行曝光、显影后去除功能结构处的光刻胶层，保留第一标记结构处的光刻胶层；此时，可通过相应的刻蚀液刻蚀功能结构处的第一介质层，而由于第一标记结构处的光刻胶层没有被去除，因此第一标记结构处光刻胶层能够保护第一标记结构处的第一介质层不被刻蚀，如此功能结构处的部分第一介质层被刻蚀，而第一标记结构处的第一介质层没有被刻蚀，从而在功能结构处与第一标记结构处形成厚度不相同的第一介质层。
可选的，在衬底上形成功能结构和第一标记结构的同时，还可以在衬底上形成第二标记结构以及第三标记结构，且该第二标记结构与功能结构的特征尺寸相同，第三标记结构与功能结构的特征尺寸不同。
如此，可通过一次刻蚀同时形成第一标记结构、第二标记结构、第三标记结构和功能结构，且所形成的第一标记结构、第二标记结构、第三标记结构和功能结构在半导体结构中所起的作用不同。示例性的，功能结构能够形成相应的器件；第一标记结构可作为第一光刻层对所述衬底的套刻量测标记或光刻机曝光时的对准标记；第二标记结构可作为第二光刻层对所述衬底的套刻量测标记或光刻机曝光时的对准标记；该第三标记结构可作为第二光刻层对第一光刻层的套刻量测标记或光刻机曝光时的对准标记。
可选的，第一介质层还形成于第二标记结构和第三标记结构处，且形成于第二标记结构处的第一介质层的厚度与形成于第一标记结构处的第一介质层的厚度相等，形成于第三标记结构处的第一介质层的厚度与形成于第二标记结构处的第一介质层的厚度不同。
示例性的，该第一介质层在各标记结构以及功能结构上形成的过程可以为：在衬底上沉积第一介质材料，形成整层的第一介质层；在该第一介质层上旋涂光刻胶层，对该光刻胶层进行曝光、显影等步骤去除功能结构处和第三标记结构处的光刻胶层；对功能结构处和第三标记结构处的第一介质层进行刻蚀，以去除功能结构处和第三标记结构处的部分第一介质层，从而在第三标记结构处形成的第一介质层的厚度与第一标记结构处和第二标记结构处形成的第一介质层的厚度不同。
可选的，图8是本发明实施例提供的又一种半导体结构的制备方法的流程图。如图8所示，该半导体结构的制备方法包括：
S810、提供衬底。
S820、在衬底上形成功能结构、第一标记结构、第二标记结构以及第三标记结构，且第一标记结构、第二标记结构以及功能结构的特征尺寸相同，第三标记结构与功能结构的特征尺寸不同。
S830、在第一标记结构和第二标记结构处形成厚度相同的第一介质层，以及在功能结构和第三标记结构处形成与第一标记结构处的第一介质层厚度不等的第一介质层。
S840、在第一介质层上形成第二介质层，且形成于功能结构处、第一标记结构处、第二标记结构处以及第三标记结构处的第一介质层和第二介质层的厚度之和相同。
其中，可通过气相沉积或原子层沉积等方法在第一介质层上沉积第二介质层，形成整层的第二介质层，以使形成于功能结构处、第一标记结构处、第二标记结构处以及第三标记结构处的第二介质层和第一介质层的厚度之和相同。
可选的，图9是本发明实施例提供的又一种半导体结构的制备方法的流程图。如图9所示，该半导体结构的制备方法包括：
S910、提供衬底。
S920、在衬底上形成功能结构、第一标记结构、第二标记结构以及第三标记结构。
S930、在第一标记结构和第二标记结构处形成厚度相同的第一介质层，以及在功能结构和第三标记结构处形成与第一标记结构处的第一介质层厚度不等的第一介质层。
S940、在第一介质层上形成第二介质层，且形成于功能结构处、第一标记结构处、第二标记结构处以及第三标记结构处的第一介质层和第二介质层的厚度之和相同。
S950、在功能结构处和第三标记结构处形成覆盖第二介质层的第三介质层，在第二标记结构处未形成覆盖第二介质层的第三介质层。
示例性的，在功能结构处和第三标记结构处形成覆盖第二介质层的第三介质层，在第二标记结构处未形成覆盖所述第二介质层的第三介质层具体为：在功能结构处、第三标记结构处和第二标记结构处的第二介质层上形成第三介质层；在第三介质层上依次形成掩膜层和光刻胶层，利用制作工艺去除第二标记结构处的光刻胶层，以及利用刻蚀工艺去除第二标记结构处的掩膜层和第三介质层，形成覆盖功能结构处和第三标记结构处的第二介质层的第三介质层，且该第二标记结构处的第三介质层被去除，即第三介质层未覆盖第二标记结构处的第二介质层。其中，第三介质层可通过气相沉积或原子层沉积等方法形成于第二介质层上。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (19)

1.一种半导体结构，其特征在于，包括：位于衬底上的功能结构和第一标记结构，所述功能结构与所述第一标记结构的特征尺寸相同；第一介质层，位于所述功能结构和所述第一标记结构处，且位于所述功能结构处的厚度与位于所述第一标记结构处的厚度不同；
所述功能结构和所述第一标记结构包括呈锯齿状的多个凹槽；所述凹槽中填充有所述第一介质层，且所述功能结构的凹槽中的所述第一介质层与所述第一标记结构的凹槽中的所述第一介质层的填充高度不同。
2.根据权利要求1所述的半导体结构，其特征在于，包括：所述第一标记结构处的所述第一介质层的厚度范围为250nm～350nm；所述功能结构处的所述第一介质层的厚度比所述第一标记结构处的所述第一介质层的厚度小50nm～100nm。
3.根据权利要求1所述的半导体结构，其特征在于，还包括：第二介质层，覆盖所述第一介质层。
4.根据权利要求3所述的半导体结构，其特征在于，位于所述功能结构处的所述第一介质层和所述第二介质层的总厚度与位于所述第一标记结构处的所述第一介质层和所述第二介质层的总厚度相同。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层在所述功能结构的凹槽中的填充高度小于所述第一介质层在所述第一标记结构的凹槽中的填充高度。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一介质层在所述第一标记结构的凹槽中的填充高度与所述第一标记结构的凹槽的深度相同。
7.根据权利要求3所述的半导体结构，其特征在于，还包括：位于所述衬底上的第二标记结构，所述功能结构与所述第二标记结构的特征尺寸相同。
8.根据权利要求7所述的半导体结构，其特征在于，还包括：第三介质层，覆盖所述功能结构处的所述第二介质层，且未覆盖所述第二标记结构处的所述第二介质层。
9.根据权利要求8所述的半导体结构，其特征在于，还包括：位于所述衬底上的第三标记结构，所述功能结构与所述第三标记结构的特征尺寸不同。
10.根据权利要求9所述的半导体结构，其特征在于，位于所述第三标记结构处的所述第一介质层与位于所述功能结构处的所述第一介质层的厚度相同。
11.根据权利要求10所述的半导体结构，其特征在于，位于所述第三标记结构处的所述第一介质层和所述第二介质层的总厚度与位于所述功能结构处的所述第一介质层和所述第二介质层的总厚度相同。
12.根据权利要求11所述的半导体结构，其特征在于，位于所述第三标记结构处的所述第三介质层覆盖所述第二介质层。
13.一种半导体结构的制备方法，其特征在于，包括：提供衬底；在所述衬底上形成功能结构和第一标记结构，所述功能结构和所述第一标记结构的特征尺寸相同；在所述功能结构处和所述第一标记结构处形成厚度不等的第一介质层；
其中，所述功能结构和所述第一标记结构包括呈锯齿状的多个凹槽；所述凹槽中填充有所述第一介质层，且所述功能结构的凹槽中的所述第一介质层与所述第一标记结构的凹槽中的所述第一介质层的填充高度不同。
14.根据权利要求13所述的制备方法，所述在所述功能结构处和所述第一标记结构处形成厚度不等的第一介质层，包括：在所述衬底上形成第一介质层；在所述第一介质层上形成光刻胶层，利用制作工艺去除所述功能结构处的所述光刻胶层，利用刻蚀工艺去除所述功能结构处的部分所述第一介质层，形成所述功能结构处厚度小于所述第一标记结构处厚度的所述第一介质层。
15.根据权利要求13所述的制备方法，其特征在于，还包括：在所述衬底上形成第二标记结构以及第三标记结构，所述第二标记结构与所述功能结构的特征尺寸相同，所述第三标记结构与所述功能结构的特征尺寸不同。
16.根据权利要求15所述的制备方法，其特征在于，所述第一介质层还形成于所述第二标记结构和所述第三标记结构处，且形成于所述第二标记结构处的所述第一介质层的厚度与形成于所述第一标记结构处的所述第一介质层的厚度相等，形成于所述第三标记结构处的所述第一介质层的厚度与形成于所述第二标记结构处的所述第一介质层的厚度不同。
17.根据权利要求16所述的制备方法，其特征在于，还包括：在所述第一介质层上形成第二介质层，形成于所述功能结构处、所述第一标记结构处、所述第二标记结构处以及所述第三标记结构处的所述第一介质层和所述第二介质层的厚度之和相同。
18.根据权利要求17所述的制备方法，其特征在于，还包括：在所述功能结构处和所述第三标记结构处形成覆盖所述第二介质层的第三介质层，在所述第二标记结构处未形成覆盖所述第二介质层的所述第三介质层。
19.根据权利要求18所述半导体结构的制备方法，其特征在于，所述在所述功能结构处和所述第三标记结构处形成覆盖所述第二介质层的第三介质层，在所述第二标记结构处未形成覆盖所述第二介质层的所述第三介质层，包括：在所述功能结构处、所述第三标记结构和所述第二标记结构处的所述第二介质层上形成第三介质层；在所述第三介质层上依次形成掩膜层和光刻胶层，利用制作工艺去除所述第二标记结构处的所述光刻胶层，以及利用刻蚀工艺去除所述第二标记结构处的所述掩膜层和所述第三介质层，形成覆盖所述功能结构处和所述第三标记结构处的所述第二介质层的所述第三介质层，且所述第三介质层未覆盖所述第二标记结构处的所述第二介质层。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180537B1 (en) * 1998-12-14 2001-01-30 United Silicon Incorporated Method of fabricating dielectric layer in alignment marker area
CN104576539A (zh) * 2013-10-23 2015-04-29 中芯国际集成电路制造(上海)有限公司 半导体结构形成方法
CN108630660A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60229334A (ja) * 1984-04-26 1985-11-14 Fujitsu Ltd 半導体装置の製造方法
US5958800A (en) * 1996-10-07 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for post planarization metal photolithography
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation
US6303460B1 (en) 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6043133A (en) * 1998-07-24 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of photo alignment for shallow trench isolation chemical-mechanical polishing
JP2001237177A (ja) * 1999-12-14 2001-08-31 Nikon Corp 位置検出方法、位置検出装置、露光方法、露光装置、記録媒体、及びデバイス製造方法
JP2002043201A (ja) * 2000-07-28 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP3665275B2 (ja) * 2001-05-28 2005-06-29 沖電気工業株式会社 位置合わせマークの形成方法
US6774452B1 (en) * 2002-12-17 2004-08-10 Cypress Semiconductor Corporation Semiconductor structure having alignment marks with shallow trench isolation
KR100505690B1 (ko) * 2003-06-13 2005-08-03 삼성전자주식회사 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법
JP2006013359A (ja) * 2004-06-29 2006-01-12 Elpida Memory Inc 半導体装置の製造方法
JP4029885B2 (ja) * 2005-03-29 2008-01-09 セイコーエプソン株式会社 半導体装置の製造方法
JP4897006B2 (ja) * 2008-03-04 2012-03-14 エーエスエムエル ネザーランズ ビー．ブイ． アラインメントマークを設ける方法、デバイス製造方法及びリソグラフィ装置
US20100052191A1 (en) * 2008-08-29 2010-03-04 Qimonda Ag Metrology Mark with Elements Arranged in a Matrix, Method of Manufacturing Same and Alignment Method
US8513821B2 (en) * 2010-05-21 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Overlay mark assistant feature
CN102543667B (zh) 2010-12-08 2014-02-26 上海华虹宏力半导体制造有限公司 硅片上被对准层图形的形成方法
US8692393B2 (en) * 2012-06-12 2014-04-08 Macronix International Co., Ltd. Alignment mark design for semiconductor device
US9275890B2 (en) * 2013-03-15 2016-03-01 Globalfoundries Inc. Methods of forming alignment marks and overlay marks on integrated circuit products employing FinFET devices and the resulting alignment/overlay mark
US9178066B2 (en) * 2013-08-30 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Methods for forming a semiconductor arrangement with structures having different heights
US9515184B2 (en) * 2013-09-12 2016-12-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with multiple-height fins and substrate trenches
US9431288B2 (en) * 2013-09-18 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for test key characterizing wafer processing state
US9202788B2 (en) * 2013-10-02 2015-12-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structure
US9129905B2 (en) * 2013-11-04 2015-09-08 Globalfoundries Inc. Planar metrology pad adjacent a set of fins of a fin field effect transistor device
US9490217B1 (en) 2015-04-15 2016-11-08 United Microelectronics Corp. Overlay marks and semiconductor process using the overlay marks
WO2018125079A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Systems, methods and devices for creating alignment features or registration features
US10499876B2 (en) * 2017-07-31 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Test key design to enable X-ray scatterometry measurement
CN107564914B (zh) * 2017-08-31 2019-03-12 长江存储科技有限责任公司 一种3d nand存储器件及其制备方法
CN107658290B (zh) * 2017-09-26 2020-07-31 上海华虹宏力半导体制造有限公司 形成光刻对准标记的方法
JP2019114673A (ja) * 2017-12-25 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10515903B2 (en) * 2018-05-18 2019-12-24 International Business Machines Corporation Selective CVD alignment-mark topography assist for non-volatile memory
US10658589B2 (en) * 2018-06-27 2020-05-19 International Business Machines Corporation Alignment through topography on intermediate component for memory device patterning
US10991657B2 (en) * 2018-08-27 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating semiconductor device
US10635007B1 (en) * 2018-11-13 2020-04-28 Globalfoundries Inc. Apparatus and method for aligning integrated circuit layers using multiple grating materials
JP7146674B2 (ja) * 2019-03-14 2022-10-04 キオクシア株式会社 パターン形成方法
US10534276B1 (en) * 2019-03-27 2020-01-14 International Business Machines Corporation Lithographic photomask alignment using non-planar alignment structures formed on wafer
CN114639716A (zh) * 2020-12-16 2022-06-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180537B1 (en) * 1998-12-14 2001-01-30 United Silicon Incorporated Method of fabricating dielectric layer in alignment marker area
CN104576539A (zh) * 2013-10-23 2015-04-29 中芯国际集成电路制造(上海)有限公司 半导体结构形成方法
CN108630660A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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