CN113421872B - 集成电路 - Google Patents
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Abstract
本发明提供一种集成电路，包括：封装衬底；封装在所述封装衬底上的中介层，所述中介层内形成有金属互连线和电感线圈；封装在所述中介层上的芯片；其中，所述金属互连线为如下至少一种布置：在所述芯片与封装衬底之间进行电连接；在所述芯片与芯片之间进行电连接。电感线圈不会改变芯片与下方封装衬底之间的电连接，并通过在中介层中布置电感线圈，可以实现一个电感值L和品质因素Q可控，并且符合要求的中阶层内部电感，用来去嵌整个信号链路上由于链路和焊球带来的带宽损失，实现对带宽的优化，从而能提升整个通信链路的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种集成电路。
背景技术
集成电路封装(英语：integrated circuit packaging)，简称封装，是半导体器件制造的最后阶段，之后将进行集成电路性能测试。器件的核心晶粒被封装在一个支撑物之内，这个封装可以防止物理损坏 (如碰撞和划伤)以及化学腐蚀，并提供对外连接的引脚，这样就便于将芯片安装在电路系统里。
因此，封装是将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。
先进封装工艺是现有一种封装技术，芯片通过片上的凸块与中介层相连，再通过中介层内的硅通孔连接到封装衬底，最后通过封装衬底内的走线连接到电路板。
不同于普通印刷电路板PCB(Printed circuit board)封装工艺，先进封装工艺中中介层的线宽，节点间距，焊球能做的比PCB电路板小很多，那么寄生电容的影响就会小很多，能够适应超高速芯片，特别是不同工艺节点芯片直接的连接和通信要求。
如何进一步提升先进封装技术得到的集成电路的通信性能，是业界普遍考虑的一个课题。
发明内容
本发明提供一种集成电路，用以解决现有技术中芯片带宽受限的缺陷，实现芯片通信性能优化方案。
本发明提供一种集成电路，包括：
封装衬底；
封装在所述封装衬底上的中介层，所述中介层内形成有金属互连线和电感线圈；以及
封装在所述中介层上的多个芯片；
其中，所述金属互连线为如下至少一种布置：
在所述多个芯片与所述封装衬底之间进行电连接；
在所述多个芯片之间进行电连接。
根据本发明提供一种的集成电路，所述电感线圈与所述金属互连线串联。
根据本发明提供一种的集成电路，所述电感线圈是利用所述金属互连线形成的。
根据本发明提供一种的集成电路，所述电感线圈与金属互连线是在同一制作工艺中形成的。
根据本发明提供一种的集成电路，所述电感线圈为平面螺旋结构。
根据本发明提供一种的集成电路，所述电感线圈包括叠层布置的第一金属线、第二金属线和连接所述第一金属线与第二金属线的导电插塞，所述第一金属线在所述中介层表面的投影和所述第二金属线在所述中介层表面的投影至少部分重叠。
根据本发明提供一种的集成电路，所述电感线圈在所述中介层表面的投影为八边形或正方形。
根据本发明提供一种的集成电路，所述电感线圈包括至少两个叠层线圈；
每个所述叠层线圈包括叠层布置的第一金属线、第二金属线和连接所述第一金属线与第二金属线的导电插塞，所述第一金属线在所述中介层表面的投影和所述第二金属线在所述中介层表面的投影至少部分重叠；
所述至少两个叠层线圈分别在所述中介层表面的投影相互之间呈环套设置。
根据本发明提供一种的集成电路，所述中介层与所述芯片之间通过第一焊球连接。
根据本发明提供一种的集成电路，所述封装衬底与所述中介层之间通过第二焊球连接。
本发明提供的集成电路，通过在集成电路中，位于芯片与封装衬底之间的中介层形成了电感线圈，电感线圈不会改变芯片与下方封装衬底之间的电连接，并通过在中介层中布置电感线圈，可以实现一个电感值L和品质因素Q可控，并且符合要求的中阶层内部电感，用来去嵌整个信号链路上由于链路和焊球带来的带宽损失，实现对带宽的优化，从而能提升整个通信链路的性能。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的集成电路的剖视结构示意图之一；
图2是本发明提供的对图1沿AA方向的剖视图；
图3是本发明提供的未布置电感线圈的集成电路电路图；
图4是本发明提供的布置电感线圈的集成电路电路图；
图5是本发明提供的集成电路中电感线圈俯视图之一；
图6是本发明提供的集成电路中电感线圈俯视图之二；
图7是本发明提供的对图6沿BB方向的剖视结构体；
图8是本发明提供的集成电路的剖视结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明发明人结合具体实践发现，先进封装技术的不断普及，还有各种通信协议等的不断升级换代，给芯片实际带宽带来限制，也使得先进封装技术面临发展瓶颈。
本发明发明人继续对先进封装技术进行研究发现，由于中介层是连接芯片与封装衬底的桥梁，在中介层内通过硅通孔技术布局很多高速及超高速的信号走线，这些走线之间可能会互相影响。
而且，随着通信速度的增加，人机交互设计界面减小，整个信号链路要穿过芯片焊球＝>中介层布线层＝>硅通孔＝>焊球＝>封装衬底＝> 电路板,对整个链路带宽的挑战越来越大，可能产生插入损耗、回波损耗和链路复杂导致的寄生电容增大，都对高速，超高速芯片的设计构成了直接的挑战。
本发明发明人进一步对封装产品的整体进行研究而想到，也许可以调整内部走线来提升集成电路的通信性能，改善链路复杂导致的寄生电容大的问题。
本发明发明人经过创造性劳动，提出在中介层布置电感来补偿整个信号链路上的电容值，从而实现去嵌电容值并能够提升芯片带宽。
下面结合图1-图8描述本发明的集成电路。
参照图1，本发明实施例提供的集成电路包括：
封装衬底11；
封装在封装衬底11上的中介层12，中介层12内形成有金属互连线13和电感线圈(图中未示出)；及
封装在中介层12上的多个芯片14；
其中，金属互连线13为如下布置：
在芯片13与封装衬底11之间进行电连接。
结合参照图2，图2为对图1中区域沿AA方向的剖视图，金属互连线13与电感线圈15串联。
其中，芯片14与中介层12之间通过第一焊球16连接，封装衬底11与中介层12之间通过第二焊球17连接，金属互连线13两端连接第一焊球16和第二焊球17，布局电感线圈15不会改变芯片14与下方封装衬底11之间的电连接。
同时，参考图3所示未布局电感线圈的电路图，其对应的等效阻抗的公式Z0(s)表示为
其中，阻抗(electrical impedance)是电路中电阻、电感、电容对交流电的阻碍作用的统称。对应上文公式，阻抗是一个复数，实部称为电阻Rp，虚部称为电抗。其中电容C1在电路中对交流电所起的阻碍作用称为容抗。
其中，3dB带宽的值ω0(s)是对Z0(s)取模，也就是实部的平方加上虚部的平方之和再开根号，当频率变化到Z0(s)的模变成DC 的模的值的一半的时候，这个时候对应的ω0(s)称为3dB带宽，表示为：
相比之下，参考图4所示本发明实施例布局电感线圈L1的电路图，其对应的等效阻抗的公式为：
电感L1在电路中对交流电所起的阻碍作用称为感抗，容抗和感抗合称为电抗。
对应地3dB带宽的值ω1(s)通过对Z1(s)取模，当频率变化到Z1 (s)的模变成DC的模的值的一半的时候，这个时候对应的ω1(s)为 3dB带宽的值。
通过将ω1与ω0的比值可知：
其中
通过设置
因此，本发明的集成电路的带宽变成原来的1.8倍，实现对带宽的优化，从而能提升整个通信链路的性能。
通过中介层内串联电感线圈的金属互连线的链路，可以实现一个电感值L和品质因素Q可控，并且符合要求的中阶层内部电感，用来去嵌整个信号链路上由于链路和焊球带来的带宽损失。
在本发明实施例中，参考图2所示，电感线圈15与金属互连线 13串联，这充分利用了金属互连线13原有链路的电信号。
在另外的实施例中，电感线圈与金属互连线之间可以相互独立设计，电感线圈与金属互连线可以不直接串联。
当电感线圈15与金属互连线13串联时，电感线圈15可以是利用金属互连线13形成的，这样不会改变金属互连线13的原有布局和原有的电连接性能。
这样，电感线圈15与金属互连线13可以是在同一制作工艺中形成的。这样就不需要再单独制作电感线圈15，不仅降低工艺繁琐性，还能够避免单独制作电感线圈15可能对其他部件的性能产生消极影响，从而确保不影响整个集成电路的性能稳定性和可靠性。
因此，在金属互连线13的制作过程中，同时形成了电感线圈15。
参照图5，本发明提供一种具体实施例的电感线圈，该电感线圈为平面螺旋结构，包括呈螺旋排布的线圈51，线圈51引出两个端子 51a和51b，分别接入中介层内的金属互连线(图中未示出)。
参照图6，本发明还提供一种具体实施例的电感线圈，该电感线圈包括两个叠层线圈，分别是第一叠层线圈61和第二叠层线圈62；
图7是本发明提供的对图6沿BB方向的剖视结构体。结合图7 所示，第一叠层线圈61包括叠层布置的第一金属线611、第二金属线612和连接第一金属线611与第二金属线612的第一导电插塞613。第一金属线611在中介层614(图4未示出)表面的投影和第二金属线612在中介层614表面的投影至少部分重叠。
其中，至少部分重叠包括部分重叠和完全重叠。
另外，第一金属线611和第二金属线612均为螺旋形状。
第二叠层线圈62包括叠层布置的第三金属线621、第四金属线 622和连接第三金属线621与第四金属线622的第二导电插塞623。第三金属线621在中介层614(图4未示出)表面的投影和第四金属线622在中介层614表面的投影至少部分重叠。
结合图6和图7所示，第一叠层线圈61和第二叠层线圈62分别在中介层614表面的投影相互之间呈环套设置。
在本发明另外实施例中，电感线圈也可以包含单个叠层线圈，或多于两个叠层线圈，在此不再限定。
而参考图5和图6所示，电感线圈在中介层表面的投影为八边形，此仅为示例。在其他实施例中，电感线圈在中阶层表面的投影也可以是正方形。
参照图8所示，本发明实施例的金属互连线70布置为，在芯片 71与芯片72之间进行电连接。除此之外，电感线圈与金属互连线的连接关系和位置关系可以参考图1和图5所示实施例，在此不再详述。
本发明实施例的集成电路采用先进封装技术封装得到，例如可以是2.5D/3D封装技术。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (9)
1.一种集成电路，其特征在于，包括：
封装衬底；
封装在所述封装衬底上的中介层，所述中介层内形成有金属互连线和电感线圈；以及
封装在所述中介层上的多个芯片；
其中，所述金属互连线为如下布置：
在所述多个芯片之间进行电连接；
其中，所述电感线圈与所述金属互连线串联。
2.根据权利要求1所述的集成电路，其特征在于，所述电感线圈是利用所述金属互连线形成的。
3.根据权利要求1所述的集成电路，其特征在于，所述电感线圈与金属互连线是在同一制作工艺中形成的。
4.根据权利要求1所述的集成电路，其特征在于，所述电感线圈为平面螺旋结构。
5.根据权利要求1所述的集成电路，其特征在于，所述电感线圈包括叠层布置的第一金属线、第二金属线和连接所述第一金属线与第二金属线的导电插塞，所述第一金属线在所述中介层表面的投影和所述第二金属线在所述中介层表面的投影至少部分重叠。
6.根据权利要求1所述的集成电路，其特征在于，所述电感线圈在所述中介层表面的投影为八边形或正方形。
7.根据权利要求1所述的集成电路，其特征在于，所述电感线圈包括至少两个叠层线圈；
每个所述叠层线圈包括叠层布置的第一金属线、第二金属线和连接所述第一金属线与第二金属线的导电插塞，所述第一金属线在所述中介层表面的投影和所述第二金属线在所述中介层表面的投影至少部分重叠；
所述至少两个叠层线圈分别在所述中介层表面的投影相互之间呈环套设置。
8.根据权利要求1所述的集成电路，其特征在于，所述中介层与所述芯片之间通过第一焊球连接。
9.根据权利要求1所述的集成电路，其特征在于，所述封装衬底与所述中介层之间通过第二焊球连接。
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Legal Events
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