[go: up one dir, main page]

CN113364452B - 时钟数据恢复装置与时钟数据恢复方法 - Google Patents

时钟数据恢复装置与时钟数据恢复方法 Download PDF

Info

Publication number
CN113364452B
CN113364452B CN202010145534.9A CN202010145534A CN113364452B CN 113364452 B CN113364452 B CN 113364452B CN 202010145534 A CN202010145534 A CN 202010145534A CN 113364452 B CN113364452 B CN 113364452B
Authority
CN
China
Prior art keywords
signal
circuit
clock
digital
adjustment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010145534.9A
Other languages
English (en)
Other versions
CN113364452A (zh
Inventor
娄佳宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN202010145534.9A priority Critical patent/CN113364452B/zh
Priority to TW109108339A priority patent/TWI715462B/zh
Priority to US17/099,819 priority patent/US11115178B1/en
Publication of CN113364452A publication Critical patent/CN113364452A/zh
Application granted granted Critical
Publication of CN113364452B publication Critical patent/CN113364452B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本公开涉及时钟数据恢复装置与时钟数据恢复方法。时钟数据恢复装置包含相位侦测器电路系统、模拟调变电路系统、串行转并行电路、数字调变电路系统以及振荡器电路。相位侦测器电路系统根据第一时钟讯号与第二时钟讯号侦测数据讯号，以产生上数讯号与下数讯号。模拟调变电路系统根据上数讯号与下数讯号产生第一调整讯号。串行转并行电路根据上数讯号产生第一控制讯号，并根据下数讯号产生第二控制讯号。数字调变电路系统根据第一控制讯号与第二控制讯号产生数字码，并根据数字码产生第二调整讯号。振荡器电路根据第一调整讯号与第二调整讯号产生第一时钟讯号与第二时钟讯号。

Description

时钟数据恢复装置与时钟数据恢复方法
技术领域
本案是关于时钟数据恢复装置，更明确地说，是关于采用模拟电路与数字电路的混合控制的时钟数据恢复装置与时钟数据恢复方法。
背景技术
由于制程技术快速发展，而使集成电路的操作速度有了大幅的提升。在高速传输的通讯系统中，时钟数据恢复(Clock and Data Recovery,CDR)电路常被用来确保可以正确地读取所传输的输入数据。在现有技术中，CDR电路会以全模拟电路或全数字电路实施。若以全模拟电路实施，CDR电路会使用较大容值的电容。如此，CDR电路会出现漏电流使得效能下降，且较大的电容将耗费较多的电路面积。若以全数字电路实施，CDR电路会因为时序延迟等限制而具有追踪相位能力不佳等问题。
发明内容
于一些实施例中，时钟数据恢复装置包含相位侦测器电路系统、模拟调变电路系统、串行转并行电路、数字调变电路系统以及振荡器电路。相位侦测器电路系统用以根据第一时钟讯号与第二时钟讯号侦测数据讯号，以产生上数讯号与下数讯号。模拟调变电路系统用以根据上数讯号与下数讯号产生第一调整讯号。串行转并行电路用以根据上数讯号产生第一控制讯号，并根据下数讯号产生第二控制讯号。数字调变电路系统用以根据第一控制讯号与第二控制讯号产生一数字码，并根据数字码产生第二调整讯号。振荡器电路用以根据第一调整讯号与第二调整讯号产生第一时钟讯号与第二时钟讯号。
于一些实施例中，时钟数据恢复方法包含下列操作：根据第一时钟讯号与第二时钟讯号侦测数据讯号，以产生上数讯号与下数讯号；藉由模拟调变电路系统根据上数讯号与下数讯号产生第一调整讯号；根据上数讯号产生第一控制讯号，并根据下数讯号产生第二控制讯号；藉由数字调变电路系统根据第一控制讯号与第二控制讯号产生数字码，并根据数字码产生第二调整讯号；以及根据第一调整讯号与第二调整讯号产生第一时钟讯号与第二时钟讯号。
有关本案的特征、实作与功效，兹配合图式作详细说明如下。
附图说明
[图1]为根据本案一些实施例示出一种时钟数据恢复装置的示意图；
[图2]为根据本案一些实施例示出图1的数字调变电路系统的示意图；
[图3]为根据本案一些实施例示出图1的模拟调变电路系统与振荡器电路以及图2中的数字模拟转换器电路的示意图；
[图4]为根据本案一些实施例示出图1的模拟调变电路系统与振荡器电路以及图2中的数字模拟转换器电路的示意图；以及
[图5]为根据本案一些实施例示出一种时钟数据恢复方法的流程图。
具体实施方式
本文所使用的所有词汇具有其通常的意涵。上述的词汇在普遍常用的字典中的定义，在本案的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本案的范围与意涵。同样地，本案亦不仅以于此说明书所示出的各种实施例为限。
关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。如本文所用，用语『电路系统(circuitry)』可为由至少一电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理讯号的装置。
如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本案的本意。为易于理解，于各图式中的类似元件将被指定为相同标号。
图1为根据本案一些实施例示出一种时钟数据恢复(clock and data recovery,CDR)装置100的示意图。CDR装置100采用模拟电路与数字电路的混合控制来调整时钟讯号CKI与时钟讯号CKQ，以提升效能与节省电路面积。
CDR装置100包含相位侦测电路系统110、模拟调变电路系统120、串行转并行电路130、数字调变电路系统140以及振荡器电路150。于一些实施例中，相位侦测电路系统110根据时钟讯号CKI与时钟讯号CKQ侦测数据讯号SD，以产生上数讯号SUP与下数讯号SDW。于一些实施例中，相位侦测电路系统110可由二元(bang-bang)相位侦测器电路实施。举例来说，相位侦测电路系统110包含数据取样电路112、边缘取样电路114以及相位侦测器电路116。数据取样电路112根据时钟讯号CKI对数据讯号SD取样以产生数据取样DS。边缘取样电路114根据时钟讯号CKQ对数据讯号SD取样以产生边缘取样ES。时钟讯号CKI与时钟讯号CKQ之间的相位差设置为90度。相位侦测器电路116可分析数据取样DS与边缘取样ES之间的相位差，以产生上数讯号SUP与下数讯号SDW。
模拟调变电路系统120根据上数讯号SUP与下数讯号SDW产生调整讯号SA1。于一些实施例中，模拟调变电路系统120操作为CDR装置100中的比例控制(proportionalcontrol)路径。串行转并行电路130根据上数讯号SUP产生具有M+1位(即[M:0])的控制讯号BUP，并根据下数讯号SDW产生具有M+1位的控制讯号BDW，其中M为大于或等于1的正整数。于一些实施例中，串行转并行电路130用以降低上数讯号SUP以及下数讯号SDW的速度。于一些实施例中，串行转并行电路130可由解多工器电路实施，但本案并不以此为限。于一些实施例中，若数字调变电路系统140的速度足够快，上数讯号SUP与下数讯号SDW可直接输入至数字调变电路系统140(即可不使用串行转并行电路130)。
数字调变电路系统140根据控制讯号BUP以及控制讯号BDW产生数字码(如图2中的数字码E1)，并根据此数字码产生调整讯号SA2。于一些实施例中，数字调变电路系统140操作为CDR装置100的积分路径。振荡器电路150产生时钟讯号CKI与时钟讯号CKQ，并根据调整讯号SA1与调整讯号SA2调整时钟讯号CKI与时钟讯号CKQ。于一些实施例中，如后图3所示，数字调变电路系统140可包含电流式数字模拟转换器(digital to analog converter,DAC)电路。于此条件下，振荡器电路150为电流控制振荡器电路。于一些实施例中，如后图4所示，数字调变电路系统140可包含电压式DAC电路。于此条件下，振荡器电路150为电压控制振荡器电路。
于一些相关技术中，CDR装置使用全模拟电路实施。于此些技术中，CDR装置内的回路滤波器需使用较大容值的电容。如此一来，将耗费较大的电路面积。另外，此电容可能会造成漏电流，使得电路效能降低。于另一些相关技术中，CDR装置使用全数字电路实施。于此些技术中，由于数字电路的时序延迟，CDR装置对相位变化的追踪能力较弱。相较于上述技术，如先前所述，在本案一些实施例中，CDR装置100采用模拟调变电路系统120与数字调变电路系统140的混合控制，其中模拟调变电路系统120操作为比例控制路径且数字调变电路系统140操作为积分路径。如此一来，CDR装置100可结合模拟电路与数字电路的优点，以在提高效能的同时节省一定的电路面积。
图2为根据本案一些实施例示出图1的数字调变电路系统140的示意图。数字调变电路系统140包含决策电路142、滤波器电路144、解码器电路146以及DAC电路148。决策电路142根据控制讯号BDW与控制讯号BUP产生决策讯号D1。于一些实施例中，决策电路142可由数字讯号处理电路实施。于一些实施例中，决策电路142可比较控制讯号BUP中的预定逻辑值(例如可为逻辑值1)的个数与控制讯号BDW中的预定逻辑值的个数，以产生决策讯号D1。
举例来说，控制讯号BUP的M+1位中具有3个逻辑值1，且控制讯号BDW的M+1位中具有1个逻辑值1。于此条件下，控制讯号BUP具有较多的逻辑值1，故决策电路142输出具有值为1的决策讯号D1，以增加时钟讯号CLKI与时钟讯号CLKQ的频率。于一例子中，控制讯号BUP的M+1位中具有1个逻辑值1，且控制讯号BDW的M+1位中具有3个逻辑值1。于此条件下，控制讯号BUP具有较少的逻辑值1，故决策电路142输出具有值为-1的决策讯号D1，以降低时钟讯号CLKI与时钟讯号CLKQ的频率。于又一例子中，控制讯号BUP的M+1位中具有3个逻辑值1，且控制讯号BDW的M+1位中具有3个逻辑值1。于此条件下，控制讯号BUP与控制讯号BDW具有相同个数的逻辑值1，故决策电路142输出具有值为0的决策讯号D1，以维持时钟讯号CLKI与时钟讯号CLKQ的频率。
滤波器电路144对决策讯号D1进行滤波以产生讯号F1。于一些实施例中，滤波器电路144操作为上/下数计数器电路。详细而言，滤波器电路144在每个周期内对决策讯号D1进行累加。当累加值大于或等于K时，滤波器电路144递增讯号F1的值。或者，当累加值小于或等于-K时，滤波器电路144递减讯号F1的值。于一些实施例中，K用于设定滤波器电路144的增益，其中滤波器电路144的增益为1/K。解码器电路146解码讯号F1以产生具有N+1位(即[N:0])的数字码E1。DAC电路148转换数字码E1为调整讯号SA2，其中N可为大于或等于0的整数。
图3为根据本案一些实施例示出图1的模拟调变电路系统120与振荡器电路150以及图2中的DAC电路148的示意图。于此例中，模拟调变电路系统120操作为电荷帮浦(chargepump)电路，其根据上数讯号SUP与下数讯号SDW调整节点N1的位准，以输出调整讯号SA1。详细而言，模拟调变电路系统120包含电流源I1、电流源I2、开关SW1以及开关SW2。电流源I1耦接于提供电压VDD的电压源与开关SW1之间，且电流源I2耦接于开关SW2与提供参考电压(例如为地电压GND)的电压源之间。开关SW1的一端与开关SW2的一端耦接至节点N1。
若开关SW1根据上数讯号SUP导通，电流源I1的电流(相当于调整讯号SA1)可经由节点N1传送至振荡器电路150(相当于对节点N1充电)。如此，振荡器电路150可产生频率较快的时钟讯号CKI与时钟讯号CKQ。或者，若开关SW2根据下数讯号SDW导通，节点N1经由电流源I2放电，以降低流入振荡器电路150的电流(相当于调整讯号SA1)。如此，振荡器电路150可产生频率较慢的时钟讯号CKI与时钟讯号CKQ。
DAC电路148为电流式DAC，其包含多个电流源I、…、电流源2NI。电流源I根据数字码E1的第1个位(即E1[0])导通。依此类推，电流源2N-2I根据数字码E1的第N-1个位(即E1[N-2])导通。电流源2N-1I根据数字码E1的第N个位(即E1[N-1])导通。电流源2NI根据数字码E1的第N+1个位(即E1[N])导通。因此，调整讯号SA2即为上述多个电流源中的导通者的电流总和。
于此例中，振荡器电路150为电流控制振荡器(current controlled oscillator,CCO)电路。于一些实施例中，CCO电路可为由电流镜电路(未示出)驱动的反相器链电路(未示出)，其中电流镜电路可用于复制调整讯号SA1与调整讯号SA2的组合。模拟调变电路系统120的输出耦接至DAC电路148的输出，以加总调整讯号SA1与调整讯号SA2(于此例中，控制讯号SA1与调整讯号SA2皆为电流讯号)。响应于调整讯号SA1与调整讯号SA2的总和，振荡器电路150可调整时钟讯号CLKQ与时钟讯号CLKI。例如，当调整讯号SA1与调整讯号SA2的总和越大，时钟讯号CLKQ与时钟讯号CLKI的频率越高。或者，当调整讯号SA1与调整讯号SA2的总和越小，时钟讯号CLKQ与时钟讯号CLKI的频率越低。
图4为根据本案一些实施例示出图1的模拟调变电路系统120与振荡器电路150以及图2中的DAC电路148的示意图。相较于图3，于此例中，DAC电路148为电压式DAC电路。例如，DAC电路148可由电阻分压器(未示出)、多个开关(未示出)以及缓冲器(未示出)实施。多个开关可响应于数字码E1导通，以使电阻分压器产生对应于数字码E1的模拟电压。缓冲器可输出此模拟电压为调整讯号SA2。上述关于电压式DAC电路的实施方式用于示例，且本案并不以此为限。各种类型的电压式DAC电路皆为本案所涵盖的范围。
再者，相较于图3，模拟调变电路系统120更包含电阻R。电阻R的一端耦接至节点N1，且电阻R的另一端接收参考电压VREF(例如可为(但不限于)0.5伏特)。如此，电阻R可将图3中的调整讯号SA1转换为电压讯号。于此例中，振荡器电路150为电压控制振荡器(voltage controlled oscillator,VCO)电路。于一些实施例中，VCO电路可包含多个电感电容槽(LC tank)，以根据调整讯号SA1与调整讯号SA2调整时钟讯号CLKQ与时钟讯号CLKI。举例来说，一部分的电感电容槽设定由调整讯号SA1控制，且另一部分的电感电容槽设定由调整讯号SA2控制。如此，振荡器电路150可响应于调整讯号SA1与调整讯号SA2的一组合产生时钟讯号CKI与时钟讯号CKQ。上述关于VCO电路的实施方式用于示例，且本案并不以此为限。
图5为根据本案一些实施例示出的一种CDR方法500的流程图。于一些实施例中，CDR方法500可由(但不限于)图1的CDR装置100执行。
于操作S510，根据第一时钟讯号与第二时钟讯号侦测数据讯号，以产生上数讯号与下数讯号。
于操作S520，藉由模拟调变电路系统根据上数讯号与下数讯号产生第一调整讯号。
于操作S530，藉由数字调变电路系统根据第一控制讯号与第二控制讯号产生数字码，并根据数字码产生第二调整讯号。
于操作S540，根据第一调整讯号与第二调整讯号产生第一时钟讯号与第二时钟讯号。
上述操作S510、S520、S530以及S540的说明可参照前述各个实施例，故不重复赘述。上述CDR方法500的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本案的各实施例的操作方式与范围下，在CDR方法500下的各种操作当可适当地增加、替换、省略或以不同顺序执行。
综上所述，本案一些实施例所提供的CDR装置与CDR方法可使用模拟电路与数字电路的混合控制来调整时钟讯号。如此一来，可在提升电路效能的同时节省电路面积。
虽然本案的实施例如上所述，然而该些实施例并非用来限定本案，本技术领域具有通常知识者可依据本案的明示或隐含的内容对本案的技术特征施以变化，凡此种变化均可能属于本案所寻求的专利保护范畴，换言之，本案的专利保护范围须视本说明书的申请专利范围所界定者为准。
【符号说明】
100:时钟数据恢复装置
110:相位侦测电路系统
112:数据取样电路
114:边缘取样电路
116:相位侦测器电路
120:模拟调变电路系统
130:串行转并行电路
140:数字调变电路系统
150:振荡器电路
BUP,BDW:控制讯号
CKI,CKQ:时钟讯号
DS:数据取样
ES:边缘取样
SA1,SA2:调整讯号
SD:数据讯号
SDW:下数讯号
SUP:上数讯号
[M:0]:位
142:决策电路
144:滤波器电路
146:解码器电路
148:数字模拟转换器电路
D1:决策讯号
E1:数位码
F1:讯号
GND:地电压
I1,I2,I,2N-2I,2N-1I,2NI:电流源
N1:节点
SW1,SW2:开关
VDD:电压
[N:0]:位
R:电阻
VREF:参考电压
500:时钟数据恢复方法
S510,S520,S530,S540:操作

Claims (10)

1.一种时钟数据恢复装置，包含：
一相位侦测器电路系统，用以根据一第一时钟讯号与一第二时钟讯号侦测一数据讯号，以产生一上数讯号与一下数讯号；
一模拟调变电路系统，用以根据该上数讯号与该下数讯号产生一第一调整讯号；
一串行转并行电路，用以根据该上数讯号产生一第一控制讯号，并根据该下数讯号产生一第二控制讯号；
一数字调变电路系统，用以根据该第一控制讯号与该第二控制讯号产生一数字码，并根据该数字码产生一第二调整讯号；以及
一振荡器电路，用以根据该第一调整讯号与该第二调整讯号产生该第一时钟讯号与该第二时钟讯号。
2.根据权利要求1所述的时钟数据恢复装置，其中该模拟调变电路系统操作为一比例控制路径，且该数字调变电路系统操作为一积分路径。
3.根据权利要求1所述的时钟数据恢复装置，其中该模拟调变电路系统包含：
一电荷帮浦电路，用以根据该上数讯号与该下数讯号调整一节点的一位准，以输出该第一调整讯号。
4.根据权利要求3所述的时钟数据恢复装置，其中若该振荡器电路为一电压控制振荡器电路，该模拟调变电路系统更包含：
一电阻，其中该电阻的一第一端耦接至该节点，且该电阻的一第二端用以接收一参考电压。
5.根据权利要求1所述的时钟数据恢复装置，其中该数字调变电路系统包含：
一决策电路，用以根据该第一控制讯号与该第二控制讯号产生一决策讯号；
一滤波器电路，用以对该决策讯号滤波，以产生一第一讯号；
一解码器电路，用以解码该第一讯号以产生该数字码；以及
一数字模拟转换器电路，用以转换该数字码为该第二调整讯号。
6.根据权利要求5所述的时钟数据恢复装置，其中该数字模拟转换器电路为一电流式数字模拟转换器电路，该振荡器电路为一电流控制振荡器电路，且该电流控制振荡器电路根据该第一调整讯号与该第二调整讯号的一总和产生该第一时钟讯号与该第二时钟讯号。
7.根据权利要求5所述的时钟数据恢复装置，其中该数字模拟转换器电路为一电压式数字模拟转换器电路，该振荡器电路为一电压控制振荡器电路，且该电压控制振荡器电路根据该第一调整讯号与该第二调整讯号的一组合产生该第一时钟讯号与该第二时钟讯号。
8.根据权利要求5所述的时钟数据恢复装置，其中该决策电路用以比较该第一控制讯号中的一预定逻辑值的个数与该第二控制讯号中的该预定逻辑值的个数，以产生该决策讯号。
9.一种时钟数据恢复方法，包含：
根据一第一时钟讯号与一第二时钟讯号侦测一数据讯号，以产生一上数讯号与一下数讯号；
藉由一模拟调变电路系统根据该上数讯号与该下数讯号产生一第一调整讯号；
根据该上数讯号产生一第一控制讯号，并根据该下数讯号产生一第二控制讯号；
藉由一数字调变电路系统根据该第一控制讯号与该第二控制讯号产生一数字码，并根据该数字码产生一第二调整讯号；以及
根据该第一调整讯号与该第二调整讯号产生该第一时钟讯号与该第二时钟讯号。
10.根据权利要求9所述的时钟数据恢复方法，其中藉由该数字调变电路系统根据该第一控制讯号与该第二控制讯号产生该数字码，并根据该数字码产生该第二调整讯号包含：
根据该第一控制讯号与该第二控制讯号产生一决策讯号；
对该决策讯号滤波，以产生一第一讯号；
解码该第一讯号以产生该数字码；以及
转换该数字码为该第二调整讯号。
CN202010145534.9A 2020-03-05 2020-03-05 时钟数据恢复装置与时钟数据恢复方法 Active CN113364452B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010145534.9A CN113364452B (zh) 2020-03-05 2020-03-05 时钟数据恢复装置与时钟数据恢复方法
TW109108339A TWI715462B (zh) 2020-03-05 2020-03-13 時脈資料回復裝置與時脈資料回復方法
US17/099,819 US11115178B1 (en) 2020-03-05 2020-11-17 Clock and data recovery device and clock and data recovery method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010145534.9A CN113364452B (zh) 2020-03-05 2020-03-05 时钟数据恢复装置与时钟数据恢复方法

Publications (2)

Publication Number Publication Date
CN113364452A CN113364452A (zh) 2021-09-07
CN113364452B true CN113364452B (zh) 2024-07-12

Family

ID=75237285

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010145534.9A Active CN113364452B (zh) 2020-03-05 2020-03-05 时钟数据恢复装置与时钟数据恢复方法

Country Status (3)

Country Link
US (1) US11115178B1 (zh)
CN (1) CN113364452B (zh)
TW (1) TWI715462B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111010169B (zh) * 2018-10-08 2024-01-19 中兴通讯股份有限公司 相位检测方法、装置、存储介质及电子装置
US20240322994A1 (en) * 2023-03-24 2024-09-26 Samsung Electronics Co., Ltd. System and method of clock and data recovery

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335442B1 (ko) * 1999-05-26 2002-05-04 윤종용 디지털 클럭 복원 회로 및 방법
TWI229505B (en) * 2003-12-01 2005-03-11 Via Tech Inc Data recovery apparatus using a sampling clock with a half frequency of the data rate
US20060203939A1 (en) * 2005-03-11 2006-09-14 Realtek Semiconductor Corporation Method and apparatus for correcting duty cycle distortion
US7692501B2 (en) * 2007-09-14 2010-04-06 Intel Corporation Phase/frequency detector and charge pump architecture for referenceless clock and data recovery (CDR) applications
US20110267122A1 (en) * 2009-01-22 2011-11-03 Glonet Systems, Inc. All-digital clock data recovery device and transceiver implemented thereof
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
US8284888B2 (en) * 2010-01-14 2012-10-09 Ian Kyles Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock
US8804888B2 (en) * 2010-07-12 2014-08-12 Ensphere Solutions, Inc. Wide band clock data recovery
TWI519119B (zh) * 2014-04-17 2016-01-21 創意電子股份有限公司 時脈資料回復電路與方法
TWI535213B (zh) * 2014-10-15 2016-05-21 創意電子股份有限公司 時脈資料回復電路與方法
CN109450439B (zh) * 2015-04-23 2022-06-07 群联电子股份有限公司 时脉数据恢复电路模块、存储器存储装置及相位锁定方法
US9832009B2 (en) * 2015-07-28 2017-11-28 Rambus Inc. Collaborative clock and data recovery
CN108282162B (zh) * 2017-01-06 2021-08-31 联咏科技股份有限公司 抖动容限提高的时钟和数据恢复电路
JP7186708B2 (ja) * 2017-09-11 2022-12-09 ソニーセミコンダクタソリューションズ株式会社 データ受信装置

Also Published As

Publication number Publication date
TWI715462B (zh) 2021-01-01
US20210281389A1 (en) 2021-09-09
TW202135472A (zh) 2021-09-16
CN113364452A (zh) 2021-09-07
US11115178B1 (en) 2021-09-07

Similar Documents

Publication Publication Date Title
US5945855A (en) High speed phase lock loop having high precision charge pump with error cancellation
US7592847B2 (en) Phase frequency detector and phase-locked loop
US6867627B1 (en) Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
US6859107B1 (en) Frequency comparator with hysteresis between locked and unlocked conditions
US20020050864A1 (en) Low offset and low glitch energy charge pump for PLL-based timing recovery systems
Kocaman et al. An 8.5–11.5-Gbps SONET transceiver with referenceless frequency acquisition
US10333527B2 (en) Compact high speed duty cycle corrector
JP4270339B2 (ja) Ｐｌｌ回路及びこれに用いられる自動バイアス調整回路
CN113364452B (zh) 时钟数据恢复装置与时钟数据恢复方法
US20120218001A1 (en) Techniques for Phase Detection
US6646512B2 (en) Self-bias and differential structure based PLL with fast lockup circuit and current range calibration for process variation
US20230344434A1 (en) Automatic Hybrid Oscillator Gain Adjustor Circuit
CN101931401A (zh) 应用于锁相环的鉴相鉴频器和电荷泵组合电路结构
Lee et al. A 5-Gb/s digital clock and data recovery circuit with reduced DCO supply noise sensitivity utilizing coupling network
US7409027B1 (en) System and method for recovering a clock using a reduced rate linear phase detector and voltage controlled oscillator
US9391626B2 (en) Capacitive load PLL with calibration loop
US11757355B1 (en) Clock data recovery circuit including charge pump having reduced glitch current
Liang et al. 10-Gb/s inductorless CDRs with digital frequency calibration
KR100569878B1 (ko) 넓은 주파수 대역에서 동작이 가능한 위상동기루프 구조
CN117879593B (zh) 一种具有抗干扰功能的锁相环电路及相应的电子设备
Yeo et al. Non-sequential linear CMOS phase detector for CDR applications
CN108988854A (zh) 锁相环电路
Terlemez et al. A novel half-rate dual-response phase detector implementation for a 25-28.3 Gb/s clock and data recovery circuit
CN115580297A (zh) 一种极低抖动的锁相环电路及锁相环模块
Lee et al. A 5.4 Gb/s clock and data recovery circuit using the seamless loop transition scheme without phase noise degradation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant