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CN113314490B - 半导体结构及半导体结构的形成方法 - Google Patents

半导体结构及半导体结构的形成方法 Download PDF

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CN113314490B CN202110587086.2A CN202110587086A CN113314490B CN 113314490 B CN113314490 B CN 113314490B CN 202110587086 A CN202110587086 A CN 202110587086A CN 113314490 B CN113314490 B CN 113314490B
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Abstract

一种半导体结构及半导体结构的形成方法，结构包括：第一衬底，第一衬底具有第一面和第二面，第一衬底内具有若干第一连接层且第一面暴露出第一连接层，第一连接层在第一衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形；与第一衬底键合的第二衬底，第二衬底具有第三面和第四面，第二衬底第三面和第一衬底第一面键合，第二衬底内具有若干第二连接层且第三面暴露出第二连接层，第二连接层在第二衬底表面的投影图形包括相互垂直且相互连接的第三长方形和第四长方形；若干第一连接层和若干第二连接层一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。半导体结构性能得到提升。

Description

半导体结构及半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
平面结构的半导体器件已接近其实际扩展极限，给半导体行业带来严峻挑战。新的3D技术，垂直堆叠了多层器件单元，可支持在更小的空间内容纳更高容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
现有的3D技术是将两片不同功能器件的晶圆，通过产生共价化学键贴合在一起。
然而，现有的3D技术还存在诸多问题需要我们持续解决。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以改善现有的3D技术。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括:衬底，所述衬底具有相对的第一面和第二面；位于所述衬底内的若干连接层，所述衬底第一面暴露出连接层表面，所述连接层在衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形。
可选的，所述第一长方形具有相互垂直的第一边和第二边，且第一边大于第二边；所述第二长方形具有相互垂直的第三边和第四边，且第三边大于第四边。
可选的，所述连接层在衬底表面的投影图形为“L”型。
可选的，所述第一边和第三边的长度相同，所述第二边和第四边的长度相同。
可选的，所述第一边和第二边的长度比例为6:1；所述第三边和第四边的长度比例为6:1。
可选的，所述衬底包括若干芯片区，若干所述连接层在芯片区内呈阵列分布。
可选的，还包括：位于衬底内的器件层，所述器件层包括隔离结构和位于隔离结构内的器件结构，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述连接层位于器件层上，且所述连接层与所述器件结构电连接。
可选的，所述连接层的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
为解决上述技术问题，本发明技术方案还提供一种半导体结构，包括：第一衬底，所述第一衬底具有相对的第一面和第二面，所述第一衬底内具有若干第一连接层，所述第一衬底第一面暴露出第一连接层表面，所述第一连接层在第一衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形；与第一衬底键合的第二衬底，所述第二衬底具有相对的第三面和第四面，所述第二衬底第三面和第一衬底第一面键合，所述第二衬底内具有若干第二连接层，所述第二衬底第三面暴露出第二连接层表面，所述第二连接层在第二衬底表面的投影图形包括相互垂直且相互连接的第三长方形和第四长方形；若干所述第一连接层和若干所述第二连接层一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。
可选的，所述第一连接层在第一衬底表面的投影图形为“L”型；所述第二连接层在第二衬底表面的投影图形为“L”型。
可选的，所述第一长方形具有相互垂直的第一边和第二边，且第一边大于第二边，所述第二长方形具有相互垂直的第三边和第四边，且第三边大于第四边；所述第三长方形具有相互垂直的第五边和第六边，且第五边大于第六边，所述第四长方形具有相互垂直的第七边和第八边，且第七边大于第八边；所述第一边与第七边平行，所述第三边与第五边平行。
可选的，所述第一边和第三边的长度相等，所述第二边和第四边的长度相等；所述第五边和第七边的长度相等，所述第六边和第八边的长度相等。
可选的，所述第一边、第三边、第五边和第七边的长度相同，所述第二边、第四边、第六边和第八边的长度相同。
可选的，所述第一边和第二边的长度比例为6:1。
可选的，所述第一长方形和第三长方形垂直相交的面积与第二长方形和第四长方形垂直相交的面积相同。
可选的，所述第一衬底包括若干第一芯片区，若干所述第一连接层在第一芯片区内呈阵列分布，相邻第一连接层之间具有第一间距；所述第二衬底包括若干第二芯片区，若干所述第二连接层在第二芯片区内呈阵列分布，相邻第二连接层之间具有第二间距。
可选的，所述第一间距和第二间距相同。
可选的，还包括：位于第一衬底内的第一器件层，所述第一器件层包括第一隔离结构和位于第一隔离结构内的第一器件结构，所述第一器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第一连接层位于第一器件层上，且所述第一连接层与所述第一器件结构电连接。
可选的，还包括：位于第二衬底内的第二器件层，所述第二器件层包括第二隔离结构和位于第二隔离结构内的第二器件结构，所述第二器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第二连接层位于第二器件层上，且所述第二连接层与所述第二器件结构电连接。
可选的，所述第一连接层的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述第二连接层的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面；在所述衬底内形成若干连接层，所述衬底第一面暴露出连接层表面，所述连接层在衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形。
可选的，所述第一长方形具有相互垂直的第一边和第二边，且第一边大于第二边；所述第二长方形具有相互垂直的第三边和第四边，且第三边大于第四边。
可选的，所述第一连接层在第一衬底表面的投影图形为“L”型。
可选的，所述第一边和第三边的长度相同，所述第二边和第四边的长度相同。
可选的，所述第一边和第二边的长度比例为6:1；所述第三边和第四边的长度比例为6:1。
可选的，所述衬底包括若干芯片区，若干所述连接层在芯片区内呈阵列分布。
相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供第一衬底，所述第一衬底具有相对的第一面和第二面；在第一衬底内形成若干第一连接层，所述第一衬底第一面暴露出第一连接层表面，所述第一连接层在第一衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形；提供第二衬底，所述第二衬底具有相对的第三面和第四面；在第二衬底内形成若干第二连接层，所述第二衬底第三面暴露出第二连接层表面，所述第二连接层在第二衬底表面的投影图形包括相互垂直且相互连接的第三长方形和第四长方形；将第一衬底第一面与第二衬底第三面进行键合，若干所述第一连接层和若干所述第二连接层一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。
可选的，所述第一连接层在第一衬底表面的投影图形为“L”型；所述第二连接层在第二衬底表面的投影图形为“L”型。
可选的，所述第一长方形具有相互垂直的第一边和第二边，且第一边大于第二边，所述第二长方形具有相互垂直的第三边和第四边，且第三边大于第四边；所述第三长方形具有相互垂直的第五边和第六边，且第五边大于第六边，所述第四长方形具有相互垂直的第七边和第八边，且第七边大于第八边；所述第一边与第七边平行，所述第三边与第五边平行。
可选的，所述第一边和第三边的长度相等，所述第二边和第四边的长度相等；所述第五边和第七边的长度相等，所述第六边和第八边的长度相等。
可选的，所述第一边、第三边、第五边和第七边的长度相同，所述第二边、第四边、第六边和第八边的长度相同。
可选的，所述第一边和第二边的长度比例为6:1。
可选的，所述第一长方形和第三长方形垂直相交的面积与第二长方形和第四长方形垂直相交的面积相同。
可选的，所述第一衬底包括若干第一芯片区，若干所述第一连接层在第一芯片区内呈阵列分布，相邻第一连接层之间具有第一间距；所述第二衬底包括若干第二芯片区，若干所述第二连接层在第二芯片区内呈阵列分布，相邻第二连接层之间具有第二间距。
可选的，所述第一间距和第二间距相同。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明的技术方案的结构，所述衬底内具有若干连接层，所述连接层在衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形。所述连接层在满足设计规则的前提下，将连接层的表面积沿长方形的长边分布，从而使得后续将两个衬底键合时，即便衬底发生膨胀使得连接层沿某个方向偏移，也能够保证两个衬底内的连接层具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
进一步，所述连接层在衬底表面的投影为“L”型，第一边和第三边的长度相同，所述第二边和第四边的长度相同。这就使得后续将两个衬底键合时，即便衬底发生膨胀使得连接层沿某个方向偏移，也能够保证两个衬底内的连接层具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
本发明的技术方案的结构，所述第一衬底与第二衬底键合，若干所述第一连接层和若干所述第二连接层一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。从而能够保证所述第一连接层和第二连接层具有较大的重合面积，能够获得较小且固定的接触电阻，有利于半导体结构性能的稳定，以减少由于第一衬底和第二衬底膨胀使得所述第一连接层和第二连接层发生偏移，使得第一连接层和第二连接层的键合面积受到影响的情况。
进一步，所述第一连接层在第一衬底表面的投影为“L”型，所述第一边和第三边的长度相等，所述第二边和第四边的长度相等；所述第二连接层在第二衬底表面的投影为“L”型，所述第五边和第七边的长度相等，所述第六边和第八边的长度相等。从而无论第一衬底和第二衬底膨胀使得所述第一连接层和第二连接层沿某个方向发生偏移，所述第一长方形能够与第三长方形垂直相交，且所述第二长方形能够与第四长方形垂直相交，从而能够保证所述第一连接层和第二连接层具有较大的重合面积，能够获得较小且固定的接触电阻。
进一步，所述第一长方形和第三长方形垂直相交的面积与第二长方形和第四长方形垂直相交的面积相同。从而第一衬底与第二衬底键合后，若干所述第一连接层和第二连接层之间的接触电阻是固定的，所述第一连接层和第二连接层的接触电阻均匀性较好，有利于半导体结构性能的稳定。
进一步，所述第一边、第三边、第五边和第七边的长度相同，所述第二边、第四边、第六边和第八边的长度相同。即第一连接层的投影图形与第二连接层的投影图形的周长和面积都相同。这就使得在一片晶圆上同时形成具有与第一连接层和第二连接层尺寸相同的连接层时，形成所述连接层时的平坦化工艺较为均匀，形成的连接层表面光滑度较好，后续在将第一衬底与第二衬底键合时，第一衬底与第二衬底能够结合紧密，提高了键合良率。
附图说明
图1至图3是一实施例中半导体结构形成过程的结构示意图；
图4至图7是本发明一实施例中半导体结构形成过程的结构示意图；
图8至图17是本发明另一实施例中半导体结构形成过程的结构示意图。
具体实施方式
如背景技术所述，现有的3D技术还存在诸多问题需要我们持续解决。现结合具体的实施例进行分析说明。
图1至图3是一实施例中半导体结构形成过程的结构示意图。
请参考图1，提供第一衬底100，所述第一衬底100具有相对的第一面和第二面；在第一衬底100上形成第一介质层(未图示)和位于第一介质层内的若干第一连接层101，若干所述第一连接层101呈阵列排布，所述第一介质层暴露出所述第一连接层101表面，所述第一介质层表面为所述第一衬底100第一面表面，所述第一连接层101在第一衬底100上的投影为第一正方形；
请参考图2，提供第二衬底200，所述第二衬底200具有相对的第三面和第四面；在第二衬底200上形成第二介质层(未图示)和位于第二介质层内的若干第二连接层201，若干所述第二连接层201呈阵列排布，所述第二介质层暴露出所述第二连接层201表面，所述第二介质层表面为所述第二衬底200第三面表面，所述第二连接层201在第二衬底200上的投影为第二正方形。
请参考图3，图3省略了第一衬底100，将第一衬底100第一面与第二衬底200第三面进行键合，若干所述第一连接层101和若干所述第二连接层201一一对应重合。
所述半导体结构的形成过程中，形成第一连接层101之前，第一衬底100还经过了形成下层器件结构若干半导体制程，形成第二连接层201之前，第二衬底200还经过了形成下层器件结构的若干半导体制程，这些半导体制程使得第一衬底100和第二衬底200产生了不同的程度的膨胀，这在半导体制程中也是无法避免的。
所述第一正方形和第二正方形的边长相同，第一连接层101的图形设计与第二连接层201的图形设计一一对应重合，由于第一衬底100和第二衬底200产生了不同的程度的膨胀，使得第一连接层101的位置和第二连接层201的位置发生了偏移，如图3所示，使得第一衬底100和第二衬底200键合后，第一连接层101和第二连接层201的重合面积减小，使得键合后的接触电阻变大；同时，所述第一衬底100中间的第一连接层101和第二衬底200中间的第二连接层201偏移量较小，所述第一衬底100边缘的第一连接层101和第二衬底200边缘的第二连接层201偏移量较大，这就使得键合后的第一连接层101和第二连接层201重合面积不均匀，使得接触电阻也不均匀。从而影响了半导体结构的良率和性能。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，以改善3D技术。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图7是本发明一实施例中半导体结构形成过程的结构示意图。
请参考图4和图5，图4为图5的俯视图，图5为图4沿剖面线AA1方向的剖面结构示意图，提供衬底300，所述衬底300具有相对的第一面和第二面。
所述衬底300包括若干芯片区(未图示)，在本实施例中，所述衬底300还包括切割道区(未图示)，所述切割道区位于相邻的芯片区之间。
请继续参考图4和图5，在衬底300内形成器件层，所述器件层包括隔离结构302和位于隔离结构302内的器件结构303。
所述器件结构303包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种。在本实施例中，所述器件结构303包括晶体管。
所述隔离结构302的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离结构302的材料包括氧化硅。
请继续参考图4和图5，在器件层上形成介质层304。
所述介质层304为后续形成的连接层提供结构支持。
所述介质层304的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述介质层304的材料包括氧化硅。
在本实施例中，所述衬底300包括基底301、位于基底301上的器件层和位于器件层上的介质层304。
在本实施例中，所述基底301的材料为硅。
在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请参考图6和图7，图7为图6沿剖面线BB1方向的剖面结构示意图，图6为图7的俯视图，在衬底300内形成若干连接层305，所述衬底300第一面暴露出连接层305表面，所述连接层305在衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形。
所述连接层305位于第一器件层上，且所述连接层305与所述器件结构303电连接。
所述第一长方形具有相互垂直的第一边L1和第二边S1，且第一边L1大于第二边S1；所述第二长方形具有相互垂直的第三边L2和第四边S2，且第三边L2大于第四边S2。
所述连接层305在衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形，所述连接层305在满足设计规则的前提下，将连接层305的表面积沿长方形的长边分布，从而使得后续将两个衬底300键合时，即便衬底300发生膨胀使得连接层305沿某个方向偏移，也能够保证两个衬底300内的连接层305具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
在本实施例中，若干所述连接层305在芯片区内呈阵列分布，相邻连接层305在平行于第一边L1方向上的间距d1与相邻连接层305在平行于第三边L2方向上的间距d1相等。
在其他实施例中，若干所述连接层在芯片区内的分布方式，能够不呈阵列分布。
在本实施例中，所述连接层305在衬底300表面的投影图形为“L”型。后续将两个衬底300键合时，即便衬底300发生膨胀使得连接层305沿某个方向偏移，也能够保证两个衬底300内的连接层305具有较大的重合面积。
在本实施例中，所述第一边L1和第三边L2的长度相同，所述第二边S1和第四边S2的长度相同。这就使得后续将两个衬底300键合时，即便衬底300发生膨胀使得连接层305沿某个方向偏移，也能够保证两个衬底300内的连接层305具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
所述第一边L1和第二边S1的长度比例为6:1；所述第三边L2和第四边S2的长度比例为6:1。
在本实施例中，所述第一边L1的尺寸为2.4a，所述第二边S1的尺寸为0.4a，所述第三边L2的尺寸为2.4a，所述第四边S2的尺寸为0.4a，a为长度系数。
形成若干连接层305的形成方法包括：在介质层304内形成若干开口(未图示)；在开口内和介质层304上形成连接材料层(未图示)；平坦化所述连接材料层，直至暴露出介质层304表面，形成位于介质层304内的连接层305。
所述连接层305的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
相应地，本发明实施例还提供一种半导体结构，请继续参考图6和图7，包括：
衬底300，所述衬底300具有相对的第一面和第二面；
位于所述衬底300内的若干连接层305，所述衬底300第一面暴露出连接层305表面，所述连接层305在衬底300表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形。
在本实施例中，所述第一长方形具有相互垂直的第一边L1和第二边S1，且第一边L1大于第二边S1；所述第二长方形具有相互垂直的第三边L2和第四边S2，且第三边L2大于第四边S2。
在本实施例中，所述连接层305在衬底表面的投影图形为“L”型。
在本实施例中，所述第一边L1和第三边L2的长度相同，所述第二边S1和第四边S2的长度相同。
在本实施例中，所述第一边L1和第二边S2的长度比例为6:1；所述第三边L2和第四边S2的长度比例为6:1。
在本实施例中，所述衬底300包括若干芯片区，若干所述连接层305在芯片区内呈阵列分布。
在本实施例中，还包括：位于衬底300内的器件层，所述器件层包括隔离结构302和位于隔离结构302内的器件结构303，所述器件结构303包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述连接层305位于器件层上，且所述连接层305与所述器件结构303电连接。
在本实施例中，所述连接层的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
图8至图17是本发明另一实施例中半导体结构形成过程的结构示意图。
请参考图8和图9，图9为图8沿剖面线CC1方向的剖面结构示意图，图8为图9的俯视图，提供第一衬底400，所述第一衬底400具有相对的第一面和第二面。
所述第一衬底400包括若干第一芯片区(未图示)，在本实施例中，所述第一衬底400还包括第一切割道区(未图示)，所述第一切割道区位于相邻的第一芯片区之间。
请继续参考图8和图9，在第一衬底400内形成第一器件层，所述第一器件层包括第一隔离结构402和位于第一隔离结构402内的第一器件结构403，所述第一器件结构403包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种。在本实施例中，所述第一器件结构403包括晶体管。
所述第一隔离结构402的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一隔离结构402的材料包括氧化硅。
请继续参考图8和图9，在第一器件层上形成第一介质层404。
所述第一介质层404为后续形成的第一连接层提供结构支持。
所述第一介质层404的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一介质层404的材料包括氧化硅。
在本实施例中，所述第一衬底400包括第一基底401、位于第一基底401上的器件层和位于器件层上的第一介质层404。
在本实施例中，所述第一基底401的材料为硅。
在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请参考图10和图11，图11为图10沿剖面线DD1方向的剖面结构示意图，图10为图11的俯视图，在所述第一衬底400内形成若干第一连接层405，所述第一衬底400第一面暴露出第一连接层405表面，所述第一连接层405在第一衬底400表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形。
所述第一连接层405位于第一器件层上，且所述第一连接层405与所述第一器件结构403电连接。
所述第一长方形具有相互垂直的第一边L3和第二边S3，且第一边L3大于第二边S3，所述第二长方形具有相互垂直的第三边L4和第四边S4，且第三边L4大于第四边S4。
所述第一连接层405在衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形，所述第一连接层405在满足设计规则的前提下，将第一连接层405的表面积沿长方形的长边分布，从而使得后续将第一衬底400和第二衬底键合时，即便第一衬底400或第二衬底发生膨胀使得第一连接层405或第二连接层沿某个方向偏移，也能够保证第一衬底400和第二衬底内的第一连接层405和第二连接层具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
在本实施例中，若干所述第一连接层405在第一芯片区内呈阵列分布，相邻第一连接层405在平行于第一边L3方向上和在平行于第三边L4方向上具有相同的第一间距d2。
在其他实施例中，若干所述第一连接层在第一芯片区内的分布方式，能够不呈阵列分布。
在本实施例中，所述第一连接层405在第一衬底400表面的投影图形为“L”型。后续将第一衬底400和第二衬底键合时，即便第一衬底400或第二衬底发生膨胀使得第一连接层405或第二连接层沿某个方向偏移，也能够保证第一衬底400和第二衬底内的第一连接层405和第二连接层具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
在本实施例中，所述第一边L3和第三边L4的长度相等，所述第二边S3和第四边S4的长度相等。这就使得后续将第一衬底400和第二衬底键合时，即便第一衬底400或第二衬底发生膨胀使得第一连接层405或第二连接层沿某个方向偏移，也能够保证第一衬底400和第二衬底内的第一连接层405和第二连接层具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
所述第一边L3和第二边S3的长度比例为6:1；所述第三边L4和第四边S4的长度比例为6:1。
在本实施例中，所述第一边L3的尺寸为2.4a，所述第二边S3的尺寸为0.4a，所述第三边L4的尺寸为2.4a，所述第四边S4的尺寸为0.4a，a为长度系数。
形成若干第一连接层405的形成方法包括：在第一介质层404内形成若干开口(未图示)；在开口内和第一介质层404上形成连接材料层(未图示)；平坦化所述连接材料层，直至暴露出第一介质层404表面，形成所述第一连接层405。
所述第一连接层405的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
请参考图12和图13，图13为图12沿剖面线EE1方向的剖面结构示意图，图12为图13的俯视图，提供第二衬底500，所述第二衬底500具有相对的第三面和第四面。
所述第二衬底500包括若干第二芯片区，(未图示)，在本实施例中，所述第二衬底500还包括第二切割道区(未图示)，所述第二切割道区位于相邻的第二芯片区之间。
请继续参考图12和图13，在第一器件层上形成第二介质层504。
所述第二介质层504为后续形成的第二连接层提供结构支持。
所述第二介质层504的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第二介质层504的材料包括氧化硅。
在本实施例中，所述第二衬底500包括第二基底501、位于第二基底501上的器件层和位于器件层上的第二介质层504。
在本实施例中，所述第二基底501的材料为硅。
在其他实施例中，所述第二基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请参考图14和图15，图15为图14沿剖面线FF1方向的剖面结构示意图，图14为图15的俯视图，在所述第二衬底500内形成若干第二连接层505，所述第二衬底500第三面暴露出第二连接层505表面，所述第二连接层505在第二衬底500表面的投影图形包括相互垂直且相互连接的第三长方形和第四长方形。
所述第二连接层505位于第二器件层上，且所述第二连接层505与所述第二器件结构503电连接。
所述第三长方形具有相互垂直的第五边L5和第六边S5，且第五边L5大于第六边S5，所述第四长方形具有相互垂直的第七边L6和第八边S6，且第七边L6大于第八边S6。
所述第二连接层505在衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形，所述第二连接层505在满足设计规则的前提下，将第二连接层505的表面积沿长方形的长边分布，从而使得后续将第一衬底400和第二衬底键合时，即便第一衬底400或第二衬底发生膨胀使得第一连接层405或第二连接层505沿某个方向偏移，也能够保证第一衬底400和第二衬底内的第一连接层405和第二连接层505具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
在本实施例中，若干所述第二连接层505在第二芯片区内呈阵列分布，相邻第二连接层505在平行于第五边L5方向上和在平行于第七边L6方向上具有相同的第二间距d3，所述第一间距d2和第二间距d3相同。
在其他实施例中，若干所述第二连接层在第二芯片区内的分布方式，能够不呈阵列分布。
在本实施例中，所述第二连接层505在第二衬底500表面的投影图形为“L”型。后续将第一衬底400和第二衬底500键合时，即便第一衬底400或第二衬底500发生膨胀使得第一连接层405或第二连接层505沿某个方向偏移，也能够保证第一衬底400和第二衬底内的第一连接层405和第二连接层505具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
在本实施例中，所述第五边L5和第七边L6的长度相等，所述第六边S5和第八边S6的长度相等。这就使得后续将第一衬底400和第二衬底500键合时，即便第一衬底400或第二衬底500发生膨胀使得第一连接层405或第二连接层505沿某个方向偏移，也能够保证第一衬底400和第二衬底内的第一连接层405和第二连接层505具有较大的重合面积，从而能够获得较小的接触电阻，有利于提升半导体结构的性能。
在本实施例中，所述第一边L3、第三边L4、第五边L5和第七边L6的长度相同，所述第二边S3、第四边S4、第六边S5和第八边S6的长度相同。即第一连接层405的投影图形与第二连接层505的投影图形的周长和面积都相同。这就使得在一片晶圆上同时形成具有与第一连接层405和第二连接层505尺寸相同的连接层时，形成所述连接层时的平坦化工艺较为均匀，形成的连接层表面光滑度较好，后续在将第一衬底400与第二衬底500键合时，第一衬底400与第二衬底500能够结合紧密，提高了键合良率。
所述第五边L5和第六边S5的长度比例为6:1；所述第七边L6和第八边S6的长度比例为6:1。
在本实施例中，所述第五边L5的尺寸为2.4a，所述第六边S5的尺寸为0.4a，所述第七边L6的尺寸为2.4a，所述第八边S6的尺寸为0.4a，a为长度系数。
形成若干第二连接层505的形成方法包括：在第二介质层504内形成若干开口(未图示)；在开口内和第二介质层504上形成连接材料层(未图示)；平坦化所述连接材料层，直至暴露出第二介质层504表面，形成所述第二连接层505。
所述第二连接层505的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
请参考图16和图17，图17为图16沿剖面线GG1方向的剖面结构示意图，图16为图17只出示第一连接层405的俯视图，将第一衬底400第一面与第二衬底500第三面进行键合，若干所述第一连接层405和若干所述第二连接层505一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。
所述第一衬底400第一面与第二衬底500第三面键合，若干所述第一连接层405和若干所述第二连接层505一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。从而能够保证所述第一连接层405和第二连接层505具有较大的重合面积，能够获得较小且固定的接触电阻，有利于半导体结构性能的稳定，以减少由于第一衬底400和第二衬底500膨胀使得所述第一连接层405和第二连接层505发生偏移，使得第一连接层405和第二连接层505的键合面积受到影响的情况。
在本实施例中，所述第一边L3与第七边L6平行，所述第三边L4与第五边L5平行。以保证对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交，所述第一连接层405和第二连接层505具有较大的重合面积。
在本实施例中，所述第一长方形和第三长方形垂直相交的面积与第二长方形和第四长方形垂直相交的面积相同。从而第一衬底400与第二衬底500键合后，若干所述第一连接层405和第二连接层505之间的接触电阻是固定的，所述第一连接层405和第二连接层505的接触电阻均匀性较好，有利于半导体结构性能的稳定。
由于所述第一连接层405在第一衬底400表面的投影为“L”型，所述第一边L3和第三边L4的长度相等，所述第二边S3和第四边S4的长度相等；所述第二连接层505在第二衬底500表面的投影为“L”型，所述第五边L5和第七边L6的长度相等，所述第六边S5和第八边S6的长度相等。从而无论第一衬底400和第二衬底500膨胀使得所述第一连接层405和第二连接层505沿某个方向发生偏移，所述第一长方形能够与第三长方形垂直相交，且所述第二长方形能够与第四长方形垂直相交，从而能够保证所述第一连接层405和第二连接层505具有较大的重合面积，能够获得较小且固定的接触电阻。
相应地，本发明实施例还提供一种半导体结构，请继续参考图16和图17，包括：
第一衬底400，所述第一衬底400具有相对的第一面和第二面，所述第一衬底400内具有若干第一连接层405，所述第一衬底400第一面暴露出第一连接层405表面，所述第一连接层405在第一衬底400表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形；
与第一衬底400键合的第二衬底500，所述第二衬底500具有相对的第三面和第四面，所述第二衬底500第三面和第一衬底400第一面键合，所述第二衬底500内具有若干第二连接层505，所述第二衬底500第三面暴露出第二连接层505表面，所述第二连接层505在第二衬底500表面的投影图形包括相互垂直且相互连接的第三长方形和第四长方形；
若干所述第一连接层405和若干所述第二连接层505一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。
在本实施例中，所述第一连接层405在第一衬底400表面的投影图形为“L”型；所述第二连接层505在第二衬底500表面的投影图形为“L”型。
在本实施例中，所述第一长方形具有相互垂直的第一边L3和第二边S3，且第一边L3大于第二边S3，所述第二长方形具有相互垂直的第三边L4和第四边S4，且第三边L4大于第四边S4；所述第三长方形具有相互垂直的第五边L5和第六边S5，且第五边L5大于第六边S5，所述第四长方形具有相互垂直的第七边L6和第八边S6，且第七边L6大于第八边S6；所述第一边与第七边平行，所述第三边与第五边平行。
在本实施例中，所述第一边L3和第三边L4的长度相等，所述第二边S3和第四边S4的长度相等；所述第五边L5和第七边L6的长度相等，所述第六边S5和第八边S6的长度相等。
在本实施例中，所述第一边L3、第三边L4、第五边L5和第七边L6的长度相同，所述第二边S3、第四边S4、第六边S5和第八边S6的长度相同。
在本实施例中，所述第一边L3和第二边S3的长度比例为6:1；所述第三边L4和第四边S4的长度比例为6:1；所述第五边L5和第六边S5的长度比例为6:1；所述第七边L6和第八边S6的长度比例为6:1。
在本实施例中，所述第一长方形和第三长方形垂直相交的面积与第二长方形和第四长方形垂直相交的面积相同。
在本实施例中，所述第一衬底400包括若干第一芯片区，若干所述第一连接层405在第一芯片区内呈阵列分布，相邻第一连接层405之间具有第一间距d2；所述第二衬底500包括若干第二芯片区，若干所述第二连接层505在第二芯片区内呈阵列分布，相邻第二连接层505之间具有第二间距d3。
在本实施例中，所述第一间距d2和第二间距d3相同。
在本实施例中，还包括：位于第一衬底400内的第一器件层，所述第一器件层包括第一隔离结构402和位于第一隔离结构402内的第一器件结构403，所述第一器件结构403包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第一连接层405位于第一器件层上，且所述第一连接层405与所述第一器件结构403电连接。
在本实施例中，还包括：位于第二衬底500内的第二器件层，所述第二器件层包括第二隔离结构502和位于第二隔离结构502内的第二器件结构503，所述第二器件结构503包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第二连接层505位于第二器件层上，且所述第二连接层505与所述第二器件结构503电连接。
在本实施例中，所述第一连接层405的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述第二连接层505的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构，其特征在于，包括：
第一衬底，所述第一衬底具有相对的第一面和第二面，所述第一衬底内具有若干第一连接层，所述第一衬底第一面暴露出第一连接层表面，所述第一连接层在第一衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形；
与第一衬底键合的第二衬底，所述第二衬底具有相对的第三面和第四面，所述第二衬底第三面和第一衬底第一面键合，所述第二衬底内具有若干第二连接层，所述第二衬底第三面暴露出第二连接层表面，所述第二连接层在第二衬底表面的投影图形包括相互垂直且相互连接的第三长方形和第四长方形；
若干所述第一连接层和若干所述第二连接层一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。
2.如权利要求1所述的半导体结构，其特征在于，所述第一连接层在第一衬底表面的投影图形为“L”型；所述第二连接层在第二衬底表面的投影图形为“L”型。
3.如权利要求2所述的半导体结构，其特征在于，所述第一长方形具有相互垂直的第一边和第二边，且第一边大于第二边，所述第二长方形具有相互垂直的第三边和第四边，且第三边大于第四边；所述第三长方形具有相互垂直的第五边和第六边，且第五边大于第六边，所述第四长方形具有相互垂直的第七边和第八边，且第七边大于第八边；所述第一边与第七边平行，所述第三边与第五边平行。
4.如权利要求3所述的半导体结构，其特征在于，所述第一边和第三边的长度相等，所述第二边和第四边的长度相等；所述第五边和第七边的长度相等，所述第六边和第八边的长度相等。
5.如权利要求4所述的半导体结构，其特征在于，所述第一边、第三边、第五边和第七边的长度相同，所述第二边、第四边、第六边和第八边的长度相同。
6.如权利要求5所述的半导体结构，其特征在于，所述第一边和第二边的长度比例为6:1。
7.如权利要求5所述的半导体结构，其特征在于，所述第一长方形和第三长方形垂直相交的面积与第二长方形和第四长方形垂直相交的面积相同。
8.如权利要求1所述的半导体结构，其特征在于，所述第一衬底包括若干第一芯片区，若干所述第一连接层在第一芯片区内呈阵列分布，相邻第一连接层之间具有第一间距；所述第二衬底包括若干第二芯片区，若干所述第二连接层在第二芯片区内呈阵列分布，相邻第二连接层之间具有第二间距。
9.如权利要求8所述的半导体结构，其特征在于，所述第一间距和第二间距相同。
10.如权利要求1所述的半导体结构，其特征在于，还包括：位于第一衬底内的第一器件层，所述第一器件层包括第一隔离结构和位于第一隔离结构内的第一器件结构，所述第一器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第一连接层位于第一器件层上，且所述第一连接层与所述第一器件结构电连接。
11.如权利要求1所述的半导体结构，其特征在于，还包括：位于第二衬底内的第二器件层，所述第二器件层包括第二隔离结构和位于第二隔离结构内的第二器件结构，所述第二器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第二连接层位于第二器件层上，且所述第二连接层与所述第二器件结构电连接。
12.如权利要求1所述的半导体结构，其特征在于，所述第一连接层的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述第二连接层的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
13.一种半导体结构的形成方法，其特征在于，包括：
提供第一衬底，所述第一衬底具有相对的第一面和第二面；
在第一衬底内形成若干第一连接层，所述第一衬底第一面暴露出第一连接层表面，所述第一连接层在第一衬底表面的投影图形包括相互垂直且相互连接的第一长方形和第二长方形；
提供第二衬底，所述第二衬底具有相对的第三面和第四面；
在第二衬底内形成若干第二连接层，所述第二衬底第三面暴露出第二连接层表面，所述第二连接层在第二衬底表面的投影图形包括相互垂直且相互连接的第三长方形和第四长方形；
将第一衬底第一面与第二衬底第三面进行键合，若干所述第一连接层和若干所述第二连接层一一对应且部分重叠，对应的第一长方形与第三长方形垂直相交，且对应的第二长方形与第四长方形垂直相交。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一连接层在第一衬底表面的投影图形为“L”型；所述第二连接层在第二衬底表面的投影图形为“L”型。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一长方形具有相互垂直的第一边和第二边，且第一边大于第二边，所述第二长方形具有相互垂直的第三边和第四边，且第三边大于第四边；所述第三长方形具有相互垂直的第五边和第六边，且第五边大于第六边，所述第四长方形具有相互垂直的第七边和第八边，且第七边大于第八边；所述第一边与第七边平行，所述第三边与第五边平行。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一边和第三边的长度相等，所述第二边和第四边的长度相等；所述第五边和第七边的长度相等，所述第六边和第八边的长度相等。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一边、第三边、第五边和第七边的长度相同，所述第二边、第四边、第六边和第八边的长度相同。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一边和第二边的长度比例为6:1。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第一长方形和第三长方形垂直相交的面积与第二长方形和第四长方形垂直相交的面积相同。
20.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一衬底包括若干第一芯片区，若干所述第一连接层在第一芯片区内呈阵列分布，相邻第一连接层之间具有第一间距；所述第二衬底包括若干第二芯片区，若干所述第二连接层在第二芯片区内呈阵列分布，相邻第二连接层之间具有第二间距。
21.如权利要求20所述的半导体结构的形成方法，所述第一间距和第二间距相同。
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