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CN113284868A - 半导体元件及其制造方法 - Google Patents

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CN113284868A
CN113284868A CN202010104828.7A CN202010104828A CN113284868A CN 113284868 A CN113284868 A CN 113284868A CN 202010104828 A CN202010104828 A CN 202010104828A CN 113284868 A CN113284868 A CN 113284868A
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CN
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semiconductor element
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circuit
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CN202010104828.7A
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朱彦瑞
吴金能
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Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
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Publication date
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Abstract

本发明提供一种半导体元件，包括衬底、钝化层以及连接件。钝化层配置在衬底上。连接件内埋在钝化层中。连接件与钝化层接触的界面是凹凸不平的，从而提高连接件的结构稳定性。另提供一种半导体元件的制造方法。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法。
背景技术
近年来，由于各种电子构件(例如晶体管、二极管、电阻器、电容器等)的积集度不断提升，半导体工业因而快速成长。这种积集度的提升，大多是因为最小特征尺寸的持续缩小，使得更多的构件整合在一特定的区域中。
在现有技术中，导电线及其下方的打线接垫常因打线接合工艺的拉力而使得打线接垫被拔离衬底，进而导致良率降低。因此，如何避免打线接垫被拔离衬底，进而提升良率将成为未来重要的一门课题。
发明内容
本发明提供一种半导体元件及其制造方法，其将连接件内埋在钝化层中并使得连接件与钝化层接触的界面为凹凸不平，从而提高连接件的结构稳定性。
本发明提供一种半导体元件，包括衬底、钝化层以及连接件。钝化层配置在衬底上。连接件内埋在钝化层中。连接件与钝化层接触的界面是凹凸不平的。
本发明提供一种半导体元件，其包括以下步骤。提供衬底。通过第一3D打印技术，在衬底上形成钝化层。钝化层具有开口。开口具有凹凸不平的侧壁。通过第二3D打印技术，在开口中形成连接件。
基于上述，本发明实施例将连接件内埋在钝化层中并使得连接件与钝化层接触的界面为凹凸不平，从而提高连接件的结构稳定性。在此情况下，连接件与衬底之间的黏着性提升，其可避免连接件在接合工艺之后被拔离衬底，进而提升良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1C是依照本发明一实施例的半导体元件的制造流程的剖面示意图；
图2A至图2C分别是图1C所示连接件的各种实施例的立体示意图；
图3是依照本发明第一实施例的半导体元件的剖面示意图；
图4是依照本发明第二实施例的半导体元件的剖面示意图；
图5是依照本发明第三实施例的半导体元件的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
图1A至图1C是依照本发明一实施例的半导体元件的制造流程的剖面示意图。图2A至图2C分别是图1C所示连接件的各种实施例的立体示意图。请参照图1A，本实施例提供一种半导体元件的制造方法，其步骤如下。首先，提供衬底101。在本实施例中，衬底101可以是硅衬底。虽然图1A中并未示出出任何元件配置在衬底101中，但本实施例的衬底101可具有有源元件(例如是晶体管、二极管等)、无源元件(例如是电容器、电感器、电阻器等)、或其组合于其中。在其他实施例中，衬底101可具有例如逻辑元件、存储元件或其组合于其中。
接着，通过第一3D打印技术，在衬底101上形成钝化层102。在一实施例中，所述第一3D打印技术包括喷印式打印工艺、气溶胶喷涂打印(Aerosol Jet Printing)工艺或其组合。以气溶胶喷涂打印工艺为例，其是使用气溶喷嘴沉积头(aerosol jet depositionhead)，以形成由外部的鞘流(outer sheath flow)和内部的充满气溶的载体流(inneraerosol-laden carrier flow)构成的环状传播喷嘴。在环状气溶喷射工艺中，将欲沉积的材料的气溶流(aerosol stream)集中且沉积在欲形成的表面上。上述步骤可称为无掩膜中尺度材料沉积(Maskless Mesoscale Material Deposition，M3D)，也就是说，其可在不使用掩膜的情况下进行沉积。
在本实施例中，如图1A所示，第一3D打印技术包括通过3D打印装置的喷头202喷出绝缘墨水204至衬底101上。之后，进行固化(curing)步骤，以使绝缘墨水204固化为钝化层102。在一些实施例中，所述固化步骤包括光固化步骤或是热固化步骤。举例来说，所述光固化步骤可例如是照射波长约为395nm至405nm的光，以使绝缘墨水204固化为钝化层102。在一实施例中，绝缘墨水204包括光固化材料、疏水材料、聚合物材料或其组合。举例来说，绝缘墨水204可以是聚二甲基硅氧烷(Polydimethylsiloxane，PDMS)、聚酰亚胺等类似材料。
在固化步骤后，如图1A所示，钝化层102具有开口10。开口10具有凹凸不平的侧壁。具体来说，在一实施例中，开口10具有主体部12与突出部14。突出部14从主体部12突出至钝化层102中。在剖面方向上，突出部14具有从主体部12突出至钝化层102的弧面。每一个主体部12的两侧上的突出部14a、14b在Z方向上彼此交错配置，以形成环绕主体部12的螺纹形。在一些实施例中，开口10的高度10h与突出部14的宽度14w的比为10:4至10:1。也就是说，本实施例特意将开口10的侧壁形成为凹凸不平，从而提升后续形成的连接件106(如图1C所示)的结构稳定性。在替代实施例中，由于钝化层102是通过第一3D打印技术来形成，因此钝化层102是一体成型且沿着Z方向连续形成。某种程度来说，钝化层102可依实际需求增加高度并改变钝化层102的侧壁的形状。
请参照图1B，通过另外的3D打印技术，在开口10的底面上形成黏着层104。此3D打印技术包括通过3D打印装置的喷头212喷出自组装单层墨水214至开口10中。在一实施例中，黏着层104可例如是自组装单层。自组装单层的材料包括有机硅烷类(Organosilanebased)材料，例如是氯硅烷分子。值得注意的是，黏着层104可用以当作缓冲层，以增加后续形成的连接件106(如图1C所示)与衬底101之间的附着力且避免后续接合工艺的应力损害下方的衬底101或衬底101中的元件。在替代实施例中，亦可省略形成黏着层104的步骤。
请参照图1C，通过第二3D打印技术，在开口10中形成连接件106，由此完成芯片100。具体来说，通过3D打印装置的喷头222喷出导电墨水224至黏着层104上，并进行固化步骤以形成连接件106。在此情况下，如图1C所示，连接件106内埋在钝化层102中且沿着开口10形成，以使连接件106与钝化层102接触的界面为凹凸不平。在一实施例中，导电墨水224包括多个导电颗粒。所述导电颗粒包括多个金属纳米颗粒，其可例如是银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。在一些实施例中，连接件106是将导电颗粒紧密地连接在一起，以达到均匀导电的功效。不同于电镀工艺，本实施例之连接件106中的导电颗粒是直接接触钝化层102。也就是说，连接件106与钝化层102之间不具有晶种层或阻障层。另外，虽然图1C所示出的连接件106的顶面低于钝化层102的顶面，但本发明不以此为限。在其他实施例中，连接件106的顶面亦可与钝化层102的顶面齐平。
值得注意的是，如图1C所示，连接件106包括主体部M1与突出部P1。主体部M1具有垂直于衬底101的侧壁。突出部P1从主体部M1的侧壁向外突出。在一些实施例中，主体部M1的高度H与突出部P1的宽度W的比为10:4至10:1。也就是说，本实施例特意将连接件106与钝化层102接触的界面形成为凹凸不平，从而提升连接件106的结构稳定性。具体来说，突出部P1环绕主体部M1的侧壁以构成螺旋状结构，如图2A所示。但本发明不以此为限，在另一实施例中，突出部P2可包括多个环状结构，以分别环绕主体部M1的侧壁，进而形成另一连接件206，如图2B所示。在其他实施例中，突出部P3包括多个突出结构，以独立地分布在主体部M1的侧壁上，进而形成其他连接件306，如图2C所示。多个突出结构在剖面方向上可以是锥形(如图2C)或是弧形(未示出)。上述图2A至图2C所示出的突出部P1、P2、P3皆可在剖面方向上构成凹凸不平的表面，以提高连接件106、206、306的结构稳定性，进而提升连接件106、206、306在后续接合工艺中的良率。
图3是依照本发明第一实施例的半导体元件的剖面示意图。在本实施例中，图3的半导体元件可以是封装结构。请参照图3，图1C的芯片100(或衬底101)可通过覆晶接合的方式与线路基板300电性连接。所谓覆晶接合的方式是指芯片100通过位于线路基板300与芯片100之间的多个凸块(bump)302与线路基板300连接。另外，再通过底胶(underfill)304填入线路基板300与芯片100之间的空间，以包封凸块302。在此情况下，彼此接触的连接件106与凸块302可电性连接线路基板300与芯片100(或衬底101)。也就是说，本实施例的连接件106可用以当作覆晶接合工艺中的接垫，以承受覆晶接合工艺的压力。此外，虽然图3中仅示出一个芯片100，但本发明不以此为限。在其他实施例中，芯片100的数量与种类可依需求来调整。
图4是依照本发明第二实施例的半导体元件的剖面示意图。在本实施例中，图4的半导体元件可以是封装结构。请参照图4，图1C的芯片100(或衬底101)可通过打线接合的方式与线路基板300电性连接。所谓打线接合的方式是指通过多条导电线312连接线路基板300与芯片100。另外，再通过包封体(encapsulant)314覆盖芯片100与线路基板300的部分上表面，并包封导电线312。在此情况下，彼此接触的连接件106与导电线312可电性连接线路基板300与芯片100(或衬底101)。值得注意的是，由于连接件106与钝化层102接触的界面为凹凸不平，因此可提升连接件106的结构稳定性，以避免连接件106因所述打线接合工艺的拉力而被拔离衬底101，进而提升良率。也就是说，本实施例的连接件106可用以当作打线接合工艺中的打线接垫，以承受打线接合工艺的拉力。
上述连接件106除了可用以当作上述接合工艺中的接垫之外，在替代实施例中，连接件106还可用以当作线路结构中的导通孔(conductive via)。详细说明请参照以下段落。
图5是依照本发明第三实施例的半导体元件的剖面示意图。于此，本实施例所示出的线路层可以是重布线层(RDL)，但本发明不以此为限。在其他实施例中，所述线路层也可以是后段工艺中的内联机、电路板中的线路结构或类似结构。
请参照图5，第三实施例的半导体元件500包括衬底101、接垫112、介电层114、第一线路层116、钝化层102、黏着层104、连接件106以及第二线路层118。
详细地说，接垫112配置在衬底101上。在一实施例中，接垫112的材料包括金属材料，其可例如是铜、铝、金、银、镍、钯或其组合。介电层114覆盖接垫112的侧壁与一部分顶面，且暴露出接垫112的另一部分顶面112t。在一实施例中，介电层114的材料包括介电材料，其可例如是氧化硅、氮化硅、氮氧化硅、聚酰亚胺或其组合。在另一实施例中，介电层114可以是单层结构、双层结构或是多层结构。第一线路层116覆盖接垫112的部分顶面112t，且自接垫112延伸覆盖介电层114的部分顶面。在一实施例中，第一线路层116包括彼此接触的多个导电颗粒，且可以3D打印技术来形成。所述导电颗粒包括多个金属纳米颗粒，其可例如是银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。
如图5所示，钝化层102配置在第一线路层116上且覆盖介电层114的部分顶面与第一线路层116的部分顶面。连接件106内埋在钝化层102中且具有凹凸不平的侧壁。黏着层104可选择性地配置在连接件106与第一线路层116之间，以增加连接件106与第一线路层116的黏着性。另外，第一线路层116配置在连接件106与衬底101之间，且连接件106与接垫112偏移(offset)设置。在此情况下，接垫112下方的元件所产生的电讯号可透过接垫112与第一线路层116传输至连接件106。钝化层102、黏着层104以及连接件106的材料与形成方法已于上述段落中详述过，于此便不再赘述。
如图5所示，第二线路层118配置在钝化层102与连接件106上。在一实施例中，第二线路层118包括彼此接触的多个导电颗粒，且可以3D打印技术来形成。所述导电颗粒包括多个金属纳米颗粒，其可例如是银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。在此情况下，连接件106可用以当作导通孔，以电性连接第一线路层116与第二线路层118。在一些实施例中，由于连接件106与第二线路层118皆以3D打印技术来形成，因此连接件106与第二线路层118是通过彼此接触的多个导电颗粒来电性连接。也就是说，连接件106与第二线路层118是直接接触的，两者之间并不具有明显的界面。此外，在本实施例中，连接件106与钝化层102接触的界面为凹凸不平，其可提升连接件106的结构稳定性并增加半导体元件500的机械强度。
综上所述，本发明将连接件内埋在钝化层中并使得连接件与钝化层接触的界面为凹凸不平，从而提高连接件的结构稳定性，进而提升连接件在后续接合工艺中的良率。另外，黏着层可选择性地配置在连接件与衬底之间，以提升两者之间的黏着性，进而避免接合工艺的应力损害衬底中的元件且可防止连接件被拔离衬底。此外，本发明可通过3D打印技术来形成连接件，以使连接件为一体成型，进而增加连接件的机械强度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (20)

1.一种半导体元件，包括：
钝化层，配置在衬底上；以及
连接件，内埋在所述钝化层中，其中所述连接件与所述钝化层接触的界面是凹凸不平的。
2.根据权利要求1所述的半导体元件，其中所述连接件包括：
主体部，具有垂直于所述衬底的侧壁；以及
突出部，从所述主体部的所述侧壁向外突出。
3.根据权利要求2所述的半导体元件，其中所述突出部环绕所述主体部的所述侧壁以构成螺旋状结构。
4.根据权利要求2所述的半导体元件，其中所述突出部包括多个环状结构，以分别环绕所述主体部的所述侧壁。
5.根据权利要求2所述的半导体元件，其中所述突出部包括多个突出结构，以分布在所述主体部的所述侧壁上。
6.根据权利要求2所述的半导体元件，其中所述主体部的高度与所述突出部的宽度的比为10:4至10:1。
7.根据权利要求1所述的半导体元件，还包括线路基板，所述衬底以打线接合或覆晶接合的方式与所述线路基板连接，其中所述连接件电性连接所述衬底与所述线路基板。
8.根据权利要求1所述的半导体元件，还包括：
第一线路层，配置在所述衬底与所述连接件之间；以及
第二线路层，配置在所述连接件上，其中所述连接件电性连接所述第一线路层与所述第二线路层。
9.根据权利要求1所述的半导体元件，还包括黏着层配置在所述连接件与所述衬底之间。
10.根据权利要求1所述的半导体元件，其中所述连接件由彼此接触的多个导电颗粒所构成。
11.根据权利要求10所述的半导体元件，其中所述多个导电颗粒包括多个金属纳米颗粒，所述多个金属纳米颗粒包括银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。
12.一种半导体元件的制造方法，包括：
提供衬底；
通过第一3D打印技术，在所述衬底上形成钝化层，其中所述钝化层具有开口，所述开口具有凹凸不平的侧壁；以及
通过第二3D打印技术，在所述开口中形成连接件。
13.根据权利要求12所述的半导体元件的制造方法，其中所述开口具有主体部与突出部，所述突出部从所述主体部突出至所述钝化层中。
14.根据权利要求13所述的半导体元件的制造方法，其中所述开口的高度与所述突出部的宽度的比为10:4至10:1。
15.根据权利要求12所述的半导体元件的制造方法，其中通过所述第二3D打印技术形成所述连接件包括使用导电墨水，所述导电墨水包括多个金属纳米颗粒，所述多个金属纳米颗粒包括银纳米颗粒、铜银纳米颗粒、铜纳米颗粒或其组合。
16.根据权利要求15所述的半导体元件的制造方法，其中所述多个金属纳米颗粒直接接触所述钝化层。
17.根据权利要求12所述的半导体元件的制造方法，其中所述钝化层的材料包括疏水材料。
18.根据权利要求12所述的半导体元件的制造方法，还包括以打线接合或覆晶接合的方式将所述衬底连接至线路基板，其中所述连接件电性连接所述衬底与所述线路基板。
19.根据权利要求12所述的半导体元件的制造方法，还包括：
在所述衬底与所述连接件之间形成第一线路层；以及
在所述连接件上形成第二线路层，其中所述连接件电性连接所述第一线路层与所述第二线路层。
20.根据权利要求12所述的半导体元件的制造方法，还包括在所述连接件与所述衬底之间形成黏着层。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120308332A1 (en) * 2011-06-02 2012-12-06 A. Raymond Et Cie Spiral fastener
US20140027922A1 (en) * 2012-07-24 2014-01-30 Invensas Corporation Via in substrate with deposited layer
TW201626539A (zh) * 2014-10-15 2016-07-16 台灣積體電路製造股份有限公司 半導體封裝結構及其製備方法
CN106206409A (zh) * 2015-05-08 2016-12-07 华邦电子股份有限公司 堆叠电子装置及其制造方法
CN107846790A (zh) * 2016-09-19 2018-03-27 苏州纳格光电科技有限公司 多层柔性电路板的制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120308332A1 (en) * 2011-06-02 2012-12-06 A. Raymond Et Cie Spiral fastener
US20140027922A1 (en) * 2012-07-24 2014-01-30 Invensas Corporation Via in substrate with deposited layer
TW201626539A (zh) * 2014-10-15 2016-07-16 台灣積體電路製造股份有限公司 半導體封裝結構及其製備方法
CN106206409A (zh) * 2015-05-08 2016-12-07 华邦电子股份有限公司 堆叠电子装置及其制造方法
CN107846790A (zh) * 2016-09-19 2018-03-27 苏州纳格光电科技有限公司 多层柔性电路板的制备方法

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