[go: up one dir, main page]

CN113257739A - 半导体器件的制备方法、半导体器件及存储装置 - Google Patents

半导体器件的制备方法、半导体器件及存储装置 Download PDF

Info

Publication number
CN113257739A
CN113257739A CN202110475452.5A CN202110475452A CN113257739A CN 113257739 A CN113257739 A CN 113257739A CN 202110475452 A CN202110475452 A CN 202110475452A CN 113257739 A CN113257739 A CN 113257739A
Authority
CN
China
Prior art keywords
region
electrode
gate oxide
oxide layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110475452.5A
Other languages
English (en)
Inventor
田武
孙超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110475452.5A priority Critical patent/CN113257739A/zh
Publication of CN113257739A publication Critical patent/CN113257739A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件的制备方法、半导体器件及存储装置，本发明提供的半导体器件的制备方法，包括：提供衬底，衬底包括预设的第一区域和第二区域；对第二区域进行氮离子掺杂；在第一区域和第二区域上分别形成第一栅氧化层和第二栅氧化层；以及，形成第一电极与第二电极分别于第一栅氧化层与第二栅氧化层上，从而能够制备具有不同栅氧化层的半导体器件，同时还能解决半导体器件中栅氧化层变薄时单位面积电容降低的问题。

Description

半导体器件的制备方法、半导体器件及存储装置
【技术领域】
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法、半导体器件及存储装置。
【背景技术】
在现有集成电路的半导体器件中，往往有多个晶体管整体地形成在器件中，包括在小于或等于5V电压工作下的低压晶体管(如逻辑MOSFET)和在小于1.2V电压工作下的低低电压晶体管(如MOS电容)，并且不同晶体管对于栅氧化层厚度的要求各不相同。
其中，在集成电路中，半导体器件中的低低电压的晶体管还常用作MOS电容，作为去耦电容来降低电路中电源噪声对电路的影响，但随着集成电路工艺技术的发展，集成电路集成度越来越高，半导体器件的尺寸需要进一步缩小，因此半导体器件中MOS电容的栅氧化层越来越薄，导致去耦电容中漏电电流逐渐变大，并且在栅氧化层厚度变薄的同时，MOS电容的单位面积电容也会降低，为了达到相同的电容值，需要耗费更大的面积，不利于半导体器件的进一步集成化和微型化。
【发明内容】
本发明的目的在于提供一种半导体器件的制备方法、半导体器件及存储装置，能够制备具有不同栅氧化层的半导体器件，同时还能解决半导体器件中栅氧化层变薄时单位面积电容降低的问题。
为了解决上述问题，本发明提供一种半导体器件的制备方法，包括：
提供衬底，所述衬底包括预设的第一区域和第二区域；对所述第二区域进行氮离子掺杂；在所述第一区域和所述第二区域上分别形成第一栅氧化层和第二栅氧化层；以及，形成第一电极与第二电极分别于所述第一栅氧化层与所述第二栅氧化层上。
其中，在所述提供衬底之后，还包括：
在所述衬底内形成第一阱区和第二阱区，所述第一阱区包含所述第一区域，所述第二阱区包含所述第二区域，所述第一区域和所述第二区域间隔设置。
其中，所述第一电极与第二电极分别为第一多晶硅电极和第二多晶硅电极，所述第一多晶硅电极用作MOSFET的栅极电极，所述第二多晶硅电极作为MOS电容的电容电极。
其中，在所述形成第一电极与第二电极之后，还包括：
利用所述第一电极与第二电极进行自对准工艺，在所述第一阱区和所述第二阱区内分别生成第一离子掺杂区域和第二离子掺杂区域；其中，所述第一离子掺杂区域分布在所述第一电极的两侧，所述第二离子掺杂区域分布在所述第二电极的两侧。
其中，在所述第一阱区和所述第二阱区内分别生成第一离子掺杂区域和第二离子掺杂区域后，还包括：
在所述第一电极、所述第二电极、所述第一离子区域及所述第二离子掺杂区域上形成金属接触。
其中，采用离子注入工艺对所述第二区域进行氮离子掺杂。
其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，所述第二栅氧化层的厚度为4nm～7nm。
其中，所述氮离子掺杂的浓度为1014～1015ions/cm2，所述氮离子掺杂的深度为1nm～50nm。
其中，采用热氧化工艺形成所述第一栅氧化层和所述第二栅氧化层。
本发明还提供一种半导体器件，包括：衬底，所述衬底包括预设的第一区域和第二区域，所述第二区域被氮离子掺杂；第一栅氧化层及第二栅氧化层，分别设置于所述第一区域和所述第二区域上；第一电极及第二电极，分别设置于所述第一栅氧化层和所述第二栅氧化层上。
其中，所述第一电极与第二电极分别为第一多晶硅电极和第二多晶硅电极，所述第一多晶硅电极用作MOSFET的栅极电极，所述第二多晶硅电极作为MOS电容的电容电极。
其中，所述衬底内设置有第一阱区和第二阱区，所述第一阱区包括所述第一区域，所述第二阱区包括所述第二区域，所述第一区域和所述第二区域间隔设置。
其中，所述第一阱区和所述第二阱区内分别设置有第一离子掺杂区域和第二离子掺杂区域；
其中，所述第一离子掺杂区域分布在所述第一电极的两侧，所述第二离子掺杂区域分布在所述第二电极的两侧。
其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，所述第二栅氧化层的厚度为4nm～7nm。
其中，所述氮离子掺杂的浓度为1014～1015ions/cm2，所述氮离子掺杂的深度为1nm～50nm。
本发明提供一种存储装置，包括第一晶圆以及第二晶圆，所述第一晶圆上形成有存储阵列，所述第二晶圆上形成有控制所述存储阵列进行读写操作的外围电路，所述外围电路包括上述的半导体器件，且所述第一晶圆与所述第二晶圆键合连接。
本发明还提供一种存储装置，包括存储阵列以及与所述存储阵列相邻的外围电路，所述外围电路用以控制所述存储阵列进行读写操作，所述外围电路包括上述的半导体器件。
本发明的有益效果是：区别于现有技术，本发明提供的半导体器件的制备方法，包括：提供衬底，所述衬底包括预设的第一区域和第二区域；对所述第二区域进行氮离子掺杂；在所述第一区域和所述第二区域上分别形成第一栅氧化层和第二栅氧化层；以及，形成第一电极与第二电极分别于所述第一栅氧化层与所述第二栅氧化层上，从而能够制备半导体器件中对栅氧化层要求不同的MOSFET和MOS电容，在第二栅氧化层满足MOS电容厚度要求的情况下，增加氮离子使得MOS电容的单位面积电容也能得到提高。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中半导体器件的制备方法的流程示意图；
图2A为本发明实施例中步骤S101完成后的结构示意图；
图2B为本发明实施例中步骤S102完成后的结构示意图；
图2C为本发明实施例中步骤S103完成后的结构示意图；
图2D为本发明实施例中步骤S104完成后的结构示意图；
图2E为本发明实施例中步骤S100完成后的结构示意图；
图2F为本发明实施例中步骤S105完成后的结构示意图；
图2G为本发明实施例中步骤S106完成后的结构示意图；
图3为本发明实施例中半导体器件的制备方法的另一流程示意图；
图4为本发明实施例提供的一种存储装置的结构示意图；
图5为本发明实施例提供的另一种存储装置的结构示意图。
【具体实施方式】
对于MOS电容而言，半导体器件的尺寸越小，其内部结构尺寸相应也越小，对应的栅氧化层的厚度也越小，当栅氧化层厚度小于临界值时，会出现载流子直接隧穿的现象，MOS电容中的漏电电流开始变大，当工艺节点到40nm及以下时，栅氧化层的厚度进一步缩减，栅极漏电变得更加严重，使得半导体器件的电学性能受到严重影响。
随着3D-NAND存储器I/O接口速度的进一步提高，对电容器的要求也越来越高，3D-NAND存储器使用的电容器的区域面积越来越大，在相同电容面积的情况下，要想获得更大的电容值，需要更薄的栅氧化层，但更薄的栅氧化层必然会带来更大的漏电流。同时，当MOSFET的栅氧化层厚度过大时，也会导致MOSFET的传输速度变慢，从而影响电路速度。此外，在半导体器件中，MOSFET和MOS电容各自的工作电压和作用不同，对栅氧化层厚度的要求也有不同，可分步形成不同厚度的栅氧化层，但在现有半导体器件领域中，为了提高生产效率，一般需要MOSFET的栅氧化层与MOS电容的栅氧化层在同一工艺步骤中形成。
因此，本发明提供一种半导体器件的制备方法、半导体器件及存储装置，该制备方法能够在半导体器件的MOSFET区生成第一栅氧化层，保证MOSFET的传输速度，在MOS电容区生成第二栅氧化层，提高MOS电容的单位面积电容值，并保证MOS电容中不会产生过大的漏电，以提高半导体器件的性能。
下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
请参阅图1，图1是本发明实施例提供的半导体器件的制备方法的流程示意图，该制备方法具体流程可以如下：
步骤S101:提供衬底，衬底包括预设的第一区域和第二区域。
其中，步骤S101完成后的结构示意图如图2A所示。
衬底21的材质可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料，在本发明的实施例中，衬底21优选为P型硅衬底，例如在单晶硅中掺入硼、铟、镓中任一种形成的P型硅衬底。在本实施例中，衬底21可分为A区和B区，其中，A区用于形成本发明实施例中的MOSFET，B区用于形成本发明实施例中的MOS电容，在本实施例中A区形成的MOSFET工作电压小于5V，B区形成的MOS电容的工作电压小于1.2V。
第一区域22A和第二区域22B彼此独立，其中，第一区域22A用于形成MOSFET中的栅氧化层，第二区域22B用于形成MOS电容中的栅氧化层。
步骤S102:对第二区域进行氮离子掺杂。
其中，步骤S102完成后的结构示意图如图2B所示。
具体地，可采用离子注入工艺对第二区域22B进行氮离子掺杂。在本实施例中，氮离子注入的浓度为1014～1015ions/cm2，氮离子掺杂的深度为1nm～50nm，离子注入的能量范围1KeV～100KeV，注入角度为20～24°。在本实施例中，氮离子从衬底21的表面向衬底21的内部延伸，可根据离子注入工艺的不同工艺条件，控制氮离子延伸至衬底21中指定深度处。
需要进一步说明的是，在实施上述步骤S102之前，需要在衬底21上涂覆光刻胶并使光刻胶覆盖第一区域22A并露出第二区域22B，第二区域22B是预设用来进行氮离子掺杂的区域。在本实施例中，在衬底21上涂覆光刻胶后，采用光刻加显影的方式使得光刻胶覆盖第一区域22A并暴露出第二区域22B，其中，光刻胶作为掩膜使用，保证在进行氮离子掺杂时，只有第二区域22B存在氮离子掺杂。在完成步骤S102之后，还包括去除衬底上21的光刻胶。在本实施例中，当氮离子掺杂后，光刻胶胶膜的高聚物交联，难以用一般方法去除，多数采用等离子干法去胶；或者可尽量在衬底21上涂覆更厚的光刻胶胶膜，使得掺杂的氮离子只分布在光刻胶的外层，光刻胶和衬底21界面处的光刻胶未受到氮离子掺杂的影响，这样以便去除光刻胶。
步骤S103:在第一区域和第二区域上分别形成第一栅氧化层和第二栅氧化层。
其中，步骤S103完成后的结构如图2C所示。
其中，采用热氧化工艺形成第一栅氧化层和第二栅氧化层。
具体地，在本实施例中第一栅氧化层23A和第二栅氧化层23B的形成工艺包括热氧化工艺(Thermal Oxidation)、轻等离子体氧化工艺(Soft Plasma Oxidation)或者紫外辅助氧化工艺(UV Photo Assistant Oxidation)，在本实施例中，当衬底21选用P型硅衬底时，则第一栅氧化层23A和第二栅氧化层23B均为氧化硅。其中，为了生长极薄的第二栅氧化层23B，优选采用属于热氧化工艺中的快速热氧化工艺(Rapid Thermal Oxidation，RTO)生长本实施例中的第一栅氧化层23A和第二栅氧化层23B，利用RTO工艺生长满足MOS电容所需的超薄的第二栅氧化层23B，其具有极好的电学特性。在本实施例中，可采用干氧氧化、湿氧氧化及水汽氧化等方式进行热氧化工艺，其具体工艺条件为：热氧化温度为800～900℃，氧化剂分压为640～760torr，时间为5～30min。
在本发明实施例中，在实施上述步骤S103之前，利用光刻胶作为栅氧化层生长的阻挡层，需要在衬底21上采用光刻加显影的方式暴露第一区域22A和第二区域22B，其分别是衬底21上预设用来生长第一栅氧化层23A和第二栅氧化层23B的区域，具体地，在相应的光刻流程中，可只采用一张预设的掩模版，同时形成预设用来生长第一栅氧化层23A和第二栅氧化层23B的区域。另外，在形成第一栅氧化层23A和第二栅氧化层23B之后，还需要去除掉衬底21上作为栅氧化层阻挡层的光刻胶，并对衬底上21的栅氧化层进行清洗，为后续的工艺做准备。
其中，第一栅氧化层的厚度大于第二栅氧化层的厚度，第二栅氧化层的厚度为4nm～7nm。
由于在本发明实施例中步骤S102中，第二区域22B已经掺杂了氮离子，由于氮离子的作用可使得第二栅氧化层生长的速度降低40％～60％，例如，在一定热氧化工艺条件下同时生长第一栅氧化层和第二栅氧化层，其中，第一栅氧化层的厚度为8nm～14nm，则第二栅氧化层厚度只有约为4nm～7nm。此外，由于一定氮离子的存在，第二区域22B的介电常数也会增加，因此可进一步提高MOS电容的单位面积电容值，可以保证同等栅极漏电时，电容值也不会下降太多，提高MOS电容的电容值。
需要进一步说明的是，由于在步骤102中在第二区域22B中进行了氮离子掺杂,而进行氮离子掺杂时往往会破坏衬底21的晶格结构，而当采用快速热氧化工艺生长本实施例中的第一栅氧化层23A和第二栅氧化层23B时，可以利用辐射加热的方式，在短时间内进行升温，由于加热时间很短，衬底本体并未升温，因此掺杂带来的晶格损伤被修复了，而掺杂的氮离子还在原来的位置，有利于控制氮离子掺杂的深度。
步骤S104:形成第一电极与第二电极分别于第一栅氧化层与第二栅氧化层上。
其中，步骤S104完成后的结构示意图如图2D所示。
其中，第一电极24A和第二电极24B分别为第一多晶硅电极和第二多晶硅电极，第一多晶硅电极用作MOSFET的栅极电极，第二多晶硅电极作为MOS电容的电容电极。
具体地，当第一电极24A和第二电极24B都为多晶硅材料时，步骤S104的具体工艺流程是，先通过低压力化学气相沉积法(Low Pressure Chemical Vapor Deposition)在衬底21上形成一定厚度的多晶硅薄膜，之后采用光刻和刻蚀形成本实施例中栅极和电容电极对应的图形并去胶，其为现有工艺，在此不予累述。
图1中流程示意图反映了本实施例中的主要流程，为了更好地理解本实例方案的细节，请参阅图3，图3显示进一步的细节流程。
其中，在上述步骤S101之前，如图3所示，还包括：
步骤S100：在衬底内形成第一阱区和第二阱区，第一阱区包含第一区域，第二阱区包含第二区域，第一区域和第二区域间隔设置。
其中，步骤S100完成后的结构示意图如图2E所示。
具体地，上述第一阱区20A和第二阱区20B可通过向衬底21中掺杂而形成，比如通过离子注入工艺，将离子掺杂到衬底21中，利用高能离子注入，不经过高温热扩散，直接在衬底21中的某一深度上形成所需的杂质分布。上述第一阱区20A和第二阱区20B的导电类型取决于掺杂剂的种类，例如，若向衬底21中掺杂磷、砷等N型掺杂剂，则可以形成导电类型同为N型的第一阱区20A和第二阱区20B；若向衬底21中掺杂硼、镓等P型掺杂剂，则形成导电类型同为P型的第一阱区20A和第二阱区20B。此外，上述第一阱区20A和第二阱区的阱区类型还可以相异，例如分别在衬底21中掺杂N型掺杂剂和P型掺杂剂，使得第一阱区20A的导电类型为P型，第二阱区20B的导电类型为N型。
其中，第一电极和第二电极的导电类型分别与第一阱区和第二阱区的导电类型互补。
具体地，当第一电极24A的导电类型为P型，则第一阱区20A的导电类型为N型，当第一电极24A的导电类型为N型，则第一阱区20A的导电类型为P型。当第一电极24A的导电类型与第一阱区20A的导电类型互补时，第一栅氧化层23A两相对侧(第一电极24A侧与第一阱区20A侧)之间的电势差更小，进而能够降低第一电极24A漏电流。当第二电极24B的导电类型为P型，则第二阱区20B的导电类型为N型，当第二电极24B的导电类型为N型，则第二阱区20B的导电类型为P型。当第二电极24B的导电类型与第二阱区20B的导电类型互补时，第二栅氧化层23B两相对侧(第二电极24B侧与第二阱区20B侧)之间的电势差更小，进而能够降低第二电极24B漏电流。
其中，在上述步骤S104之后，如图3所示，还包括：
步骤S105:利用第一电极与第二电极进行自对准工艺，在第一阱区和第二阱区内分别生成第一离子掺杂区域和第二离子掺杂区域；其中，第一离子掺杂区域分布在第一电极两侧，第二离子掺杂区域分布在第二电极两侧。
其中，步骤S105完成后的结构示意图如图2F所示。
具体地，在利用第一电极24A和第二电极24B进行自对准工艺时，可采用离子注入自对准工艺，第一电极24A和第二电极24B成为离子注入的掩膜，从而形成第一离子掺杂区域25A或第二离子掺杂区域25B的源区和漏区，采用自对准工艺可保证相同离子掺杂区域的源区和漏区之间的重叠小到忽略不记，同时第一离子掺杂区域25A、第二离子掺杂区域25B、第一电极24A或第二电极24B之间的位置关系可以在离子注入时自动对准，即第一离子掺杂区域分布25A在第一电极24A的两侧，可形成MOSFET的源区和漏区，第二离子掺杂区域25B分布在第二电极24B的两侧，可形成MOS电容的源区和漏区。
此外，还可以通过扩散和离子注入自对准工艺中相结合的方法，分两步形成源区和漏区，其中，先采用扩散方法形成一部分源区和漏区，相应源区和漏区之间的距离大于对应第一电极24A或第二电极24B的尺寸，可以降低接触电阻。之后，再在源区和漏区之间制作尺寸小于其源漏间距的第一电极24A或第二电极24B并进行离子注入自对准工艺，此工艺不但解决了栅漏交叠的问题，而且也降低了接触电阻。
其中，第一离子掺杂区域和第二离子掺杂区域分别与第一阱区和第二阱区的导电类型相同或不同。
具体地，第一离子掺杂区域25A和第二离子掺杂区域25B分别与第一阱区20A和第二阱区20B的导电类型相同或不同。当第一离子掺杂区域25A和第二离子掺杂区域25B分别与第一阱区20A和第二阱区20B的导电类型不同时，对应MOS电容为普通MOS电容，在此不予累述。当第一离子掺杂区域25A和第二离子掺杂区域25B分别与第一阱区20A和第二阱区20B的导电类型相同时，例如第二离子掺杂区域25B与第二阱区20B的导电类型同为N型时，此时MOS电容为可变电容器，第一离子掺杂区域为N+区域，是作为第二阱区20B上的高掺杂区域，形成欧姆接触，同时还作为衬底21和第二阱区20B的偏置连接点。
其中，在上述步骤S105之后，如图3所示，还包括：
步骤S106:在第一电极、第二电极、第一离子掺杂区域及第二离子区域上形成金属接触。
其中，步骤S106完成后的结构示意图如图2G所示。
具体地，步骤S106属于互连工艺，通过光刻形成衬底21上形成接触孔和通孔，再进行金属化，如采用化学气相沉积法在接触孔和通孔中形成金属接触26，形成互连线。其中，金属接触可以为铜或铝中的一种。
本发明实施例提供的半导体器件的制备方法，通过在第二区域内掺杂氮离子，可增加第二栅氧化层的介电常数来提高MOS电容的单位面积电容值，同时一定厚度的第二栅氧化层也能保证MOS电容中不会出现过大的漏电现象，同时，还能在第一区域形成满足MOSFET要求厚度的第二栅氧化层，避免影响MOSFET的传输速度，提高了电路响应速度，相较于现有技术，提高了半导体器件的性能。
请参阅图2A～图2F，本发明实施例还提供了采用上述制备方法制备的半导体器件，包括：衬底21，衬底21包括预设的第一区域22A和第二区域22B，第二区域22B被氮离子掺杂；第一栅氧化层23A及第二栅氧化层23B，分别设置于第一区域22A和第二区域22B上；第一电极24A及第二电极24B，分别设置于第一栅氧化层23A和第二栅氧化层23B上。
其中，第一电极24A与第二电极24B分别为第一多晶硅电极和第二多晶硅电极，第一多晶硅电极用作MOSFET的栅极电极，第二多晶硅电极作为MOS电容的电容电极。
其中，第一栅氧化层23A的厚度大于第二栅氧化层23B的厚度，第二栅氧化层23B的厚度为4nm～7nm。
其中，氮离子掺杂的浓度为1014～1015ions/cm2，氮离子掺杂的深度为1nm～50nm。
在本发明具体实施例中，衬底21内设置有第一阱区20A和第二阱区20B，第一阱区20A包括第一区域22A，第二阱区20B包括第二区域22B，第一区域22A和第二区域22B间隔设置。
其中，第一阱区20A和第二阱区20B可通过向衬底21中掺杂而形成，第一阱区20A和第二阱区20B的导电类型取决于掺杂剂的种类，第一阱区20A和第二阱区20B的导电类型可以相同或相异。
其中，第一电极24A和第二电极24B的导电类型分别与第一阱区20A和第二阱区20B的导电类型互补。
第一阱区20A和第二阱区20B内分别设置有第一离子掺杂区域25A和第二离子掺杂区域25B。
其中，第一离子掺杂区域25A分布在第一电极24A的两侧，第二离子掺杂区域25B分布在第二电极24B的两侧。
其中，第一离子掺杂区域25A和第二离子掺杂区域25B分别与第一阱区20A和第二阱区20B的导电类型相同或不同。
本发明实施例提供的半导体器件，由于第二栅氧化层形成在掺杂氮离子的第二区域上，增加了MOS电容的介电常数，从而提高MOS电容的单位面积电容值，且一定厚度的第一栅氧化层保证MOS电容中不会出现过大的漏电流，同时，还能在第一区域形成满足MOSFET要求厚度的第二栅氧化层，避免影响MOSFET的传输速度，提高了电路响应速度，相较于现有技术，提高了半导体器件的性能。
请参阅图4，本发明实施例提供了一种存储装置100，包括第一晶圆101以及第二晶圆102，第一晶圆101上形成有存储阵列1011，第二晶圆102上形成有控制存储阵列1011进行读写操作的外围电路1021，外围电路1021包括上述的半导体器件200，且第一晶圆101与第二晶圆102键合连接。
具体地，第一晶圆101与第二晶圆102之间设置有键和层103，第一晶圆101和第二晶圆102通过第一键合层1031与第二键合层1032键合连接。
请参阅图5，本发明实施例还提供了另一种存储装置300，包括存储阵列301以及与存储阵列301相邻的外围电路302，外围电路302用以控制存储阵列301进行读写操作，外围电路302包括上述的半导体器件200。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种半导体器件的制备方法，其特征在于，包括如下步骤：
提供衬底，所述衬底包括预设的第一区域和第二区域；
对所述第二区域进行氮离子掺杂；
在所述第一区域和所述第二区域上分别形成第一栅氧化层和第二栅氧化层；以及，
形成第一电极与第二电极分别于所述第一栅氧化层与所述第二栅氧化层上。
2.根据权利要求1所述的制备方法，其特征在于，在所述提供衬底之前还包括：
在所述衬底内形成第一阱区和第二阱区，所述第一阱区包含所述第一区域，所述第二阱区包含所述第二区域，所述第一区域和所述第二区域间隔设置。
3.根据权利要求1所述的制备方法，其特征在于，所述第一电极与第二电极分别为第一多晶硅电极和第二多晶硅电极，所述第一多晶硅电极用作MOSFET的栅极电极，所述第二多晶硅电极作为MOS电容的电容电极。
4.根据权利要求2所述的制备方法，其特征在于，在所述形成第一电极与第二电极之后，还包括：
利用所述第一电极与第二电极进行自对准工艺，在所述第一阱区和所述第二阱区内分别生成第一离子掺杂区域和第二离子掺杂区域；其中，所述第一离子掺杂区域分布在所述第一电极的两侧，所述第二离子掺杂区域分布在所述第二电极的两侧。
5.根据权利要求4所述的制备方法，其特征在于，在所述第一阱区和所述第二阱区内分别生成第一离子掺杂区域和第二离子掺杂区域后，还包括：
在所述第一电极、所述第二电极、所述第一离子区域及所述第二离子掺杂区域上形成金属接触。
6.根据权利要求1所述的制备方法，其特征在于，采用离子注入工艺对所述第二区域进行氮离子掺杂。
7.根据权利要求1所述的制备方法，其特征在于，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，所述第二栅氧化层的厚度为4nm～7nm。
8.根据权利要求1所述的制备方法，其特征在于，所述氮离子掺杂的浓度为1014～1015ions/cm2，所述氮离子掺杂的深度为1nm～50nm。
9.根据权利要求1所述的制备方法，其特征在于，采用热氧化工艺形成所述第一栅氧化层和所述第二栅氧化层。
10.一种半导体器件，其特征在于，其特征在于，包括：
衬底，所述衬底包括预设的第一区域和第二区域，所述第二区域被氮离子掺杂；
第一栅氧化层及第二栅氧化层，分别设置于所述第一区域和所述第二区域上；
第一电极及第二电极，分别设置于所述第一栅氧化层和所述第二栅氧化层上。
11.根据权利要求10所述的半导体器件，其特征在于，所述衬底内设置有第一阱区和第二阱区，所述第一阱区包括所述第一区域，所述第二阱区包括所述第二区域，所述第一区域和所述第二区域间隔设置。
12.根据权利要求10所述的半导体器件，其特征在于，所述第一电极与第二电极分别为第一多晶硅电极和第二多晶硅电极，所述第一多晶硅电极用作MOSFET的栅极电极，所述第二多晶硅电极作为MOS电容的电容电极。
13.根据权利要求11所述的半导体器件，其特征在于，所述第一阱区和所述第二阱区内分别设置有第一离子掺杂区域和第二离子掺杂区域；
其中，所述第一离子掺杂区域分布在所述第一电极的两侧，所述第二离子掺杂区域分布在所述第二电极的两侧。
14.根据权利要求10所述的半导体器件，其特征在于，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，所述第二栅氧化层的厚度为4nm～7nm。
15.根据权利要求10所述的半导体器件，所述氮离子掺杂的浓度为1014～1015ions/cm2，所述氮离子掺杂的深度为1nm～50nm。
16.一种存储装置，其特征在于，包括第一晶圆以及第二晶圆，所述第一晶圆上形成有存储阵列，所述第二晶圆上形成有控制所述存储阵列进行读写操作的外围电路，所述外围电路包括如权利要求10-15所述的半导体器件，且所述第一晶圆与所述第二晶圆键合连接。
17.一种存储装置，其特征在于，包括存储阵列以及与所述存储阵列相邻的外围电路，所述外围电路用以控制所述存储阵列进行读写操作，所述外围电路包括如权利要求10-15所述的半导体器件。
CN202110475452.5A 2021-04-29 2021-04-29 半导体器件的制备方法、半导体器件及存储装置 Pending CN113257739A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110475452.5A CN113257739A (zh) 2021-04-29 2021-04-29 半导体器件的制备方法、半导体器件及存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110475452.5A CN113257739A (zh) 2021-04-29 2021-04-29 半导体器件的制备方法、半导体器件及存储装置

Publications (1)

Publication Number Publication Date
CN113257739A true CN113257739A (zh) 2021-08-13

Family

ID=77223620

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110475452.5A Pending CN113257739A (zh) 2021-04-29 2021-04-29 半导体器件的制备方法、半导体器件及存储装置

Country Status (1)

Country Link
CN (1) CN113257739A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113924645A (zh) * 2021-08-31 2022-01-11 长江存储科技有限责任公司 三维存储器器件及其形成方法
WO2023028902A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件
US12300317B2 (en) 2021-08-31 2025-05-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and methods for forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091109A (en) * 1998-05-11 2000-07-18 Nec Corporation Semiconductor device having different gate oxide thicknesses by implanting halogens in one region and nitrogen in the second region
US6569781B1 (en) * 2002-01-22 2003-05-27 International Business Machines Corporation Method of forming an ultra-thin oxide layer on a silicon substrate by implantation of nitrogen through a sacrificial layer and subsequent annealing prior to oxide formation
KR20050009482A (ko) * 2003-07-16 2005-01-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법
CN102479712A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 一种双栅氧半导体器件制造方法
CN105097815A (zh) * 2014-05-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 电容结构及其制作方法、包含电容结构的半导体存储器
CN112331559A (zh) * 2020-10-23 2021-02-05 长江存储科技有限责任公司 半导体器件及其制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091109A (en) * 1998-05-11 2000-07-18 Nec Corporation Semiconductor device having different gate oxide thicknesses by implanting halogens in one region and nitrogen in the second region
US6569781B1 (en) * 2002-01-22 2003-05-27 International Business Machines Corporation Method of forming an ultra-thin oxide layer on a silicon substrate by implantation of nitrogen through a sacrificial layer and subsequent annealing prior to oxide formation
KR20050009482A (ko) * 2003-07-16 2005-01-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법
CN102479712A (zh) * 2010-11-29 2012-05-30 无锡华润上华半导体有限公司 一种双栅氧半导体器件制造方法
CN105097815A (zh) * 2014-05-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 电容结构及其制作方法、包含电容结构的半导体存储器
CN112331559A (zh) * 2020-10-23 2021-02-05 长江存储科技有限责任公司 半导体器件及其制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113924645A (zh) * 2021-08-31 2022-01-11 长江存储科技有限责任公司 三维存储器器件及其形成方法
WO2023028902A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件
US12300317B2 (en) 2021-08-31 2025-05-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and methods for forming the same

Similar Documents

Publication Publication Date Title
US6022781A (en) Method for fabricating a MOSFET with raised STI isolation self-aligned to the gate stack
JP2689888B2 (ja) 半導体装置及びその製造方法
CN113257739A (zh) 半导体器件的制备方法、半导体器件及存储装置
US8907430B2 (en) Semiconductor device and manufacturing method of semiconductor device
CN115295494B (zh) 一种半导体结构的制作方法
US5536667A (en) Method for forming a gate electrode in a semiconductor device
CN114709177A (zh) 一种半导体器件的制造方法
US5627087A (en) Process for fabricating metal-oxide semiconductor (MOS) transistors based on lightly doped drain (LDD) structure
JP2000340681A (ja) マスクｒｏｍ及びその製造方法
US7396727B2 (en) Transistor of semiconductor device and method for fabricating the same
US6410377B1 (en) Method for integrating CMOS sensor and high voltage device
US8063439B2 (en) Semiconductor device and fabrication method thereof
KR0151011B1 (ko) 바이폴라 트랜지스터 및 그 제조방법
JP3195618B2 (ja) 超高集積半導体メモリ装置の製造方法
KR0161474B1 (ko) 셀 플러그 이온주입을 이용한 반도체 메모리장치의 제조방법
CN111883537B (zh) 嵌入式镜像位sonos存储器的工艺方法
KR960001342B1 (ko) 반도체 기억 장치
US5814538A (en) Methods of forming BiCMOS devices having dual-layer emitter electrodes and thin-film transistors therein
JP3821611B2 (ja) 半導体装置の製造方法
JPH0645353A (ja) 片側ポリシリコン薄膜トランジスタの製造方法
KR100311498B1 (ko) 반도체 소자의 이중 게이트 형성방법
KR890001957B1 (ko) 디램셀의 제조방법
KR100260688B1 (ko) 융기된 분리 구조체를 구비하는 모스 전계 효과 트랜지스터 및그 형성방법
KR100224757B1 (ko) 반도체 장치 및 그 제조방법
KR100468704B1 (ko) Dram 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210813