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CN1132576A - 位同步器 - Google Patents

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CN1132576A
CN1132576A CN94191354A CN94191354A CN1132576A CN 1132576 A CN1132576 A CN 1132576A CN 94191354 A CN94191354 A CN 94191354A CN 94191354 A CN94191354 A CN 94191354A CN 1132576 A CN1132576 A CN 1132576A
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CN
China
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delay
phase
phase regulator
negater
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN94191354A
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English (en)
Inventor
H·L·托德
P·M·西格贝克
H·马德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telefonaktiebolaget LM Ericsson AB
Original Assignee
Telefonaktiebolaget LM Ericsson AB
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Publication date
Application filed by Telefonaktiebolaget LM Ericsson AB filed Critical Telefonaktiebolaget LM Ericsson AB
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Pending legal-status Critical Current

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Abstract

本发明提供了当位数据流被位于接收机的时域中的同步或近同步时钟信号选通时对在该接收机中接收的该位数据流进行解释的位同步器。通过根据对现用相位调整器的延迟被控电压的监测交替地启动和停止第一和第二相位调整器来实现这一目的。这些相位调整器各采用了由差动延迟部件(DDE)组成的差动延迟线，差动延迟部件(DDE)又由一对反相元件(INV1、INV2)组成，两个反相元件(INV1、INV2)都具有对上升沿的可控延迟和对下降沿的脉冲波形恢复功能，或者具有对下降沿的可控延迟和对上升沿的脉冲波形恢复功能。因为每一DDE都是对称设计的，所以可以容易地实现从INV2的输出端Q和
Figure 94191354.6_AB_0
至INV1的输入端FB和
Figure 94191354.6_AB_1
的反馈，延迟部件(DDE)中的INV1的输出Q和
Figure 94191354.6_AB_2
可以容易地返回前一延迟部件(DDE)中的INV2的输入FB和
Figure 94191354.6_AB_3
。因为一旦在反相元件中已到达阈值电压反馈通路就迅速将倾斜边沿改变为满逻辑电平，所以为前面级准备好了它将用于下一数据边沿的恢复功能，由此避免了干扰作用。

Description

位同步器
技术领域
本发明涉及位同步器，特别涉及最好供借助兆赫兹范围的时钟频率进行操作以及由于现实原因不能够同时传送单独的时钟信号的通信系统使用的位同步设备。
引言
实际振幅、信号频率和传输速率之间的关系对于系统中的同步通信是重要的。当信号延迟过大时，就不能够在接收机一侧可靠地解释数据。迄今大多数电子通信系统运行在大约几十兆赫兹或以下的时钟频率。对于大多数系统尺寸而言，这就意味着可以按照使时钟信号在整个系统内能够有效地进行定时的方式来产生它们，并且传输延迟通常小于时钟周期。信号能够以大约为真空中光速一半的速度在大多数媒体、例如电缆、印制电路板、光纤和集成电路中传送。
随着系统速度增大，对时钟分配的要求越来越高。通过准确地进行平衡，可以这样地进行定时分配，即时钟信号将同时地到达系统中它们被使用的全部位置。这样就能够以公共延迟上限，在系统的选定部分之间进行通信，以便不超过接收定时部件的建立时间和保持时间(临界范围)。当使用更高的时钟频率时，系统中的全部信号就不再能够在一个时钟周期的时间内到达它们各自的目的地。通常部分信号必须在该时间间隔结束之前到达它们的目的地，而其它信号可以被允许在较晚的时间期间内到达。利用这一点并把系统的大部分关键部分紧密地集成起来，就能够使用更高的时钟频率和甚至高到某些信号的传输延迟是周期时间的几倍的频率。为了能够可靠地接收这种信号，接收功能必须能够检测输入信号的相位和正确地处理相对于本地时钟的任何相位比值。在现代数字系统中使用高的时钟频率，在许多情况下，传输中可能出现的时延将达到相当于一个数据位的时间的数量级。背景技术说明
电信系统在相当长的时间内一直是上述情况的例外。在这种情况下，通信系统之间的距离如此之长以致在中等信号频率早已需要同步。在这方面主要应用了两种方法：
1)数据信号和时钟信号都从信号源传输至目的地，接收机接收时钟信号来解释数据信号。当解释数据时，同样必须使时钟和数据信号适应传输延迟。
2)借助所谓的PLL技术、利用振荡电路或锁相环重新产生时钟。这需要使用线路码。在解释之后，在大多数情况下，同样需要在进一步处理之前将数据传送给接收机系统的时域。这适用于上述两种技术。为此需要双端口存储器功能。一般来说，在这些系统中只有少数信号需要同步。
美国专利No.4,181,975号公开了例如用于时钟信号和数据信号都被传输情况下的数字延迟线。该装置阐明了产生数字连续延迟的技术，该技术取代了通常使用的增量模拟延迟元件，当要被延迟的信号是数字数据位或脉冲时，这些元件有时会在相邻信号之间造成相互调制。这相当于以上在小段1)中所述的过程。
美国专利No.5,003,561号公开了接收二进制数字信号的另一方法，该二进制数字信号可同样包含相移或抖动，被时钟信号所伴随，该时钟信号可以具有相对于该数字信号的无论任何所需的相位，并且在频率方面可以略微偏离该数字信号的位序列频率。
例如在美国专利No.4,535,459中给出了根据前面小段2)恢复时钟的例子。借助两个双稳态D触发器、两个异或门和一可变频率的可控振荡器实现这一例子。NRZ(不归零)系统的一相应系统如美国专利No.5,117,135所述。
数字相位调整的另一个例子在美国专利No.4,821,296号中给出。这一例子利用了输入信号的已知同步位速度的优点和这一事实：即这些信号是相对纯净的，在这一例子中，在本地时钟的两个相位0°和180°对数据进行取样，假定这两个取样值之一将包含正确数据。在相同发明人的相应美国专利No.4,756,011中描述了类似的技术，根据这一技术，在本地时钟的相位角0°、90°、180°和270°取得取样值。这一技术以在具有许多输入信号的较大系统中使用大量寄存器来实现相位调整为基础。
在当前许多系统中使用了无数高频数据信号，在实际的系统中使用以及用于外部通信。没有同步就不能够以管理系统所需的高精度来控制传送延迟。在这样的系统中，大多数信号需要同步，以上在小段1)和2)中说明的方法在这一环境中有某些不足。
传送时钟和数据信号的方法1)加倍了每一信号的连接数目。与电路或电路板的连接数目长时间以来一直是一种限制设计因素。虽然对于大多数信号不能够实现连接数目的加倍，但对于少数信号，连接数目的加倍通常可被接受。
方法2)的振荡电路或PLL装置需要精确的时间控制元件，这些控制元件同样占用了少有的引脚。每一信号，方法1)和2)都需要双端口存储器。
本发明克服了这些不足，全部数据信号都能够在本地的时间控制域内被利用公共时钟信号来进行相位调整，因此都不需要双端口存储器功能。发明概述
具有大的调整范围和宽的带宽的延迟线结构需要多个延迟部件级联连接，每一个这种部件贡献全部延迟的一部分。数据信号的波形需要在每一延迟级后的放大器级中被恢复。与此同时，为了减少抖动和失真，必须减少廷迟级的数目。这意味着可调延迟级和波形再现级都被适当地反相，因此它们合起来就变成非反相的。这意味着在上升沿和下降沿(或脉冲波前)之间延迟方面的任何差别都将在级联电路中被累加。这种波形失真在象这样的级联的延迟锁相环中是非常麻烦的。输出波形是输入信号的延迟的复制品是必需的。在大多数的功能情形中，脉冲失真将导致数据恶化。为了避免这点，根据本发明，对于例如数目上升沿，延迟部件作为可调整廷迟部件，而对于下降沿，延迟部件作为波形恢复部件。该延迟部件是反相的。这意味着可以同从偶数个相互相同的延迟部件来构成级联电路链，在该级联电路中，奇数部件延迟例如上升沿和恢复下降沿。具有偶数顺序的部件同样这样做，但由于这些部件对反相数据进行操作，所以效果是相反的，即延迟下降沿和恢复上升沿。这样一来，在信号通过延迟线的过程中，每一次的信号变化都将获得所需的可调延迟和信号改善之间的交替。由于全部部件都是一样的，并利用同一类器件对同一类数据边沿起作用，所以对于偶数个部件，脉冲失真将非常小。
通过用偏置网络来控制边沿之一的边沿速率可获得可调延迟。在该斜波到达输入阈值之前，后面的脉宽恢复级将把其解释为低电平。在该斜波信号仍然接近该恢复级的阈值时，该脉宽恢复级则迅速地进行切换。为了避免串话效应和为了迅速地为前面的级准备好对于下一个数据边沿它应当具有的恢复功能，每一级都具有反馈通路，只要达到了接收机级的阈值电压，该反馈通路就迅速地将该斜波边沿改变为满逻辑电平。
在大多数系统中，不能够在公共时钟和各个数据信号之间保证稳定的相位关系。因此，位同步器必须能够处理时钟和数据之间的相移。由于相位调整器的延迟调整范围是有限的，所以当所要求相移达到超出可用范围时，锁定延迟环路将固定在错误操作状态。为了保证功能，使用两个相位调整器进行交替操作。设计相位调整器来覆盖至少一个单位时间间隔的延迟调整范围。一旦现用相位调整器由于用驱动相位比跟随数据而达到它的延迟调整范围时，它被控制在反馈环路中找到恰好在现有延迟调整范围之内的平衡，直到时钟启动闲置或空闲的相位调整器。
根据相移的方向，对于现用相位调整器来说，这是在位流中提前或推后一个位。当该刚被启动的相位调整器变成被锁定状态时，位同步控制逻辑就命令从该位同步控制逻辑接收输出数据的逻辑期待来自其它相位调整器的数据。它还通知该接收逻辑已出现的相移的类型。该接收逻辑利用这一信息来在切换期间正确地处理输入数据。如果数据速率大于时钟速率，该接收逻辑在切换期间将从两个相位调整器接收数据。如果数据速率小于时钟速率，该接收逻辑就必须在切换期间按顺序补偿按照相继的时间间隔出现的同一数据位。通过使一个相位调整器利用反相时钟信号进行操作，必要的工作范围就可以从两个单位间隔减少到一个单位间隔。
借助被用来保证工作范围的上限和下限不被超出的相位调整器延迟控制电压来实现位同步器的相位调整器的操作控制。当延迟控制电压过高或过低时就会引起切换或变化。通过将延迟电压和基准电压作比较来确定可用延迟功能范围的极限点。由于相位调整的可用延迟功能范围依赖于电源电压、电路特性和温度，所以使用了自适应基准电压产生器。
发明目的
本发明的第一个目的是提供在所述接收机的时间域中对在接收机中所接收的数据位流进行解释的位同步器。
本发明的另一个目的是提供位同步器的操作控制，根据对现用相位调整器延迟控制电压的监测交替地启动和停止第一和第二相位调整器。
本发明的第三个目的是提供位同步器的相位调整器，该相位调整器不传送相位相关的时钟信号就能够保证被传送的数据信号在其被位于接收机时间域中的同步或近同步时钟信号选通的时刻是有效的。
本发明的另一个目的是提供相位调整器的差动延迟线，其中该延迟线由一对反相元件组成，这两个元件都具有用于上升沿的可控延迟和用于下降沿的脉冲波形恢复功能，或者具有用于下降沿的可控延迟和用于上升沿的脉冲波形恢复功能。
本发明的另一个目的是提供自适应基准电压产生器，它将控制功能控制操作来交替地启动和停止位同步器中的第一和第二相位调整器，以便在所述接收机的时间域中对在该接收机中接收的数据位流进行解释。
附图概述
现在参看本发明的示范性实施例和附图更详细地描述本发明，图中
图1简要地表示已有技术的延迟元件和相应的脉冲波形；
图2是表示发明的延迟线的方框图；
图3简要地表示具有脉冲宽度重新设定的数据位延迟；
图4表示根据本发明的具有一对级联反相元件的差动延迟部件；
图5是图4的差动延迟部件中的脉冲波形的时序图；
图6表示根据本发明，在差动延迟部件中的相互相同的反相元件之一的电路实施例；
图7是根据本发明的包括两个相位调整器的位同步器中的相位调整部分的方框图；
图8表示根据本发明，在位同步器中的第一和第二相位调整器的功能区域；
图9a利用信号波形表示在连续地从D1切换到D2时，作为位同步器的输出信号的PHA1的报警信号ALO1或AHI1和PHA2的合成信号INSYNC2之间的关系；以及
图9b用更大的比例表示由于数据具有比时钟更低或更高的频率而在进行D1和D2之间的切换的时刻，图9a中的部分信号波形。
示范性实施例的描述
为了将脉冲信号延迟一段选定的时间，通常需要将延迟划分为一些固定或可变递增的单个延迟。图1表示按照当前技术观点的延迟级，该延迟级使用了其时间常数可被控制电压CRTL控制的RC连接。分别表示了在测量点1、2和3的传送脉冲。由当前技术观点提供的解决方案的困难在于必须对要被延迟脉冲的上升沿和下降沿进行同样程度的延迟。换句话说，例如在测量点2处的脉冲边沿必须具有完全相同的斜率，在后面的反相器的触发阈值上，在测量点3处被恢复的延迟脉冲的前沿和后沿之间获得相同的时间长度。如果不能得到，则当脉冲通过这样的数字延迟线时，它就会逐步地缩短或拉长。如果脉冲被缩短，就会有脉冲变得过短而无法被正确地解释或者脉冲完全消失的危险。当脉冲被拉长时，脉冲就会逐渐合并到另一个脉冲中去，使数据位信号的信息内容模糊不清。
图2表示供根据本发明设计的位同步器的相位调整器使用的数字延迟线。所示延迟线由一些差动延迟部件DDE组成，后者又由一对相互相同的反相元件组成，它们具有用于信号上升沿或信号下降沿的可调时廷。
图3利用三个时序图1、2和3来简要地表示具有脉冲宽度重新设定的数据位延迟。图1具有给定脉宽的信号a被在第一反相元件中的延迟级进行处理，在所示的情况下，该输入信号的上升沿被延迟了可调延迟DLY。时序图3表示在信号a的上升沿被延迟了时间DLY之后，在该脉冲已被反相为脉冲波形上的同一时刻，该第一反相元件的输出信号。第一反相元件的输出信号在时间间隔t2之后向应在时刻t1的正输入信号而变为负信号。从另一方面来说，反相元件通过在时刻t3立即变为正信号，几乎立即地响应输入信号a的下降沿。换句话说，由于反相元件对于下降沿没有可察觉的延迟，所以反相脉冲点基本上在与脉冲a的下降沿相同的时刻终止。换言之，脉冲a在被延迟的同时被缩短了。为了保持正确的脉冲宽度，脉冲b被加在另一相同的反相元件上，该反相元件对于输入信号的上升沿具有相同的可调延迟DLY。当脉冲b在时刻t3变为正信号的时刻t3，该第二反相元件将立即切换到高输出信号，在时刻t4之前将不会出现，即在延迟DLY之后第二反相元件输出信号的下降或落下。
图4是表示根据本发明的延迟部件DDE的方框图，包括第一反相元件INV1和第二反相元件INV2。
相互相同的反相元件INV1和INV2具有差动输入端和输出端以及反馈输入端FB和 FB。每一输入元件还有用于控制电压的输入端CTL，在最佳实施例中，该输入端确定下降沿的延迟时间。输入端CTL上的控制电压确定在这一情况下用来获得要被延迟的脉冲信号的下降沿的时廷的斜波信号的斜率，如图4所示。
图5表示5个时序图，其中1′、2′和3′相应于在图3所示延迟部件中的反相元件INV1和INV2的逻辑输入和输出信号，而时序图2″和3″表示在电平恢复之前在每一反相元件中的电子信号。信号1′表示在时刻t11和t12之间变为高电平的脉冲。第一反相元件检测信号1′并产生在t11开始的反相信号2″。第一反相元件具有用于脉冲信号1′的下降沿的可调延迟。通过在信号1′变为负时在t13启动一斜波信号来产生这一延迟。当该斜波信号到达给定阈值时，该斜波信号转换成为满逻辑电平，该满逻辑电平为脉冲信号1′的下降沿产生了延迟DLY＝t13-t14。这一边沿的电平然后在反相元件INV1中被恢复，产生了信号2′并将其提供给第二反相元件INV2。相应地，信号2′的第一个下降沿为第二反相元件INV2启动了一斜波信号。在相应的阈值处，该斜波信号在时刻t12产生了信号3″的上升沿的满逻辑电平，由此产生了延迟DLY＝t11-t12＝t13-t14。这一边沿的电平然后在反相器INV2中被恢复并且从延迟部件DDE输出信号3′。斜波信号阈值通常是逻辑值“0”和逻辑值“1”之差的一半。利用引线CTL上的输入电压来设定斜波信号的斜波，即下降沿输入的反相元件翻转的时间常数。当到达阈值以及输入Q和输出 Q变为高电平时，如将参看图6更详细地描述的那样，该图更详细地表示发明的反相元件，在INV1的输入端利用从分别在INV2上的输出端Q和 Q到分别在INV1上的输入端FB和 FB的反馈短路斜波信号的时间常数。
图6表示根据本发明的具有用于脉冲下降沿的可控时间常数的反相元件的电路的最佳实施例，以及延迟部件DDE中相应的INV1或INV2。该反相元件由13个晶体管组成，并将作为一个单元集成在例如硅片这样的基片或晶片上，许多这种元件可以固定在同一芯片上。晶体管T1-T6由具有P沟道的场效应结构组成，而晶体管T7-T11由具有N沟道的场效应结构组成，晶体管T12和T13是两个NPN型的双极晶体管。该元件具有差动输入IN和IN以及差动输入Q和 Q。引线IN与晶体管T1和T7的栅极连接，而引线 IN与晶体管T4和T9的栅极连接。输出端 Q接在晶体管T8和双极晶体管T12的发射极之间，输出端Q接在晶体管T10和双极晶体管T13的发射极之间。晶体管T3和T6的栅极分别与反馈输入端FB和 FB连接，而晶体管T2和T5的栅极与用于斜波控制电压的输入端CTL连接。
双极NPN晶体管构成低输出阻抗的电流放大级。包括P沟道的场效应管在低输入电平下导电，而包括N沟道的场效应晶体管在高输入电压下导电。晶体管T1、T7和T4、T9构成了切换到电压下降沿由时间链路控制的反相级，该时间电路由分别在双极NPN晶体管T12和T13中的寄生电容和基极-发射极电容的组合以及分别在T2和T5中的、受到输入端CTL提供的电压的控制的沟道电阻来构成。当给晶体管T3和T6的各自栅极施加低电位时，这些晶体管将短路各自的并联电阻T2和T5，导致了在时间链路中提供时间常数的沟道电阻的短路。因此，图6所示电路的功能相当于在图5中用时序图说明的功能。
由于分别根据图4和6的具有两个反相元件INV1和INV2的延迟部件DDE的对称结构，所以在原理上根据图2构成任何所需延迟的延迟线相对较容易。在数字信号的每次递增延迟之后，确保脉宽被维持，并且与此同时用偶数个反相元件就获得了清晰的脉冲波形并由此实现非常低的信号失真。因为每一DDE都是对称设计的，所以从INV2的各个输出端Q和 Q反馈到INV1的各个输入端FB和 FB，以及将在延迟部件DDE中的INV1的输出端Q和 Q的信号回送给在前面的延迟部件DD1中的INV2的输入端FB和 FB就相对较容易。换句话时，利用反相元件INV2和INV1按照这样的方式构成了延迟部件DDE′，因此根据本发明经常地获得了到达前面级的这一反馈。构成延迟线的全部DDE中的反相元件的全部输入CTL一起与公共控制电源连接，该公共控制电源确定每一DDE的递增延迟，并由此确定了在组合的数字延迟线中的全部延迟。
这样选择在这样一条差动延迟线中的延迟部件DDE的数目，这样能够获得的全部延迟将达到例如要被延迟信号的一个单位时间间隔，例如对于每一个DDE为10％，虽然对于DDE理论上能够调整最高几乎到脉冲宽主的100％。因此，利用一些DDE就构成了其数字输入信号的延迟能够容易地被电压控制的相位调整器。
如图7所示，利用两个相位调整器PHA1和PHA2构成了位同步器，每一个相位调整器包括本发明的相应差动延迟线。这两个相位调整器具有略微不同的相位调整范围，第一相位调整器PHA1的相位调整范围从最小值延伸至具有至少一个单位时间间隔量级的第一最大值，而第二相位调整器PHA2的相位调整范围从最小值最好加上至少一半的单位时间间隔延伸至第二最大值，整个范围至少相当于一个单位时间间隔。两个相位调整器PHA1和PHA2的调整范围的例子如图8所示。为了减小相位调整器的必要调整范围，在这一情况下已给相位调整器PHA2施加了反相的时钟信号。这样一来，在相位调整器的工作范围中就获得了一半位时间间隔的偏移。这样设计PHA1和PHA2，即使它们分别能够在略大于上限报警电平AHI1和AHI2以及在略小于下限报警电平ALO1和ALO2的范围内运行，由此提供功能余量。根据图8，PHA1和PHA2的相应余量是+π和-π，而所示实施例的工作区域是2π。
在另一个相位调整器被禁止或处于停止状态时使一个相位调整器有效或被启动地切换由图7中标为CONTR的功能控制来进行控制。这一控制功能保证了现用相位调整器能够在其相位控制范围内很好地运行。该功能控制进行操作来保证第一相位调整器被启动而第二相位调整器处于其停止状态，一旦由于跟随近同步本地时钟和位数据流之间的变化的相位关系的缘故而出现第一现用相位调整器移出了其延迟调整范围的危险，处于停止状态的第二相位调整器就将把相位调整接过来。处于停止状态的第一相位调整器在第二现用相位调整器处于移出其延迟调整范围的危险中时也将立即接过来进行相位调整。功能控制只通过主要监测提供给现用相位调整器的控制输入端CTL的控制电压就实现了这一目的。
根据图7所示的实施例，要被延迟的数字信号D通过两个相位调整器PHA1和PHA2，它们再输出各自的信号D1和D2。功能控制CONTR根据两个相位调整器PHA的信号INSYNC、ALO和ALI决定应当转换信号D1和D2的哪一个。换言之，功能控制确定相位调整器PHA1和PHA2的哪一个是现用相位调整器。两个相位调整器PHA1和PHA2还都获得了时钟信号CL作为其基准，在所示的情况下，PHA2将接收经反相的、即大体上被移位了半个时间间隔的这一时钟信号，这导致了图8所示的工作范围的偏移。过高报警信号AHI和过低报警信号ALO表示例如相位调整范围的上限和下限。基准信号REFH1、REFN1、REFL1和REFH2、REFN2、REFL2也提供给相应的相位调整器PHA1和PHA2，以便产生提供给功能控制的信号AHI、ALO、INSYNC，使其逻辑能够确定哪一个相位调整器以已知方式来操作最有利。
基准电压REFH规定相位调整范围的上限，基准电压REFN规定相位调整范围的标称中心区域，基准电压REFL规定相位调整范围的下限，它们都由自适应基准电压产生器来产生，根据本发明，该自适应基准电压产生器使用包括了与在实际位同步器的相位调整器PHA1和PHA2中所用的差动延迟线相同的差动延迟线的同一类相位调整器。
自适应基电压产生器于是使用了相同的相位调整器来产生基准电压，这些基准电压规定了在位同步器中的有关的可用延迟范围。每一基准电压产生器同样包括两个相位调整器，其中一个相位调整器的控制电压是强制性的，以使其延迟是在主要的功能状态期间可被获得的最小延迟。启动另一相位调整器的反馈环路，这样调整延迟，使得不是相对时钟信号来调整相位，而是使延迟线的输出数据的相位与从延迟线到达的数据的相位保持一致，从而强迫使其工作在最小延迟。虽然传送给被强制为最小延迟的延迟线的信号在一系列双稳态触发器中被首先延迟并且/或者被立即进行存储，但给两条延迟线都传送固定模式的同一数据信号。就产生低报警电平或阈值的第一基准电压产生器来说，将该固定的数据模式延迟半个时钟周期的一个中间存储器是合适的。这意味着第二相位调整控制电压将是这样的电压，在这一电压下，延迟等于在相位调整器沿下降方向已不可调的电平下的半个单位时间间隔。这一电压电平作为下限延迟报警电压从基准电压产生器输出。位同步器能够将这一电平作为位同步器中的相位调整器的延迟下限。半个单位时间间隔在刚被启动的相位调整器寻找其平衡状态期间给现用相位调整器提供了足够的相移余量。
在以类似方式操作的第二基准电压产生器中产生报警上限。唯一的区别在于，输入给基准电压电生器的两个相位调整器的模式在时域中的偏移是例如一个半单位时间间隔而不是半个单位时间间隔。位同步器将利用这一基准电压来监测各个相位调整器，以便不以过大的延迟范围进行操作。如上所述，这样设计延迟线，使其能够运行直到超过报警上限的延迟范围，以便在交接过程期间为给定的重叠提供余地，见图8。因为相位调整器的可用延迟操作范围除了依赖于输入数据信号的相位外当然还依赖于电源电压、电路特性和温度，所以自适应电压产生器也是重要的。
图9a简要地表示PHA1是现用的以及其信号D1是位同步器输出信号的状态。在给定的时刻达到报警电平ALO1或AHI1。控制部件CONTR利用REFN2将PHA2控制在其工作范围的中心区域。在短的时间间隔之后，PHA2到达稳定状态，于是将信号INSYNC2设定为“真”，表示PHA2现在已被锁定到具有正确延迟的输入信号。当控制部件CONTR接收到表示相位调整器的正确相位调整的信号INSYNC2时，控制部件CONTR就将输出信号从D1改变为D2。图9b更确切地说明对于数据具有比时钟低或高的频率来说如何实现这一改变。控制部件CONTR告知接收逻辑(未示出)已出现的相移的类型。接收逻辑利用这一信息来在切换期间正确地处理输入数据。如果数据速度大于时钟速度，接收逻辑就将在切换期间处理来自两个相位调整器的数据。如果数据速度低于时钟速度，接收逻辑就必需在切换期间补偿例如，按照相继的时间间隔出现的同一数据位39。当新的状态出现时，就可以对于PHA1完成相应的操作，以便获得报警电平ALO2或AHI2，PHA1被信号INSYNC1同步，以便能够变回D1。
因为对相位调整器的延迟控制电压进行了控制，使得延迟将按照等于时钟和数据之间的相移的值进行改变，所以位同步器能够处理相对于自身时钟为近同步的数据信号。这样一来，输出信号相对于时钟就获得了稳定的相位，即它被同步了。由于相位调整器是有有限的工作范围，所以相位偏移通过迫使相位调整器超出其允许的工作范围就会造成故障。因此，相位调整器在超出其允许的工作范围的危险成为现实之前，利用信号AHI或ALO及早地告诉控制逻辑它正在接近其工作范围的上限或下限。控制逻辑通过启动一直不起作用的相位调整器来作出响应。不起作用的相位调整器被基准电压REFN强迫进入其工作范围的中心区域。如图8所示，这样选定报警电平或阈值AHI和ALO，以便当现用相位调整器操作在报警电平附近时，不起作用的相位调整器的延迟环路将处于所述工作范围的中心附近的平衡状态。当现用相位调整器超出报警电平时，一直不起作用的相位调整器被启动。该相位调整器于是寻找在工作范围的中心区域附近的平衡状态，以便实现正确的同步。当这一相位调整器已达到平衡状态时，其传送给控制逻辑的标记INSYNC被设定为“真”，控制逻辑于是通过切换现用相位调整器来作出响应。
根据本发明，通过利用由包括具有用于信号上升沿或信号下降沿的时廷的一对反相元件的延迟部件组成的数字延迟线就能够构成位同步器，所述时廷可通过施加的电压电平来控制，所述位同步器能够按照本地同步时域对输入数据位流的相位进行调整，以便以有利的方式和无信号失真地对位数据流进行简单的解释和处理。

Claims (18)

1.用于相位调整器中的延迟线的差动延迟部件，其特征在于，每一延迟部件(DDE)包括一对反相元件(INV1、INV2)，第一反相元件延迟数据位流中的各个脉冲的第一或第二边沿，而第二反相元件恢复该脉冲的第二或第一边沿，以便保持数据位流中的脉冲宽度信息。
2.权利要求1的差动延迟部件，其特征在于，该延迟部件(DDE)具有对脉冲上升沿的可控延迟。
3.权利要求1的差动延迟部件，其特征在于，该延迟部件(DDE)具有对脉冲下降沿的可控延迟。
4.权利要求2或3的差动延迟部件，其特征在于，成对地组成的差动延迟部件(DDE)的每一反相元件(INV1、INV2)还起将被作用和被延迟的边沿恢复为正确的逻辑电平的电平恢复级的作用。
5.权利要求2或3的差动延迟部件，其特征在于，两个级联反相元件(INV1、INV2)的对称结构，各对其相应的要被延迟的脉冲边沿进行相同的操作，保证被延迟脉冲的宽度将等于原来脉冲的宽度。
6.权利要求5的差动延迟部件，其特征在于，从后面的反相元件(INV2)至前面的反相元件(INV1)的、用于在前面元件的延迟时间间隔的末尾保证前面元件的稳定的输出电平的正反馈通路，所述反馈通路还起最小化非延迟边沿的内部位干扰的作用。
7.权利要求6的差动延迟部件，其特征在于，通过产生确定相应于要被延迟的边沿的斜波电压的斜率的可调电压、通过偏置网络借助斜波电压控制要被延迟的边沿的边沿速率来获得在延迟部件(DDE)中的延迟，一旦到达被确定的阈值电压，反馈通路就迅速地将该边沿斜波电压改变为满逻辑电平；其特征还在于在其它边沿的斜波电压仍保持接近被确定的阈值时，所述反相元件对中的第二反相元件迅速发生变化。
8.根据上述任一权利要求的差动延迟部件，其特征在于每一反相元件(INV1、INV2)由多个N沟道(T1-T6)和P沟道(T7-T11)的场效应晶体管以及还有通过在同一基片上进行集成和互连X来形成的至少两个输出晶体管(T12-T13)，多个包括一对这样的反相元件的延迟部件构成了数字延迟线，不需要该集成反相元件中的电阻或电容形式的其它元件，该数字延迟线的延迟时间被模拟电压进行控制。
9.权利要求8的差动延迟部件，其特征在于，每一反相元件(INV1、INV2)包括两个构成低阻抗的电流放大输出级的双极输出晶体管(T12、T13)。
10.包括根据上述一个或多个权利要求的延迟部件的差动延迟线，其特征在于，具有从后面各级至前面各级的、用于在前一级的延迟时间间隔的末尾保证前一级的稳定的输出电平的正反馈通路的延迟部件(DDE)，所述反馈通路还起最小化非延迟边沿的内部位干扰的作用。
11.在具有高的时钟速率的通信系统的接收机中延迟数字位数据流以便解释数字位数据流的相位调整器，该相位调整器被设置了反馈控制环路，其特征在于，只有位数据流被传送给该接收机，不必单独传送基准时钟信号，位数据流作为差动信号传送给该相位调整器；其特征在于，包括由多个差动延迟部件(DDE)组成的延迟线，每一延迟部件(DDE)由一对相同的电压控制的反相元件(INV1、INV2)组成；其特征还在于，延迟部件(DDE)一起构成了由电压控制的数字延迟线，该相位调整器延迟位数据流，以便该数据信号在其被同步时钟信号选通时的那些时刻有效，该同步时钟信号也传送给反馈环路来控制相位调整器的延迟时间间隔，在接收机的时域中实现对来自相位调整器的位数据流的选通和解释。
12.解释被在近同步通信系统中的接收机接收的最好为高数据速率的位数据流的位同步器，其特征在于，该同步器包括第一相位调整器(PHA1)和第二相位调整器(PHA2)，其中第一相位调整器被启动而第二相位调整器处于停止状态，一旦第一现用相位调整器由于跟随近同步本地时钟和位数据流之间的变化的相位关系而处于离开其延迟调整范围的危险中时，处于所述停止状态的第二相位调整器就把相位调整接过来，一旦第二现用相位调整器由于跟随时钟和位数据流之间的变化的相位关系而处在离开其延迟调整范围的危险中时，处于所述停止状态的第一相位调整器就把相位调整接过来。
13.权利要求12的位同步器，其特征在于，利用功能控制连续地实现现用和非现用第一和第二相位调整器之间的切换，该功能控制监测被启动相位调整器的工作点并将位同步器的输出分别在第一相位调整器(PHA1)和第二相位调整器(PHA2)的相应输出(D1、D2)之间进行切换。
14.权利要求13的位同步器，其特征在于，所述不间断的切换可通过将两相位调整器之间的工作点向上或向下移动半个本地时间单位时间间隔以及通过在第一或第二相位调整器的输出之间进行交替和在交替或切换期间从两个相位调整器都接收数据来获得，所述数据仅有半个单位时间间隔的差别。
15.根据任一权利要求12-14的位同步器的功能控制，其特征在于，根据对现用相位调整器延迟控制电压的监测分别交替启动和停止第一相位调整器(PHA1)和第二相位调整器(PHA2)。
16.权利要求15的功能控制，其特征在于，第一相位调整器具有从最小值延伸至至少为一个单位时间间隔的量级的第一最大值的相位调整范围，其特征还在于第二相位调整器具有从最小值最好加上至少半个单位时间间隔延伸至第二最大值的相位调整范围，整个范围相应于至少一个单位时间间隔。
17.控制交替启动和停止根据权利要求12-14的位同步器中的两个相位调整器的功能控制的自适应基准电压产生器，其特征在于，该基准电压产生器使用了第一和第二副相位调整器，这些第一和第二副相位调整器与要被控制的主相位调整器完全一样，第一副相位调整器在绝对最小延迟范围中运行，第二副相位调整器在被锁定的延迟环路控制为大于该绝对最小延迟范围n个半时钟周期的延迟范围内运行。
18.权利要求17的自适应基准电压产生器，其特征在于，通过使第二副相位调整器的输出信号的相位与第一副相位调整器的输出信号的相位一致来产生基准信号，这与两种数字信号的模式有关，输出给第一副相位调整器的一种信号模式是输出给第二副相位调整器的信号模式的延迟的复制，这一延迟是n个半时钟周期，n是正整数。
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