CN113196500B - 半导体装置及其制造方法 - Google Patents

Abstract

在多个沟槽栅构造之间形成有体区域(3)，并且在体区域的一部分的表面部形成有第1杂质区域(4)。体区域具有第2导电型杂质浓度比该体区域高并且与上部电极(10)接触的第2导电型接触区域(3a)。第1杂质区域具有第1导电型杂质浓度比第1杂质区域高并且与上部电极接触的第1导电型接触区域(4a)。在体区域中的没有形成第1杂质区域的部分，没有形成第1导电型接触区域且形成有第2导电型接触区域，在第1杂质区域形成有接触沟槽(4b)，在接触沟槽内形成有第1导电型接触区域。

Description

半导体装置及其制造方法

关联申请的相互参照

本申请基于2019年1月16日提出的日本专利申请第2019－5485号，这里通过参照而引用其记载内容。

技术领域

本发明涉及具备具有沟槽栅构造的沟槽型半导体开关元件的半导体装置及其制造方法。

背景技术

以往，已知具有沟槽型的MOSFET的半导体装置。在该半导体装置中，在形成于n⁺型基板之上的n^－型漂移层的表层部形成有多条以一个方向为长度方向的沟槽栅构造，在多条沟槽栅构造之间形成有p型体(body)层及n型源极区域。n型源极区域为沿着沟槽栅构造的长度方向排列有多个的结构。并且，在各n型源极区域的中央位置形成有n型接触区域，在位于各n型源极区域之间的p型体区域的中央位置形成有p型接触区域。

这里，p型接触区域及n型接触区域的构造采用了两种。一种是p型体区域及n型源极区域的表面被做成平面形状、在该平面上形成p型接触区域及n型接触区域的构造(以下称作第1构造)。此外，另一种是在p型体区域及n型源极区域的表面形成接触沟槽、在该接触沟槽内部形成p型接触区域及n型接触区域的构造(以下称作第2构造)(例如参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2013－84922号公报

发明内容

但是，在上述那样的构造的情况下，可知在哪种情况下都发生问题。

具体而言，在第1构造的情况下，产生使雪崩耐量下降的问题。在无钳位二极管的构造下将L负载进行了切换时，MOSFET进入雪崩动作。此时，通过雪崩击穿产生的电子被漏极电极抽走，空穴被源极电极抽走。但是，在第1构造的情况下，当被抽走的空穴穿过p型体区域时，使该区域的电位上升。因此，使雪崩耐量下降。

另一方面，在第2构造的情况下，发生在负载短路时无法减小饱和电流密度、使短路耐量下降的问题。为了使短路耐量提高，需要减小饱和电流密度。这能够通过将构成n型接触区域及p型接触区域的扩散层分割形成来应对。这里，饱和电流密度由n型接触区域的宽度决定。此外，由于对层间绝缘膜形成接触孔，以其为掩模形成接触沟槽及n型接触区域，所以成为在p型体区域侧的沟槽的侧面也形成有n型接触区域的构造。因此，在p型体区域中n型接触区域也成为电子的注入源，不再能够减小饱和电流密度，所以使短路耐量下降。

本发明的目的在于，提供能够得到雪崩耐量和短路耐量这双方的半导体装置及其制造方法。

本发明的一技术方案的具备具有沟槽栅构造的沟槽型的半导体开关元件的半导体装置中，半导体开关元件具有：第1导电型的漂移层；第2导电型的体区域，形成在漂移层上；第1导电型的第1杂质区域，形成在体区域内的该体区域的表层部，杂质浓度比漂移层高；多个沟槽栅构造，在以一个方向为长度方向并从第1杂质区域将体区域贯通而达到漂移层的多个沟槽内，分别隔着绝缘膜而形成有栅极电极层；第1或第2导电型的高浓度层，隔着漂移层而形成在体区域的相反侧，杂质浓度比漂移层高；上部电极，与第1杂质区域及体区域电连接；以及下部电极，与高浓度层电连接。在这样的构造中，体区域形成在多个沟槽栅构造之间，并且第1杂质区域形成在体区域的一部分的表面部；体区域具有第2导电型杂质浓度比该体区域高并且与上部电极接触的第2导电型接触区域。此外，第1杂质区域具有第1导电型杂质浓度比该第1杂质区域高并且与上部电极接触的第1导电型接触区域；体区域的表面在没有形成第1杂质区域的部分为平面形状，在该平面形状的平面中形成有第2导电型接触区域；在第1杂质区域形成有接触沟槽，在该接触沟槽内形成有第1导电型接触区域。

这样，关于第1杂质区域，经由接触沟槽使第1导电型接触区域与上部电极电连接。因此，在进入雪崩动作时，当通过雪崩击穿产生的载流子被上部电极抽走时，以经由接触沟槽的路径而被抽走。因而，能够抑制体区域中的电压的上升，能够抑制雪崩耐量的下降。

此外，关于体区域，在没有第1导电型接触区域的平面形状的体区域的表面形成第2导电型接触区域，经由该第2导电型接触区域而与上部电极电连接。因此，在负载短路时，在位于第1杂质区域之间的体区域中不存在作为载流子的注入源的第1导电型接触区域，能够抑制饱和电流密度。因而，还能够抑制短路耐量的下降。

由此，能够实现能够得到雪崩耐量和短路耐量这双方的半导体装置。

另外，对各构成要素等赋予的带括号的标号表示该构成要素等与后述的实施方式所记载的具体构成要素等的对应关系的一例。

附图说明

图1是第1实施方式的半导体装置的局部剖视立体图。

图2A是图1中的IIA－IIA剖视图。

图2B是图1中的IIB－IIB剖视图。

图3A是作为参考例而表示的没有形成接触沟槽的构造的半导体制造装置的经过n型杂质区域的位置处的剖视图。

图3B是图3A所示的半导体制造装置的不经过n型杂质区域的位置处的剖视图。

图4A是作为参考例而表示的形成接触沟槽的构造的半导体制造装置的经过n型杂质区域的位置处的剖视图。

图4B是图4A所示的半导体制造装置的不经过n型杂质区域的位置处的剖视图。

具体实施方式

以下，基于附图对本发明的实施方式进行说明。另外，在以下各实施方式中，对于相互相同或等同的部分赋予相同的标号而进行说明。

(第1实施方式)

对第1实施方式进行说明。在本实施方式中，对具备n沟道型的沟槽型的MOSFET的半导体装置进行说明。以下，基于图1、图2A、图2B对本实施方式的半导体装置的构造进行说明。另外，这些图中所示的MOSFET形成在半导体装置中的单元区域，通过以将该单元区域包围的方式形成外周耐压构造而构成半导体装置，但这里仅图示了MOSFET。另外，以下，如图1所示那样，设MOSFET的宽度方向为x方向，设相对于x方向交叉的MOSFET的进深方向为y方向，设MOSFET的厚度方向或深度方向、即xy平面的法线方向为z方向而进行说明。

如图1所示，本实施方式的半导体装置利用由硅等半导体材料构成的n⁺型的半导体基板1形成。在n⁺型的半导体基板1的表面上，形成有杂质浓度比n⁺型的半导体基板1低的n^－型漂移层2。n⁺型的半导体基板1构成杂质浓度为高浓度的高浓度层，由该半导体基板1和n^－型漂移层2构成了基板，该基板具备高浓度层和在其一面侧被设为比其低杂质浓度的漂移层。

此外，在n^－型漂移层2的表层部的希望位置，形成有杂质浓度被设定得比较低的p型体区域3。p型体区域3例如通过对n^－型漂移层2离子注入p型杂质等而形成，还作为形成沟道区域的沟道层发挥功能。p型体区域3如图1所示，在后述的多个沟槽栅构造之间以y方向为长度方向而形成。

在p型体区域3的表层部，具备杂质浓度比n^－型漂移层2高的相当于源极区域的n型杂质区域4。n型杂质区域4如图1所示，被做成在y方向上排列有分离的多个的结构。在本实施方式中，在y方向上排列的各个n型杂质区域4是相同的大小，上表面形状为长方形，以等间隔配置。此外，成为p型体区域3在各n型杂质区域4之间露出的状态。并且，p型体区域3形成有成为体接触部的p⁺型接触区域3a，n型杂质区域4形成有成为源极接触部的n⁺型接触区域4a。

更详细地讲，在没有形成n型杂质区域4的部分，位于各n型杂质区域4之间的各p型体区域3的表面为平面形状，在该平面的x方向的中央位置形成有p⁺型接触区域3a。即，位于各n型杂质区域4之间的各p型体区域3的表面和p⁺型接触区域3a的表面为同一平面。并且，关于该部分，被做成没有形成后述的n⁺型接触区域4a的接触构造。

另一方面，各n型杂质区域4在x方向的中央部形成有接触沟槽4b，以在该接触沟槽4b内露出的方式形成有n⁺型接触区域4a。进而，在本实施方式的情况下，接触沟槽4b一直形成到使p型体区域3露出的深度，在该露出的p型体区域3的表面部也形成有p⁺型接触区域3a。

在本实施方式的情况下，p⁺型接触区域3a形成在p型体区域3中的位于n型杂质区域4之间的部分的中央位置，表面形状为长方形。此外，n⁺型接触区域4a形成在各n型杂质区域4的中央位置，表面形状为长方形。

此外，在n^－型漂移层2的表层部中的各p型体区域3及各n型杂质区域4之间，形成有以一个方向为长度方向的多条栅极沟槽5。该栅极沟槽5是用来形成沟槽栅构造的沟槽，在本实施方式中，各栅极沟槽5等间隔地平行排列而呈条状的布局。

栅极沟槽5的深度直达比p型体区域3深的位置，即从基板表面侧将n型杂质区域4及p型体区域3贯通而直达n^－型漂移层2。此外，在本实施方式中，栅极沟槽5越朝向底部则宽度越逐渐变窄，底部呈较圆的形状。

栅极沟槽5的内壁面被绝缘膜6覆盖。关于绝缘膜6，可以由单独的膜构成，但本实施方式的情况下，包括将栅极沟槽5中的下方部分覆盖的屏蔽绝缘膜6a和将上方部分覆盖的栅极绝缘膜6b。屏蔽绝缘膜6a从栅极沟槽5的底部将下方部分的侧面覆盖，栅极绝缘膜6b将栅极沟槽5的上方部分的侧面覆盖。本实施方式中，屏蔽绝缘膜6a形成得比栅极绝缘膜6b厚。

此外，在栅极沟槽5内，隔着绝缘膜6等而层叠由掺杂Poly－Si(多晶硅)构成的屏蔽电极7及栅极电极层8而成为二层构造。屏蔽电极7形成为，被固定为源极电位，从而使栅极－漏极间的电容较小，用于实现纵型MOSFET的电气特性的改善。栅极电极层8是进行纵型MOSFET的开关动作的，在施加栅极电压时在栅极沟槽5的侧面的p型体区域3形成沟道区域。

在屏蔽电极7与栅极电极层8之间形成有中间绝缘膜9，由中间绝缘膜9将屏蔽电极7与栅极电极层8绝缘。由这些栅极沟槽5、绝缘膜6、屏蔽电极7、栅极电极层8及中间绝缘膜9构成沟槽栅构造。该沟槽栅构造例如以图2A、图2B的纸面垂直方向为长度方向，在图2A、图2B的纸面左右方向上排列多条而呈条状的布局。

进而，虽然没有图示，但在栅极沟槽5的长度方向的两端部、具体而言在图2A、图2B的纸面表前侧及纸面对面侧的端部，屏蔽电极7延伸设置到比栅极电极层8靠外侧。并且，使这些部分作为屏蔽衬里(shield liner)而从p型体区域3及n型杂质区域4的表面侧露出。

此外，以将栅极电极层8覆盖的方式形成有由氧化膜等构成的层间绝缘膜11，在该层间绝缘膜11之上形成有相当于源极电极的上部电极10及未图示的栅极布线。上部电极10经由被埋入在形成于层间绝缘膜11的接触孔11a内的钨(W)插塞等连接部10a而与p⁺型接触区域3a及n⁺型接触区域4a接触。由此，上部电极10与n型杂质区域4及p型体区域3电连接。栅极布线也经由形成于层间绝缘膜11的接触孔而与栅极电极层8电连接。

进而，在n⁺型的半导体基板1中的与n^－型漂移层2相反侧的面，形成有相当于漏极电极的下部电极12。通过这样的结构，构成纵型MOSFET的基本构造。并且，通过将纵型MOSFET集中形成多个单元而构成单元区域。

如以上这样，构成具有纵型MOSFET的半导体装置。接着，对本实施方式的半导体装置的制造方法进行说明。其中，对本实施方式的半导体装置中的与以往不同的制造方法进行说明，关于与以往同样的部分简化说明。

首先，准备半导体基板1，在半导体基板1的表面上使n^－型漂移层2外延生长，由此准备在相当于高浓度层的半导体基板1的一面侧形成有n^－型漂移层2的基板。接着，配置栅极沟槽5的预定形成区域开口的未图示的硬掩模(hard mask)，通过使用该硬掩模的蚀刻而形成栅极沟槽5。接着，在将硬掩模除去后，通过热氧化等，在包括栅极沟槽5的内壁面的n^－型漂移层2的表面形成屏蔽绝缘膜6a。接着，在屏蔽绝缘膜6a之上积累掺杂多晶硅后进行回蚀，仅在栅极沟槽5的底部及栅极沟槽5的端部保留掺杂多晶硅从而形成屏蔽电极7及屏蔽衬里。

进而，将屏蔽绝缘膜6a中的在栅极沟槽5的上部的侧面上及n^－型漂移层2的表面上形成的部分蚀刻而除去。并且，利用等离子CVD(chemical vapor deposition(化学气相沉积))等将绝缘膜沉积而将屏蔽电极7之上及栅极沟槽5的上部的侧面覆盖后，使用掩模进行蚀刻，以使得仅留下在屏蔽电极7及屏蔽衬里之上形成的部分。由此，形成中间绝缘膜9。

然后，通过热氧化等在栅极沟槽5的上部的侧面上等形成绝缘膜，从而形成栅极绝缘膜6b。并且，再次积累掺杂多晶硅后，通过进行回蚀而在栅极沟槽5内形成栅极电极层8。由此，形成沟槽栅构造。

然后，通过离子注入p型杂质而形成p型体区域3。并且，在配置了n型杂质区域4的预定形成区域开口的掩模后，通过离子注入n型杂质而形成n型杂质区域4。

接着，通过CVD等形成由氧化膜等构成的层间绝缘膜11后，进行平坦化研磨而进行层间绝缘膜11的表面的平坦化。接着，对层间绝缘膜11形成接触孔11a。

此时，首先形成与n型杂质区域4相连的接触孔11a。即，将层间绝缘膜11用硬掩模覆盖，通过光刻使硬掩模中的与n型杂质区域4的x方向的中央位置对应的部分开口。并且，通过使用硬掩模作为掩模的蚀刻，在层间绝缘膜11形成接触孔11a。由此，成为使n型杂质区域4的表面的一部分露出、使p型体区域3的表面保持被层间绝缘膜11覆盖的状态。另外，此时形成的与n型杂质区域4相连的接触孔11a相当于第1接触孔。

进而，在将硬掩模除去后，以层间绝缘膜11为掩模，离子注入n型杂质，从而在n型杂质区域4的表面部形成n⁺型接触区域4a。接着，以层间绝缘膜11为掩模进行硅蚀刻，在与接触孔11a对应的位置、即n型杂质区域4的x方向的中央位置形成接触沟槽4b。由此，在接触沟槽4b的侧面使n⁺型接触区域4a露出，并且在接触沟槽4b的底面使p型体区域3露出。

接着，再次将层间绝缘膜11用硬掩模覆盖，通过光刻使硬掩模中的与p型体区域3的x方向的中央位置对应的部分开口。由此，成为使p型体区域3的表面的一部分露出、使n型杂质区域4的表面保持被硬掩模覆盖的状态。接着，通过使用硬掩模作为掩模的蚀刻，在层间绝缘膜11形成剩下的接触孔11a。此时形成的与p型体区域3相连的接触孔11a相当于第2接触孔。由此，使p型体区域3的表面露出。接着，通过将硬掩模除去，使在层间绝缘膜11及n型杂质区域4的表面所对应的位置形成的接触孔11a也露出，在此状态下以层间绝缘膜11为掩模而进行p型杂质的离子注入。由此，在位于各n型杂质区域4之间的各p型体区域3的表面即成为平面形状的部分、与位于接触沟槽4b底部的部分的p型体区域3的表面，形成p⁺型接触区域3a。

然后，虽然没有图示，但进行连接部10a的形成工序、上部电极10及栅极衬里的形成工序、下部电极12的形成工序。这样，本实施方式的具有纵型MOSFET的半导体装置完成。

根据这样构成的半导体装置，能够得到以下这样的效果。

首先，以往的沟槽型的MOSFET被做成第1构造或第2构造。具体而言，第1构造是图3A及图3B所示的构造。即，第1构造中，p型体区域3及n型杂质区域4的表面被做成平面形状，在该平面形成有p⁺型接触区域3a及n⁺型接触区域4a。此外，第2构造是图4A及图4B所示的构造。即，在p型体区域3及n型杂质区域4的表面形成有接触沟槽3b、4b，在接触沟槽3b、4b内形成有p⁺型接触区域3a及n⁺型接触区域4a。

这是因为，在形成接触孔11a后是否形成接触沟槽3b、4b在p型体区域3侧和n型杂质区域4侧这两侧中一致。因此，有雪崩耐量和短路耐量的某个下降的问题。

相对于此，在本实施方式的情况下，关于n型杂质区域4，使得n⁺型接触区域4a和上部电极10经由接触沟槽4b电连接。因此，在进入了雪崩动作时，当通过雪崩击穿产生的空穴被上部电极10抽走时，以经过接触沟槽4b的路径而被抽走。因而，能够抑制p型体区域3中的电压的上升，能够抑制雪崩耐量的下降。

此外，关于p型体区域3，在没有n⁺型接触区域4a的平面形状的p型体区域3的表面形成p⁺型接触区域3a，经由该p⁺型接触区域3a而与上部电极10电连接。因此，在负载短路时，在位于n型杂质区域4之间的p型体区域3中不存在作为电子的注入源的n⁺型接触区域4a，能够抑制饱和电流密度。因而，还能够抑制短路耐量的下降。

如以上说明，在本实施方式的半导体装置中，关于n型杂质区域4，形成接触沟槽4b，关于p型体区域3，使其保持为平面形状，从而与上部电极10进行电连接。由此，实现能够得到雪崩耐量和短路耐量这双方的半导体装置。

(其他实施方式)

本发明依据上述实施方式进行了记述，但并不限定于该实施方式，也包含各种各样的变形例及等价范围内的变形。除此以外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入在本发明的范畴及思想范围中。

(1)例如，在上述实施方式中，由半导体基板1形成高浓度的杂质区域，在其上使n^－型漂移层2外延生长，从而构成形成有高浓度层和n^－型漂移层2的基板。这只不过表示了隔着漂移层而在p型体区域3的相反侧构成高浓度层的情况的一例，也可以将漂移层用半导体基板构成，在其一面侧进行离子注入等而形成高浓度层。

(2)此外，在上述实施方式中，将配置在多个沟槽栅构造之间的p型体区域3沿着y方向形成，将n型杂质区域4在y方向上截断为多个，但这也只不过表示了一例。即，对于在p型体区域3的一部分的表面部形成有n型杂质区域4的构造可应用本发明。在此情况下，p型体区域3中的没有形成n型杂质区域4的部分的表面被做成平面形状。并且，通过在n型杂质区域4中具备n⁺型接触区域4a，在p型体区域3中的没有形成n型杂质区域4的呈平面形状的部分具备p⁺型接触区域3a，从而分别与上部电极10连接就可以。

(3)此外，在上述实施方式中，在p型体区域3的x方向的中央位置形成有p⁺型接触区域3a，在n型杂质区域4的x方向的中央位置形成有n⁺型接触区域4a。但是，这是作为优选的形态记载的，即使在掩模偏移等的影响下配置场所偏移等也没有问题。

(4)此外，在上述实施方式中，将第1导电型为n型且第2导电型为p型的n沟道型的沟槽栅构造的MOSFET作为半导体开关元件的一例进行了说明。但是，这只不过表示了一例，也可以做成其他构造的半导体开关元件，例如相对于n沟道型而言使各构成要素的导电型反转了的p沟道型的沟槽栅构造的MOSFET。进而，除了MOSFET以外，对于同样构造的IGBT也能够应用本发明。在IGBT的情况下，除了将半导体基板1的导电型从n型变更为p型以外，与在上述实施方式中说明的纵型MOSFET是同样的。进而，在上述各实施方式中，对于具备层叠有屏蔽电极7和栅极电极层8的两层构造的沟槽栅构造的MOSFET应用了本发明，但也可以是栅极电极层8的单层构造。

(5)进而，在上述实施方式中，使得p型体区域3中的没有形成n型杂质区域4的部分的表面为平面形状。这也只不过表示了一例，也可以在该位置也形成接触沟槽，也可以在接触沟槽的底面形成p⁺型接触区域3a。该情况下，也只要配置掩模而进行离子注入的对准、以使得不对p型体区域3中的没有形成n型杂质区域4的部分进行形成n⁺型接触区域4a时的离子注入就可以。

Claims (6)

1.一种半导体装置，具备具有沟槽栅构造的沟槽型的半导体开关元件，其特征在于，

上述半导体开关元件具有：

第1导电型的漂移层(2)；

第2导电型的体区域(3)，形成在上述漂移层上；

第1导电型的第1杂质区域(4)，形成在上述体区域内的该体区域的表层部，杂质浓度比上述漂移层高；

多个沟槽栅构造，在以一个方向为长度方向并从上述第1杂质区域将上述体区域贯通而达到上述漂移层的多个沟槽(5)内分别隔着绝缘膜(6)形成有栅极电极层(8)；

第1导电型或第2导电型的高浓度层(1)，隔着上述漂移层而形成在上述体区域的相反侧，杂质浓度比上述漂移层高；

上部电极(10)，与上述第1杂质区域及上述体区域电连接；以及

下部电极(12)，与上述高浓度层电连接；

上述体区域形成在上述多个沟槽栅构造之间，并且上述第1杂质区域形成在上述体区域的一部分的表面部；

上述体区域具有第2导电型接触区域(3a)，该第2导电型接触区域(3a)与该体区域相比第2导电型杂质浓度高并且与上述上部电极接触；

上述第1杂质区域具有第1导电型接触区域(4a)，该第1导电型接触区域(4a)与该第1杂质区域相比第1导电型杂质浓度高并且与上述上部电极接触；

在上述体区域中的没有形成上述第1杂质区域的部分，没有形成上述第1导电型接触区域且形成有上述第2导电型接触区域；

在上述第1杂质区域形成有接触沟槽(4b)，在该接触沟槽内形成有上述第1导电型接触区域；

上述第1杂质区域在上述一个方向上分离地排列有多个，在上述一个方向上，上述第1杂质区域与上述体区域交替地配置。

2.如权利要求1所述的半导体装置，其特征在于，

上述体区域的表面在没有形成上述第1杂质区域的部分为平面形状，在该平面形状的平面中，没有形成上述第1导电型接触区域且形成有上述第2导电型接触区域。

3.如权利要求2所述的半导体装置，其特征在于，

上述体区域在上述多个沟槽栅构造之间沿着该沟槽栅构造的长度方向形成；

在多个上述第1杂质区域之间，上述体区域的表面为平面形状，在该平面形状的平面中形成有上述第2导电型接触区域。

4.如权利要求3所述的半导体装置，其特征在于，

上述第2导电型接触区域配置在多个上述第1杂质区域之间配置的上述体区域中的上述多个沟槽栅构造的排列方向的中央位置；

上述接触沟槽配置在上述第1杂质区域中的上述多个沟槽栅构造的排列方向的中央位置。

5.如权利要求1所述的半导体装置，其特征在于，

通过上述接触沟槽使上述体区域露出，在该体区域中的通过上述接触沟槽而露出的表面，也形成有上述第2导电型接触区域。

6.如权利要求1～5中任一项所述的半导体装置，其特征在于，

上述沟槽栅构造为如下两层构造，即：在上述多个沟槽内分别隔着上述绝缘膜而层叠有屏蔽电极(7)和上述栅极电极层(8)。