CN113138720B - 数据存储方法、存储器控制电路单元以及存储器存储装置 - Google Patents

Abstract

本发明提供一种数据存储方法、存储器控制电路单元以及存储器存储装置。所述方法包括：在所述存储器存储装置重新上电时，根据断电指令判断所述存储器存储装置的断电状态是否符合异常断电状态；以及在判定所述断电状态符合所述异常断电状态时，使用单页程序化模式且不使用多页程序化模式将数据写入至多个实体程序化单元。

Description

数据存储方法、存储器控制电路单元以及存储器存储装置

技术领域

本发明涉及一种数据存储技术，尤其涉及一种数据存储方法、存储器控制电路单元以及存储器存储装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快闪存储器作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。

一般来说，一个可复写式非易失性存储器会具有多个实体抹除单元，而此些实体抹除单元中的每一个实体抹除单元是由多个实体程序化单元所组成。在生产具有可复写式非易失性存储器的存储器存储装置之前，存储器存储装置的制造商(或可复写式非易失性存储器的供应商)需对可复写式非易失性存储器进行断电测试以确保断电保护能起作用。需注意的是，在测试的过程中，需反复地对可复写式非易失性存储器进行程序化或抹除的操作。现今可复写式非易失性存储器(例如，3D NAND快闪存储器)的存储空间越来越大，一个实体抹除单元包括的实体程序化单元可存储的数据也越来越多。因此在测试时，若反复地对可复写式非易失性存储器进行程序化与抹除，则可能会需要花费很长的时间进行测试。

发明内容

本发明提供一种数据存储方法、存储器控制电路单元以及存储器存储装置，可减少异常断电的恢复时间，并提升存储器存储装置运作效率。

本发明提出一种数据存储方法，用于包括可复写式非易失性存储器模块的存储器存储装置。其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址。所述数据存储方法包括：在所述存储器存储装置重新上电时，根据断电指令判断所述存储器存储装置的断电状态是否符合异常断电状态；以及在判定所述断电状态符合所述异常断电状态时，使用单页程序化模式且不使用多页程序化模式将数据写入至所述多个实体程序化单元。

在本发明的一实施例中，根据所述断电指令判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的步骤包括：根据所述断电指令判断断电时发生正常断电或异常断电，并记录发生所述正常断电或所述异常断电以产生断电信息，其中若断电后重新上电时未检测到所述断电指令，判定断电时发生所述异常断电，其中若断电后重新上电时检测到所述断电指令，判定断电时发生所述正常断电；以及根据所述断电信息判断所述断电状态是否符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的步骤包括：若在一预设时间内连续发生所述异常断电的次数大于一第一阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的步骤包括：若发生断电的次数中，发生所述异常断电的比例大于一第二阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断是否符合所述异常断电状态的步骤包括：若连续发生一预设次数的所述异常断电，且前后两次所述异常断电之间的一间隔时间皆小于一第三阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，在判定所述断电状态符合所述异常断电状态时，使用所述单页程序化模式且且不使用多页程序化模式将所述数据写入至所述多个实体程序化单元的步骤包括：判断前次断电时是否检测到所述断电指令；以及若未检测到所述断电指令，判定前次断电时发生异常断电并执行一断电恢复操作。其中所述断电恢复操作包括：使用所述单页程序化模式将发生所述异常断电前最后一个被写入数据的第一实体抹除单元中存储的第一数据复制至第二实体抹除单元；以及在逻辑至实体映射表中更新所述第一数据对应的逻辑地址与所述第二实体抹除单元包括的实体程序化单元之间的映射信息。

在本发明的一实施例中，使用所述单页程序化模式且不使用所述多页程序化模式将所述数据写入至所述多个实体程序化单元的步骤包括：接收来自主机系统的一第一指令；以及使用所述单页程序化模式将对应所述第一指令的数据写入至所述多个实体程序化单元。

本发明提出一种存储器控制电路单元，用于控制一存储器存储装置。所述存储器存储装置包括一可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口，用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址。所述存储器管理电路耦接至所述主机接口以及所述存储器接口。其中所述存储器管理电路用以在所述存储器存储装置重新上电时，根据断电指令判断所述存储器存储装置的断电状态是否符合异常断电状态。并且，所述存储器管理电路更用以在判定所述断电状态符合所述异常断电状态时，使用单页程序化模式且不使用多页程序化模式将数据写入至所述多个实体程序化单元。

在本发明的一实施例中，根据所述断电指令判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：根据所述断电指令判断断电时发生正常断电或异常断电，并记录发生所述正常断电或所述异常断电以产生断电信息，其中若断电后重新上电时未检测到所述断电指令，判定断电时发生所述异常断电，其中若断电后重新上电时检测到所述断电指令，判定断电时发生所述正常断电；以及根据所述断电信息判断所述断电状态是否符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：若在一预设时间内连续发生所述异常断电的次数大于一第一阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：若发生断电的次数中，发生所述异常断电的比例大于一第二阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断是否符合所述异常断电状态的操作包括：若连续发生一预设次数的所述异常断电，且前后两次所述异常断电之间的一间隔时间皆小于一第三阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，在判定所述断电状态符合所述异常断电状态时，使用所述单页程序化模式且且不使用多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：判断前次断电时是否检测到所述断电指令；以及若未检测到所述断电指令，判定前次断电时发生异常断电并执行一断电恢复操作。其中所述断电恢复操作包括：使用所述单页程序化模式将发生所述异常断电前最后一个被写入数据的第一实体抹除单元中存储的第一数据复制至第二实体抹除单元；以及在逻辑至实体映射表中更新所述第一数据对应的逻辑地址与所述第二实体抹除单元包括的实体程序化单元之间的映射信息。

在本发明的一实施例中，使用所述单页程序化模式且不使用所述多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：接收来自主机系统的一第一指令；以及使用所述单页程序化模式将对应所述第一指令的数据写入至所述多个实体程序化单元。

本发明提出一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元。所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址。其中所述存储器控制电路单元用以在所述存储器存储装置重新上电时，根据断电指令判断所述存储器存储装置的断电状态是否符合异常断电状态。并且，所述存储器控制电路单元更用以在判定所述断电状态符合所述异常断电状态时，使用单页程序化模式且不使用多页程序化模式将数据写入至所述多个实体程序化单元。

在本发明的一实施例中，根据所述断电指令判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：根据所述断电指令判断断电时发生正常断电或异常断电，并记录发生所述正常断电或所述异常断电以产生断电信息，其中若断电后重新上电时未检测到所述断电指令，判定断电时发生所述异常断电，其中若断电后重新上电时检测到所述断电指令，判定断电时发生所述正常断电；以及根据所述断电信息判断所述断电状态是否符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：若在一预设时间内连续发生所述异常断电的次数大于一第一阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：若发生断电的次数中，发生所述异常断电的比例大于一第二阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，根据所述断电信息判断是否符合所述异常断电状态的操作包括：若连续发生一预设次数的所述异常断电，且前后两次所述异常断电之间的一间隔时间皆小于一第三阈值，则判定所述断电状态符合所述异常断电状态。

在本发明的一实施例中，在判定所述断电状态符合所述异常断电状态时，使用所述单页程序化模式且且不使用多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：判断前次断电时是否检测到所述断电指令；以及若未检测到所述断电指令，判定前次断电时发生异常断电并执行一断电恢复操作。其中所述断电恢复操作包括：使用所述单页程序化模式将发生所述异常断电前最后一个被写入数据的第一实体抹除单元中存储的第一数据复制至第二实体抹除单元；以及在逻辑至实体映射表中更新所述第一数据对应的逻辑地址与所述第二实体抹除单元包括的实体程序化单元之间的映射信息。

在本发明的一实施例中，使用所述单页程序化模式且不使用所述多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：接收来自主机系统的一第一指令；以及使用所述单页程序化模式将对应所述第一指令的数据写入至所述多个实体程序化单元。

基于上述，本发明的数据存储方法、存储器控制电路单元以及存储器存储装置能够在检测到符合异常断电状态时使用单页程序化模式写入数据，可减少异常断电的恢复时间，并提升存储器存储装置运作效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图；

图5A与图5B是根据一范例实施例所示出的存储单元存储架构与实体抹除单元的范例示意图；

图6是根据一范例实施例所示出的存储器控制电路单元的概要方块图；

图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图；

图9是根据一范例实施例所示出的数据存储方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(亦称，控制电路单元)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。且图2是根据另一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12耦接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式耦接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110耦接至全球定位系统(Global Positioning System,GPS)模块205、网路接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。

图4是根据一范例实施例所示出的主机系统与存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于串行高级附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、超高速一代(UltraHigh Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、安全数位(Secure Digital,SD)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded Multi ChipPackage,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是耦接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含8个实体存取地址，且一个实体存取地址的大小为512字节(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面(physical page)或实体扇区，但本发明不以此为限。

在本范例实施例中，可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个数据比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个数据比特的快闪存储器模块)、三阶存储单元(TripleLevel Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个数据比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图5A与图5B是根据一范例实施例所示出的存储单元存储架构与实体抹除单元的范例示意图。

请参照图5A，可复写式非易失性存储器模块406的每个存储单元的存储状态可被识别为“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”(如图5A所示)，其中左侧算起的第1个比特为最低有效位(Least Significant Bit,LSB)、从左侧算起的第2个比特为中间有效位(Central Significant Bit,CSB)以及从左侧算起的第3个比特为最高有效位(Most Significant Bit,MSB)。此外，排列在同一条字线上的数个存储单元可组成3个实体程序化单元，其中由此些存储单元的LSB所组成的实体程序化单元称为下实体程序化单元，由此些存储单元的CSB所组成的实体程序化单元称为中实体程序化单元，并且由此些存储单元的MSB所组成的实体程序化单元称为上实体程序化单元。

请参照图5B，一个实体抹除单元是由多个实体程序化单元组所组成，其中每个实体程序化单元组包括由排列在同一条字线上的数个存储单元所组成的下实体程序化单元、中实体程序化单元与上实体程序化单元。例如，在实体抹除单元中，属于下实体程序化单元的第0个实体程序化单元、属于中实体程序化单元的第1个实体程序化单元和属于上实体程序化单元的第2个实体程序化单元会被视为一个实体程序化单元组。类似地，第3、4、5个实体程序化单元会被视为一个实体程序化单元组，并且以此类推其他实体程序化单元亦是依据此方式被区分为多个实体程序化单元组。也就是说，在图5B的范例实施例中，实体抹除单元总共有258个实体程序化单元，且由于排列在同一条字线上的数个存储单元所组成的下实体程序化单元、中实体程序化单元与上实体程序化单元会组成一个实体程序化单元组，故图5B的实体抹除单元总共可以分成86个实体程序化单元组。然而需注意的是，本发明并不用于限定实体抹除单元中的实体程序化单元或实体程序化单元组的个数。

图6是根据一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图6，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506、缓冲存储器508、电源管理电路510与错误检查与校正电路512。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

图7与图8是根据一范例实施例所示出的管理实体抹除单元的范例示意图。

必须了解的是，在此描述可复写式非易失性存储器模块406的实体抹除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。

请参照图7，存储器管理电路502会将实体抹除单元410(0)～410(N)逻辑地分组为数据区602、闲置区604、系统区606与取代区608。

逻辑上属于数据区602与闲置区604的实体抹除单元是用以存储来自于主机系统11的数据。具体来说，数据区602的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区604的实体抹除单元是用以替换数据区602的实体抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会使用从闲置区604中提取实体抹除单元来写入数据，以替换数据区602的实体抹除单元。

逻辑上属于系统区606的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。

逻辑上属于取代区608中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区608中仍存有正常的实体抹除单元并且数据区602的实体抹除单元损坏时，存储器管理电路502会从取代区608中提取正常的实体抹除单元来更换损坏的实体抹除单元。

特别是，数据区602、闲置区604、系统区606与取代区608的实体抹除单元的数量会根据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至数据区602、闲置区604、系统区606与取代区608的分组关系会动态地变动。例如，当闲置区604中的实体抹除单元损坏而被取代区608的实体抹除单元取代时，则原本取代区608的实体抹除单元会被关联至闲置区604。

请参照图8，存储器管理电路502会配置逻辑区块地址LBA(0)～LBA(H)以映射数据区602的实体抹除单元，其中每一逻辑区块地址具有多个逻辑地址以映射对应的实体抹除单元的实体程序化单元。并且，当主机系统11欲写入数据至逻辑地址或更新存储于逻辑地址中的数据时，存储器管理电路502会从闲置区604中提取一个实体抹除单元作为作动实体抹除单元来写入数据，以轮替数据区602的实体抹除单元。并且，当此作为作动实体抹除单元的实体抹除单元被写满时，存储器管理电路502会再从闲置区604中提取空的实体抹除单元作为作动实体抹除单元，以继续写入对应来自于主机系统11的写入指令的更新数据。此外，当闲置区604中可用的实体抹除单元的数目小于预设值时，存储器管理电路502会执行垃圾搜集(garbage collection)操作(亦称为，有效数据合并操作)来整理数据区602中的有效数据，以将数据区602中无存储有效数据的实体抹除单元重新关联至闲置区604。

为了识别每个逻辑地址的数据被存储在哪个实体程序化单元，在本范例实施例中，存储器管理电路502会记录逻辑地址与实体程序化单元之间的映射关系。例如，在本范例实施例中，存储器管理电路502会在可复写式非易失性存储器模块406中存储逻辑至实体映射表来记录每一逻辑地址所映射的实体程序化单元。当欲存取数据时，存储器管理电路502会将逻辑至实体映射表载入至缓冲存储器508来维护，并且依据逻辑至实体映射表来写入或读取数据。

值得一提的是，由于缓冲存储器508的容量有限无法存储记录所有逻辑地址的映射关系的映射表，因此，在本范例实施例中，存储器管理电路502会将逻辑区块地址LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑至实体映射表。特别是，当存储器管理电路502欲更新某个逻辑区块地址的映射时，对应此逻辑区块地址所属的逻辑区域的逻辑至实体映射表会被载入至缓冲存储器508来被更新。具体来说，若对应此逻辑区块地址所属的逻辑区域的逻辑至实体映射表未被暂存在缓冲存储器508中(即，缓冲存储器508中所暂存的逻辑至实体映射表未记录欲更新的逻辑区块地址的映射时)，存储器管理电路502会执行映射表交换操作(mapping table swapping operation)以将目前暂存在缓冲存储器508中逻辑至实体映射表回存至可复写式非易失性存储器模块406，并且将记录有欲更新的逻辑区块地址所映射的逻辑至实体映射表载入至缓冲存储器508中。

需注意的是，在一范例实施例中，主机系统11可具备为存储器存储装置10提供主机存储器缓冲区(host memory buffer,HMB)的功能，并且主机存储器缓冲区用于存储上述逻辑至实体映射表。在本范例实施例中，存储器存储装置10可以不具有动态随机存取存储器(DRAM-Less)，而使用主机系统11提供的主机存储器缓冲区取代缓冲存储器508来暂存逻辑至实体映射表。

在本发明另一范例实施例中，存储器管理电路502的控制指令亦可以代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在本发明另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。

请再参照图6，主机接口504是耦接至存储器管理电路502并且用以耦接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。

缓冲存储器508是耦接至存储器管理电路502并且用以暂存来自于主机系统11的暂存数据与指令或来自于可复写式非易失性存储器模块406的数据。

电源管理电路510是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。

错误检查与校正电路512是耦接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。例如，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会根据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

值得一提的是，在本范例实施例中，存储器管理电路502可使用不同的程序化模式来将数据程序化至可复写式非易失性存储器模块406。例如，存储器管理电路502可使用单页程序化模式或多页程序化模式来将数据程序化至实体抹除单元。在此，基于单页程序化模式来程序化存储单元的程序化速度会高于基于多页程序化模式来程序化存储单元的程序化速度(即，使用多页程序化模式来程序化数据的所需操作时间大于使用单页程序化模式来程序化数据的所需操作时间)，而基于单页程序化模式而被存储的数据的可靠度也往往高于基于多页程序化模式而被存储的数据的可靠度。

单页程序化模式例如是单阶存储单元(single layer memory cell,SLC)程序化模式、下实体程序化(lower physical programming)模式、混合程序化(mixtureprogramming)模式及少阶存储单元(less layer memory cell)程序化模式的其中之一。更详细来说，在单阶存储单元模式中，一个存储单元只存储一个比特的数据。在下实体程序化模式中，只有下实体程序化单元会被程序化，而此下实体程序化单元所对应的上实体程序化单元可不被程序化。在混合程序化模式中，有效数据(或，真实数据)会被程序化于下实体程序化单元中，而同时虚拟数据(dummy data)会被程序化至存储有效数据的下实体程序化单元所对应的上实体程序化单元中。在少阶存储单元模式中，一个存储单元存储一第一数目的比特的数据，例如，此第一数目可设为“1”。

多页程序化模式例如是多阶存储单元(MLC)程序化模式、三阶(TLC)存储单元程序化模式或类似模式。在多页程序化模式中，一个存储单元存储有一第二数目的比特的数据，其中此第二数目等于或大于“2”。例如，此第二数目可设为2或3。举例来说，当使用三阶(TLC)存储单元程序化模式来写入数据时，存储器管理电路502会对一个实体程序化单元组的下实体程序化单元、中实体程序化单元与上实体程序化单元执行程序化。

换句话说，构成第一类实体抹除单元的每一个存储单元在使用单页程序化模式程序化后所存储的比特数据的数目(亦即第一数目)会小于构成第二类实体抹除单元的每一个存储单元在使用多页程序化模式程序化后所存储的比特数据的数目(亦即第二数目)。基于上述，使用多页程序化模式程序化的存储单元所存储的数据比特数大于使用单页程序化模式程序化的存储单元所存储的数据比特数，因此，使用多页程序化模式所程序化的实体抹除单元的数据容量会大于使用单页程序化模式。

在一范例实施例中，存储器管理电路502在存储器存储装置10重新上电时，会根据断电指令判断存储器存储装置10的断电状态是否符合异常断电状态。例如，存储器管理电路502可根据断电指令判断在存储器存储装置10断电时发生正常断电或异常断电(unexpected power loss)，并记录发生正常断电或异常断电以产生断电信息。在本范例实施例中，系统正常断电时，存储器存储装置10会接收到来自主机系统11的断电指令。于此，若存储器存储装置10断电后重新上电时存储器管理电路502未检测到断电指令，则可判定断电时存储器存储装置10发生异常断电。若存储器存储装置10断电后重新上电时存储器管理电路502检测到断电指令，则可判定断电时存储器存储装置10发生正常断电。在此情况下，存储器管理电路502会记录发生正常断电和/或异常断电的信息并产生断电信息，并根据断电信息判断存储器存储装置10的断电状态是否符合异常断电状态。其中，断电信息可反映发生多次断电时发生异常断电的频率或相对次数。

具体来说，存储器管理电路502记录的断电信息可包括存储器存储装置10发生断电的时间，以及计数存储器存储装置10发生断电的次数等信息，本发明不在此限制。其中，发生断电的时间例如包括发生正常断电的时间与发生异常断电的时间，发生断电的次数例如包括发生正常断电的次数与发生异常断电的次数。

在一范例实施例中，若存储器存储装置10在一预设时间内连续发生异常断电的次数大于一预设次数阈值(亦称为，第一阈值)，则存储器管理电路502判定符合异常断电状态。

在另一范例实施例中，若存储器存储装置10发生断电的次数中，发生异常断电的比例大于一预设比例阈值(亦称为，第二阈值)，则存储器管理电路502判定符合异常断电状态。

在又一范例实施例中，若存储器存储装置10连续发生一预设次数的异常断电，且前后两次异常断电之间的间隔时间皆小于一预设时间阈值(亦称为，第三阈值)，则存储器管理电路502判定符合异常断电状态。

在上述范例实施例中，预设时间、预设次数阈值、预设比例阈值、预设次数及预设时间阈值等信息可由专业人员经由一连串的事先测试与分析而产生，并将其保存于可复写式非易失性存储器模块406之中，本发明不在此限制。

在存储器管理电路502判定存储器存储装置10的断电状态符合异常断电状态时，存储器管理电路502使用单页程序化模式且不使用多页程序化模式将数据写入至实体程序化单元。另一方面，在存储器管理电路502判定存储器存储装置10的断电状态不符合异常断电状态时，存储器管理电路502可使用单页程序化模式或多页程序化模式将数据写入至实体程序化单元。

在一范例实施例中，若判定存储器存储装置10的断电状态符合异常断电状态，存储器管理电路502还判断存储器存储装置10前次断电时是否检测到断电指令。若未检测到断电指令，可判定前次断电时存储器存储装置10发生异常断电。在此情况下，存储器管理电路502执行断电恢复(sudden power-off recovery，SPOR)操作。在执行断电恢复操作时，使用单页程序化模式将发生异常断电前最后一个被写入数据的实体抹除单元(亦称为，第一实体抹除单元)中存储的数据(亦称为，第一数据)复制至另一个实体抹除单元(亦称为，第二实体抹除单元)。并且在执行断电恢复操作时，存储器管理电路502可在逻辑至实体映射表中重建/更新第一数据对应的逻辑地址与第二实体抹除单元包括的实体程序化单元之间的映射信息，以反映第一数据已被复制(搬移)至第二实体抹除单元进行存储。然而，上述有关重建/更新逻辑至实体映射表的技术概念为本领域技术人员所熟知的技术手段，于此不再赘述。

在一范例实施例中，当存储器管理电路502检测到存储器存储装置10重新上电且断电状态符合异常断电状态后，接收来自主机系统11的指令(亦称为，第一指令)。其中第一指令可包括写入指令或其他会指示存储器管理电路502进行数据写入的指令。在接收第一指令后，存储器管理电路502使用单页程序化模式将对应第一指令的数据写入至实体程序化单元。

图9是根据一范例实施例所示出的数据存储方法的流程图。

请参照图9，在步骤S902中，存储器存储装置重新上电。在步骤S904中，根据断电指令判断存储器存储装置的断电状态是否符合异常断电状态。若判断符合异常断电状态(即，步骤S904判断为“是”)，在步骤S906中，使用单页程序化模式且不使用多页程序化模式将数据写入至实体程序化单元。若判断不符合异常断电状态(即，步骤S904判断为“否”)，在步骤S908中，使用单页程序化模式或多页程序化模式将数据写入至实体程序化单元。

然而，图9中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9中各步骤可以实作为多个代码或是电路，本发明不加以限制。此外，图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明实施例提供的数据存储方法、存储器控制电路单元以及存储器存储装置，能够在检测到符合异常断电状态时使用单页程序化模式写入数据。此外，本发明实施例在前次断电为异常断电时，还可使用单页程序化模式复制数据及重建/更新逻辑至实体映射表。如此一来，可减少执行断电恢复操作的时间。基此，可减少异常断电的恢复时间，并提升存储器存储装置运作效率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种数据存储方法，用于包括可复写式非易失性存储器模块的存储器存储装置，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址，所述数据存储方法包括：

在所述存储器存储装置重新上电时，根据断电指令判断所述存储器存储装置的断电状态是否符合异常断电状态；以及

在判定所述断电状态符合所述异常断电状态时，使用单页程序化模式且不使用多页程序化模式将数据写入至所述多个实体程序化单元，其中使用所述单页程序化模式且不使用所述多页程序化模式将所述数据写入至所述多个实体程序化单元的步骤包括：

接收来自主机系统的第一指令；以及

使用所述单页程序化模式将对应所述第一指令的数据写入至所述多个实体程序化单元。

2.根据权利要求1所述的数据存储方法，其中根据所述断电指令判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的步骤包括：

根据所述断电指令判断断电时发生正常断电或异常断电，并记录发生所述正常断电或所述异常断电以产生断电信息，

其中若断电后重新上电时未检测到所述断电指令，判定断电时发生所述异常断电，其中若断电后重新上电时检测到所述断电指令，判定断电时发生所述正常断电；以及

根据所述断电信息判断所述断电状态是否符合所述异常断电状态。

3.根据权利要求2所述的数据存储方法，其中根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的步骤包括：

若在预设时间内连续发生所述异常断电的次数大于第一阈值，则判定所述断电状态符合所述异常断电状态。

4.根据权利要求2所述的数据存储方法，其中根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的步骤包括：

若发生断电的次数中，发生所述异常断电的比例大于第二阈值，则判定所述断电状态符合所述异常断电状态。

5.根据权利要求2所述的数据存储方法，其中根据所述断电信息判断是否符合所述异常断电状态的步骤包括：

若连续发生预设次数的所述异常断电，且前后两次所述异常断电之间的间隔时间皆小于第三阈值，则判定所述断电状态符合所述异常断电状态。

6.根据权利要求1所述的数据存储方法，其中在判定所述断电状态符合所述异常断电状态时，使用所述单页程序化模式且且不使用多页程序化模式将所述数据写入至所述多个实体程序化单元的步骤包括：

判断前次断电时是否检测到所述断电指令；以及

若未检测到所述断电指令，判定前次断电时发生异常断电并执行断电恢复操作，其中所述断电恢复操作包括：

使用所述单页程序化模式将发生所述异常断电前最后一个被写入数据的第一实体抹除单元中存储的第一数据复制至第二实体抹除单元；以及

在逻辑至实体映射表中更新所述第一数据对应的逻辑地址与所述第二实体抹除单元包括的实体程序化单元之间的映射信息。

7.一种存储器控制电路单元，用于控制存储器存储装置，所述存储器存储装置包括可复写式非易失性存储器模块，所述存储器控制电路单元包括：

主机接口，用以耦接至主机系统；

存储器接口，用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址；

存储器管理电路，耦接至所述主机接口以及所述存储器接口，

其中所述存储器管理电路用以在所述存储器存储装置重新上电时，根据断电指令判断所述存储器存储装置的断电状态是否符合异常断电状态，并且

所述存储器管理电路更用以在判定所述断电状态符合所述异常断电状态时，使用单页程序化模式且不使用多页程序化模式将数据写入至所述多个实体程序化单元，其中使用所述单页程序化模式且不使用所述多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：

接收来自主机系统的第一指令；以及

使用所述单页程序化模式将对应所述第一指令的数据写入至所述多个实体程序化单元。

8.根据权利要求7所述的存储器控制电路单元，其中根据所述断电指令判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：

根据所述断电指令判断断电时发生正常断电或异常断电，并记录发生所述正常断电或所述异常断电以产生断电信息，

其中若断电后重新上电时未检测到所述断电指令，判定断电时发生所述异常断电，其中若断电后重新上电时检测到所述断电指令，判定断电时发生所述正常断电；以及

根据所述断电信息判断所述断电状态是否符合所述异常断电状态。

9.根据权利要求8所述的存储器控制电路单元，其中根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：

若在预设时间内连续发生所述异常断电的次数大于第一阈值，则判定所述断电状态符合所述异常断电状态。

10.根据权利要求8所述的存储器控制电路单元，其中根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：

若发生断电的次数中，发生所述异常断电的比例大于第二阈值，则判定所述断电状态符合所述异常断电状态。

11.根据权利要求8所述的存储器控制电路单元，其中根据所述断电信息判断是否符合所述异常断电状态的操作包括：

若连续发生预设次数的所述异常断电，且前后两次所述异常断电之间的间隔时间皆小于第三阈值，则判定所述断电状态符合所述异常断电状态。

12.根据权利要求7所述的存储器控制电路单元，其中在判定所述断电状态符合所述异常断电状态时，使用所述单页程序化模式且且不使用多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：

判断前次断电时是否检测到所述断电指令；以及

若未检测到所述断电指令，判定前次断电时发生异常断电并执行断电恢复操作，其中所述断电恢复操作包括：

使用所述单页程序化模式将发生所述异常断电前最后一个被写入数据的第一实体抹除单元中存储的第一数据复制至第二实体抹除单元；以及

在逻辑至实体映射表中更新所述第一数据对应的逻辑地址与所述第二实体抹除单元包括的实体程序化单元之间的映射信息。

13.一种存储器存储装置，包括：

连接接口单元，用以耦接至主机系统；

可复写式非易失性存储器模块；以及

存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址，

其中所述存储器控制电路单元用以在所述存储器存储装置重新上电时，根据断电指令判断所述存储器存储装置的断电状态是否符合异常断电状态，并且

所述存储器控制电路单元更用以在判定所述断电状态符合所述异常断电状态时，使用单页程序化模式且不使用多页程序化模式将数据写入至所述多个实体程序化单元，其中使用所述单页程序化模式且不使用所述多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：

接收来自主机系统的第一指令；以及

使用所述单页程序化模式将对应所述第一指令的数据写入至所述多个实体程序化单元。

14.根据权利要求13所述的存储器存储装置，其中根据所述断电指令判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：

根据所述断电指令判断断电时发生正常断电或异常断电，并记录发生所述正常断电或所述异常断电以产生断电信息，

其中若断电后重新上电时未检测到所述断电指令，判定断电时发生所述异常断电，其中若断电后重新上电时检测到所述断电指令，判定断电时发生所述正常断电；以及

根据所述断电信息判断所述断电状态是否符合所述异常断电状态。

15.根据权利要求14所述的存储器存储装置，其中根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：

若在预设时间内连续发生所述异常断电的次数大于第一阈值，则判定所述断电状态符合所述异常断电状态。

16.根据权利要求14所述的存储器存储装置，其中根据所述断电信息判断所述存储器存储装置的所述断电状态是否符合所述异常断电状态的操作包括：

若发生断电的次数中，发生所述异常断电的比例大于第二阈值，则判定所述断电状态符合所述异常断电状态。

17.根据权利要求14所述的存储器存储装置，其中根据所述断电信息判断是否符合所述异常断电状态的操作包括：

若连续发生预设次数的所述异常断电，且前后两次所述异常断电之间的间隔时间皆小于第三阈值，则判定所述断电状态符合所述异常断电状态。

18.根据权利要求13所述的存储器存储装置，其中在判定所述断电状态符合所述异常断电状态时，使用所述单页程序化模式且且不使用多页程序化模式将所述数据写入至所述多个实体程序化单元的操作包括：

判断前次断电时是否检测到所述断电指令；以及

若未检测到所述断电指令，判定前次断电时发生异常断电并执行断电恢复操作，其中所述断电恢复操作包括：

使用所述单页程序化模式将发生所述异常断电前最后一个被写入数据的第一实体抹除单元中存储的第一数据复制至第二实体抹除单元；以及

在逻辑至实体映射表中更新所述第一数据对应的逻辑地址与所述第二实体抹除单元包括的实体程序化单元之间的映射信息。