CN113114176B

CN113114176B - 延迟单元

Info

Publication number: CN113114176B
Application number: CN202110490607.2A
Authority: CN
Inventors: 陈培炜; 陈宪谷
Original assignee: Lianen Microelectronics Co ltd
Current assignee: Lianen Microelectronics Co ltd
Priority date: 2020-05-04
Filing date: 2021-05-06
Publication date: 2023-08-11
Anticipated expiration: 2041-05-06
Also published as: CN113114176A; TW202143644A

Abstract

本发明提供一种延迟单元。第一输入晶体管耦接于一供应电源以及一第一输出端之间，具有控制端用以接收一第一输入信号。第二输入晶体管耦接于上述供应电源以及一第二输出端之间，具有控制端用以接收一第二输入信号。第一镜射晶体管耦接于一可变电流源以及一接地端之间，具有控制端耦接于上述可变电流源。第二镜射晶体管耦接于上述第一输出端以及上述接地端之间，具有控制端耦接于上述可变电流源。第三镜射晶体管耦接于上述第二输出端以及上述接地端之间，具有控制端耦接于上述可变电流源。可变电容耦接于上述第一以及第二输出端之间。

Description

延迟单元

技术领域

本申请涉及一种延迟单元，特别涉及一种可线性调整的延迟单元。

背景技术

在通讯系统中，当信号发生噪声干扰时，容易造成信号失真。于是，在通讯系统中，会使用补偿或是消除技术来避免信号失真。现今，在高频的通讯系统中，为了把信号能传输到更远的距离，通常会在发送端使用预强化(Pre-emphasis)或去强化(De-emphasis)的均衡技术。

预强化与去强化的目的都是提高信号中高频部分的能量，以补偿传送信道对信号的高频部分所造成的衰减。例如，预强化会保持信号的低频部分不变，并提升信号的高频部分。去强化会衰减信号的低频部分，而保持信号的高频部分。

在一些通讯系统(例如去强化电路)中，可能需要延迟单元或延迟器，用于调整信号的时序。图1A系显示一种传统的延迟单元10。延迟单元10包括P型晶体管P1-P4、N型晶体管N1与N2以及电流源20。P型晶体管P1是耦接于供应电源VCC以及正输出端17P之间，而P型晶体管P2是耦接于供应电源VCC以及负输出端17N之间。此外，P型晶体管P1的闸极是耦接于P型晶体管P2的闸极，用以接收控制电压Vctrl。P型晶体管P3是耦接于供应电源VCC以及正输出端17P之间，且P型晶体管P3的闸极是耦接于正输出端17P。P型晶体管P4是耦接于供应电源VCC以及负输出端17N之间，且P型晶体管P4的闸极是耦接于负输出端17N。P型晶体管P3与P4可以用电阻取代。N型晶体管N1是耦接于正输出端17P以及节点m1之间，而N型晶体管N2是耦接于负输出端17N以及节点m1之间。N型晶体管N1的闸极是耦接于延迟单元10的正输入端14P，并用以接收输入信号V_IP。N型晶体管N2的闸极是耦接于延迟单元10的负输入端14N，并用以接收输入信号V_IN。电流源20耦接于节点m1以及接地端GND之间。在延迟单元10中，藉由改变控制电压Vctrl，可将输入信号V_IP与V_IN延迟一延迟时间td，以分别在正输出端17P与负输出端17N提供输出信号VOP与VON。然而，当控制电压Vctrl改变时，P型晶体管P1与P2的汲极和源极之间的电阻(rds)也会跟着改变而汲极和源极之间的电导(gds)也会改变，使得控制电压Vctrl无法线性地控制延迟时间td，如第1B图所显示。如果，信号的延迟时间td无法以线性方式进行调整，则会造成信号失真。

有鉴于此，具有一种能线性调整的延迟单元，是十分重要的。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种能线性调整的延迟单元。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。就其中一个观点，依据本申请提出一种延迟单元，包括一第一输入晶体管、一第二输入晶体管、一可变电流源、一第一镜射晶体管、一第二镜射晶体管、一第三镜射晶体管与可变电容。上述第一输入晶体管耦接于一供应电源以及一第一输出端之间，并具有一控制端用以接收一第一输入信号。上述第二输入晶体管耦接于上述供应电源以及一第二输出端之间，并具有一控制端用以接收一第二输入信号。上述第一镜射晶体管耦接于上述可变电流源以及一接地端之间，并具有一控制端耦接于上述可变电流源。上述第二镜射晶体管耦接于上述第一输出端以及上述接地端之间，并具有一控制端耦接于上述可变电流源。上述第三镜射晶体管耦接于上述第二输出端以及上述接地端之间，并具有一控制端耦接于上述可变电流源。上述可变电容耦接于上述第一输出端以及上述第二输出端之间。上述第一输入信号以及上述第二输入信号为一第一对差动信号。

就其中另一个观点，本发明提供一种延迟单元，包括一第一输入晶体管、一第二输入晶体管、一第一可变电流源、一第二可变电流源与可变电容。上述第一输入晶体管耦接于一供应电源以及一第一输出端之间，并具有一控制端用以接收一第一输入信号。上述第二输入晶体管耦接于上述供应电源以及一第二输出端之间，并具有一控制端用以接收一第二输入信号。上述第一可变电流源耦接于上述第一输出端以及一接地端之间。上述第二可变电流源耦接于上述第二输出端以及上述接地端之间。上述可变电容耦接于上述第一输出端以及上述第二输出端之间。上述第一输入信号以及上述第二输入信号为一第一对差动信号。

本申请解决其技术问题还可采用以下技术措施进一步实现。

附图说明

图1A为一种传统的延迟单元架构示意图。

图1B为传统延迟单元之控制电压与延迟时间的关系图。

图2为范例性的去强化电路的架构示意图。

图3为范例性的延迟单元架构示意图。

图4A为根据范例性图3之延迟单元的波形图。

图4B为范例性所述之子电容的电容值与延迟时间的关系图。

图5为范例性的另一延迟单元架构示意图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。有关本申请之前述及其他技术内容、特点与功效，在以下配合参考图式之较佳实施例的详细说明中，将可清楚的呈现。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。

为更进一步阐述本申请为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本申请提出的一种电池管理系统，其具体实施方式、结构、特征及其功效，详细说明如后。

请参照图2，其显示本申请范例性的之去强化(de-emphasis)电路100的架构示意图。去强化电路100包括主要驱动器110、去强化驱动器120、延迟单元130、电感L1与L2、电容C1与C2、二极管D1、电流源140以及电阻R1与R2。信号TXin-与TXin+为差动信号，而信号TXin-与TXin+会被提供至主要驱动器110以及延迟单元130。延迟单元130会对信号TXin-与TXin+进行延迟而产生信号TD-与TD+至去强化驱动器120，而延迟时间td可线性地调整。主要驱动器110的正输出端与去强化驱动器120的负输出端是经由节点n11而耦接在一起，而主要驱动器110的负输出端与去强化驱动器120的正输出端是经由节点n12而耦接在一起。于是，根据来自主要驱动器110之对应于信号TXin-与TXin+的第一对差动信号以及来自去强化驱动器120之对应于信号TD-与TD+的的第二对差动信号，可在节点n11与n12上得到由输出信号Vo+与Vo-所组成的第三对差动信号。电阻R1是耦接于供应电源VCC以及节点n11之间，而电阻R2是耦接于供应电源VCC以及节点n12之间。电容C1是耦接于节点n11以及n13之间，而电容C2是耦接于节点n12以及n14之间。电感L1是耦接于节点n13以及供应电源VCC之间，而电感L2是耦接于节点n14以及电流源140之间。二极管D1的阳极是耦接于节点n13，而二极管D1的阴极是耦接于节点n14。电流源140是耦接于电感L2以及接地端GND之间。

图3显示本申请范例性的延迟单元130A架构示意图。延迟单元130A包括晶体管Q1-Q5、电容155以及可变电流源150。晶体管Q3与Q4为输入晶体管，并具有相同尺寸。晶体管Q3是耦接于供应电源VCC以及延迟单元130A的正输出端135P之间，而晶体管Q4是耦接于供应电源VCC以及延迟单元130A的负输出端135N之间。此外，晶体管Q3与Q4为双极性晶体管(bipolar transistor，BJT)。晶体管Q3的控制端(即基极)是耦接于延迟单元130A的正输入端132P，并用以接收输入信号V_IP。晶体管Q4的控制端(即基极)是耦接于延迟单元130A的负输入端132N，并用以接收输入信号VIN。在一些实施例中，晶体管Q3与Q4可以是金氧半导体场效晶体管(例如PMOS晶体管)或是其他类型的场效晶体管。

本申请图3中，晶体管Q1、Q2与Q5亦为双极性晶体管，而晶体管Q1与Q2具有相同尺寸。晶体管Q1是耦接于正输出端135P以及接地端GND之间，而晶体管Q2是耦接于负输出端135N以及接地端GND之间。晶体管Q1与Q2的控制端(基极)是耦接在一起，并耦接于晶体管Q5的控制端以及可变电流源150。晶体管Q5是耦接于可变电流源150以及接地端GND之间。可变电流源150会提供可调整之偏压电流Ibias至晶体管Q5。此外，流经晶体管Q1的电流I1以及流经晶体管Q2的电流I2是透过镜射(mirror)偏压电流Ibias而产生。换言之，晶体管Q1、Q2与Q5与可变电流源150组成一镜射电路，而晶体管Q1、Q2与Q5为镜射晶体管。此外，电流I1与I2是与偏压电流Ibias成比例，且电流I1和I2具有相同的电流量。在一些实施例中，晶体管Q1、Q2与Q5可以是金氧半导体场效晶体管(例如NMOS晶体管)或是其他类型的场效晶体管。

一实施例中，本申请涉及一种使用于双极性晶体管(BJT)的射极随耦器(emitterfollower)电路架构或是源极追随器(Source Follower)电路架构。

一实施例中，电容155是耦接于正输出端135P以及负输出端135N之间，并可划分成以串联方式连接的子电容C_SW1与C_SW2。子电容C_SW1与C_SW2为可变电容，而子电容C_SW1与C_SW2具有相同的电容值。此外，延迟单元130A更包括寄生电容CL1与CL2。寄生电容CL1是表示在正输出端135P上的寄生电容，而寄生电容CL2是表示在负输出端135N上的寄生电容。延迟单元130A在布局配置上具有对称性，因此寄生电容CL1与CL2大体上会具有相同的电容值。此外，藉由控制子电容C_SW1与C_SW2的电容值，可将输入信号V_IP与V_IN延迟一延迟时间td，以分别在正输出端135P与负输出端135N提供输出信号V_OP与V_ON。此外，根据电容155以及寄生电容CL1与CL2，可得到延迟时间td，如下列算式所显示：

其中C_SW是表示子电容C_SW1与C_SW2的电容值、CL是表示寄生电容CL1与CL2的电容值，而gm_Q3是表示晶体管Q3与Q4的互导(transconductance)。

进一步，图4A系根据范例性图3之延迟单元130A的波形图。输入信号V_IP是在正输入端132P所接受到的信号，而输出信号V_OP是在正输出端135P所提供的信号。在第4A图中，输入信号V_IP和输出信号V_OP具有相同的波形。此外，输入信号V_IP和输出信号V_OP之间的延迟时间td是等于时间t1和时间t2的时间差，即td＝t2-t1。对具有固定频率的输入信号V_IP与V_IN来说，当子电容C_SW1与C_SW2的电容值C_SW增加时，延迟时间td会增加。反之，当子电容C_SW1与C_SW2的电容值C_SW减少时，延迟时间td会减少。

在一些实施例中，当输入信号V_IP与V_IN的频率F改变时，可调整偏压电流Ibias的电流量，以便调整流经晶体管Q1的电流I1以及流经晶体管Q2的电流I2，使得延迟时间td会与输入信号V_IP与V_IN的频率F(或周期TP)成等比例。例如，当输入信号V_IP与V_IN的频率F为10千兆赫(10GHz)时，可调整子电容C_SW1与C_SW2的电容值C_SW，以得到想要的延迟时间td，列如延迟半个周期。一般而言，频率F和周期TP成倒数关系，即F＝1/TP。在一些实施例中，当输入信号V_IP与V_IN的频率F(周期TP)有改变时，为了提供正确的信号给后续相关电路，必须维持延迟时间td和输入信号V_IP与V_IN的频率F(或周期TP)之间的比例为固定。例如，当输入信号V_IP与V_IN的频率改变为20千兆赫(20GHz)时，可增加偏压电流Ibias的电流量(例如变成原来的两倍)，以便增加流经晶体管Q1的电流I1以及流经晶体管Q2的电流I2。于是，可控制延迟时间td和输入信号V_IP与V_IN的频率F(或周期TP)之间的比例为固定。

一实施例中，图4B系显示范例性所述之子电容C_SW1与C_SW2的电容值C_SW与延迟时间td的关系图。相较于传统的延迟单元，由于子电容C_SW1与C_SW2的电容值C_SW不会受到其他信号(例如输入信号V_IP与V_IN)的影响，因此调整电容值C_SW可线性地控制延迟时间td。在第4B图中，标号210与220是表示在不同偏压电流Ibias下电容值C_SW与延迟时间td的关系。例如标号210是表示在低偏压电流Ibias下，而标号220是表示在高偏压电流Ibias下。

图5系显示范例性的另一延迟单元130B架构示意图。延迟单元130B包括晶体管Q3与Q4、电容155以及可变电流源160和170。在此实施例中，延迟单元130B不包括第2图中延迟单元130A的镜射电路。在第5图的延迟单元130B中，可变电流源160是耦接于正输出端135P以及接地端GND之间，用以经由晶体管Q3汲取出电流I1。此外，可变电流源170是耦接于负输出端135N以及接地端GND之间，用以经由晶体管Q4汲取出电流I2。相似地，藉由控制子电容C_SW1与C_SW2的电容值C_SW，可将输入信号V_IP与V_IN延迟一延迟时间td，以分别在正输出端135P与负输出端135N提供输出信号V_OP与VON。此外，当输入信号V_IP与V_IN的频率F改变时，可调整可变电流源160与170，以便控制电流I1以及I2的电流量，使得延迟时间td会与输入信号V_IP与V_IN的频率F(或周期TP)成等比例。

一实施例中，本申请所述之延迟单元，藉由调整延迟单元的电容值C_SW，可线性地控制延迟时间td。此外，输入信号V_IP与V_IN与输出信号V_OP与V_ON之间为单元增益(unity gain)。因此，可避免信号失真。

“在一实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请具体的实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体的实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims

1.一种延迟单元，其特征在于，包括：

一第一输入晶体管，耦接于一供应电源以及一第一输出端之间，具有一控制端用以接收一第一输入信号；

一第二输入晶体管，耦接于所述供应电源以及一第二输出端之间，具有一控制端用以接收一第二输入信号；

一可变电流源；

一第一镜射晶体管，耦接于所述可变电流源以及一接地端之间，具有一控制端耦接于所述可变电流源；

一第二镜射晶体管，耦接于所述第一输出端以及上述接地端之间，具有一控制端耦接于所述可变电流源；

一第三镜射晶体管，耦接于所述第二输出端以及所述接地端之间，具有一控制端耦接于所述可变电流源；以及

一可变电容，耦接于所述第一输出端以及上述第二输出端之间，

其中所述第一输入信号以及所述第二输入信号为一第一对差动信号；

其中所述第一镜射晶体管、所述第二镜射晶体管与所述第三镜射晶体管与可变电流源组成一镜射电路；

其中所述第一输出端包括一第一寄生电容、所述第二输出端包括一第二寄生电容，所述第一寄生电容与所述第二寄生电容具有相同电容值。

2.如权利要求1所述的延迟单元，其特征在于，所述可变电容包括以串联方式连接的一第一子电容以及一第二子电容，以及所述第一子电容与所述第二子电容具有相同电容值。

3.如权利要求1所述的延迟单元，其特征在于，所述第一与第二输入晶体管以及所述第一、第二与第三镜射晶体管为相同类型之晶体管。

4.如权利要求1所述的延迟单元，其特征在于，所述第一与第二输入晶体管以及所述第一、第二与第三镜射晶体管为双极性晶体管或是场效晶体管。

5.如权利要求1所述的延迟单元，其特征在于，所述第一与第二输入晶体管具有相同的尺寸，以及所述第一与第二镜射晶体管具有相同的尺寸。

6.如权利要求1所述的延迟单元，其特征在于，所述第一输出端是用以提供一第一输出信号，而所述第二输出端是用以提供一第二输出信号，其中所述第一输出信号以及所述第二输出信号为一第二对差动信号。

7.如权利要求6所述的延迟单元，其特征在于，所述第一对差动信号与所述第二对差动信号之间具有一延迟时间，以及所述延迟时间是由所述可变电容的电容值所决定。

8.一种延迟单元，其特征在于，包括：

一第二输入晶体管，耦接于上述供应电源以及一第二输出端之间，具有一控制端用以接收一第二输入信号；

一第一可变电流源，耦接于上述第一输出端以及一接地端之间；

一第二可变电流源，耦接于上述第二输出端以及上述接地端之间；以及

一可变电容，耦接于上述第一输出端以及上述第二输出端之间，

9.如权利要求8所述的延迟单元，其特征在于，所述可变电容包括以串联方式连接的一第一子电容以及一第二子电容，以及所述第一子电容与所述第二子电容具有相同电容值。

10.如权利要求8所述的延迟单元，其特征在于，所述第一输入晶体管与上述第二输入晶体管具有相同的尺寸。

11.如权利要求8所述的延迟单元，其特征在于，所述第一可变电流源与所述第二可变电流源具有相同的电流量。

12.如权利要求8所述的延迟单元，其特征在于，所述第一输出端是用以提供一第一输出信号，而所述第二输出端是用以提供一第二输出信号，其中所述第一输出信号以及所述第二输出信号为一第二对差动信号。

13.如权利要求12所述的延迟单元，其特征在于，所述第一对差动信号与所述第二对差动信号之间具有一延迟时间，以及所述延迟时间是由所述可变电容的电容值所决定。

14.如权利要求13所述的延迟单元，其特征在于，所述第一对差动信号具有一第一频率，以及所述第一频率与所述延迟时间具有一特定比例，其中当所述第一对差动信号具有一第二频率，调整所述第一与第二可变电流源的电流量，以使所述第二频率与所述延迟时间具有所述特定比例。