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CN113053427A - 电压切换电路和切换电路 - Google Patents

电压切换电路和切换电路 Download PDF

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CN113053427A
CN113053427A CN202010721388.XA CN202010721388A CN113053427A CN 113053427 A CN113053427 A CN 113053427A CN 202010721388 A CN202010721388 A CN 202010721388A CN 113053427 A CN113053427 A CN 113053427A
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Abstract

电压切换电路和切换电路。一种电压切换电路将施加到第一输入端子和第二输入端子的电压选择性地传送至第一输出端子和第二输出端子。电压切换电路包括第一晶体管和第二晶体管。第一晶体管形成在基板上的第一阱上，并且联接在第一输入端子和第一输出端子之间。第二晶体管形成在与第一阱不同的第二阱上，并且联接到第二输入端子。在施加到第一输入端子的第一电压被传送至第一输出端子和第二输出端子的第一模式下，第一晶体管导通并且第二晶体管截止。

Description

电压切换电路和切换电路
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种电压切换电路以及具有该电压切换电路的半导体存储器装置。
背景技术
存储器装置可按照串水平于半导体基板布置的二维结构形成，或者按照串垂直于半导体基板布置的三维结构形成。三维存储器装置是为了克服二维存储器装置中的集成度限制而设计的存储器装置，并且可包括在半导体基板上垂直地层叠的多个存储器单元。
发明内容
实施方式提供一种能够向多个平面稳定地提供负电压和正电压的电压切换电路。
实施方式还提供一种能够向多个平面稳定地提供负电压和正电压的半导体存储器装置。
根据本公开的一方面，提供了一种用于将施加到第一输入端子和第二输入端子的电压选择性地传送至第一输出端子和第二输出端子的电压切换电路，该电压切换电路包括：形成在基板上的第一阱上的第一晶体管，该第一晶体管联接在第一输入端子和第一输出端子之间；以及形成在与第一阱不同的第二阱上的第二晶体管，该第二晶体管联接到第二输入端子，其中，在第一模式下，当施加到第一输入端子的第一电压被传送至第一输出端子和第二输出端子时，第一晶体管导通并且第二晶体管截止。
在第二模式下，当施加到第一输入端子的第一电压被传送至第一输出端子并且施加到第二输入端子的第二电压被传送至第二输出端子时，第一晶体管可导通并且第二晶体管可导通。
该电压切换电路还可包括形成在第一阱上的第三晶体管和第四晶体管。第三晶体管可联接在第一输入端子和第二输出端子之间，并且第四晶体管可联接在第二晶体管和第二输出端子之间。在第一模式下，第三晶体管可导通并且第四晶体管可截止。在第二模式下，第三晶体管可截止并且第四晶体管可导通。
在第一模式下，第一电压和第二电压可具有不同的极性。
该电压切换电路还可包括形成在第一阱上的第三晶体管和形成在第二阱上的第四晶体管。第三晶体管和第四晶体管可串联联接在第一输入端子和第二输出端子之间。在第一模式下，第三晶体管和第四晶体管可导通。在第二模式下，第三晶体管和第四晶体管可截止。
在第二模式下，第一电压和第二电压可具有不同的极性。
该电压切换电路还可包括形成在第一阱上的第三晶体管和第四晶体管以及形成在第二阱上的第五晶体管。第三晶体管和第五晶体管可串联联接在第一输入端子和第二输出端子之间，并且第四晶体管可联接在第二晶体管和第二输出端子之间。在第一模式下，第三晶体管和第五晶体管可导通，并且第四晶体管可截止。在第二模式下，第三晶体管和第五晶体管可截止，并且第四晶体管可导通。
在第一模式下，第一电压和第二电压可具有不同的极性。
在第二模式下，第一电压和第二电压可具有不同的极性。
第一阱和第二阱可以是p阱。
根据本公开的另一方面，提供了一种用于将施加到第一输入端子和第二输入端子的电压选择性地传送至第一输出端子和第二输出端子的电压切换电路，该电压切换电路包括：第一切换电路，其被配置为将施加到第一输入端子的第一电压选择性地传送至第二输出端子；以及第二切换电路，其被配置为将施加到第二输入端子的第二电压选择性地传送至第二输出端子，其中，第一电压被传送至第一输出端子，并且，包括在第一切换电路中的至少一个晶体管形成在与形成有包括在第二切换电路中的至少一个晶体管的阱不同的阱上。
在第一模式下，第一切换电路可被启用并且第二切换电路可被停用。在第二模式下，第一切换电路可被停用并且第二切换电路可被启用。
第一切换电路可包括联接在第一输入端子和第二输出端子之间的第一晶体管。第二切换电路可包括：联接到第二输入端子的第二晶体管；以及联接在第二晶体管和第二输出端子之间的第三晶体管。第一晶体管和第三晶体管可形成在第一阱上，并且第二晶体管可形成在与第一阱不同的第二阱上。
在第一模式下，第一电压和第二电压可具有不同的极性。
第一切换电路可包括：联接到第一输入端子的第一晶体管；以及联接在第一晶体管和第二输出端子之间的第二晶体管。第二切换电路可包括联接在第二输入端子和第二输出端子之间的第三晶体管。第一晶体管可形成在第一阱上，并且第二晶体管和第三晶体管可形成在与第一阱不同的第二阱上。
在第二模式下，第一电压和第二电压可具有不同的极性。
第一切换电路可包括：联接到第一输入端子的第一晶体管；以及联接在第一晶体管和第二输出端子之间的第二晶体管。第二切换电路可包括：联接到第二输入端子的第三晶体管；以及联接在第三晶体管和第二输出端子之间的第四晶体管。第一晶体管和第四晶体管可形成在第一阱上，并且第二晶体管和第三晶体管可形成在与第一阱不同的第二阱上。
在第一模式下，第一电压和第二电压可具有不同的极性。
在第二模式下，第一电压和第二电压可具有不同的极性。
根据本公开的一方面，提供一种切换电路，该切换电路包括：第一晶体管，其被配置为将第一电压从第一输入节点传送至第一输出节点；第二晶体管和第三晶体管，其被配置为当导通时将第二电压从第二输入节点传送至第二输出节点；以及第四晶体管，其被配置为当导通时将第一电压传送至第二输出节点，其中，第二晶体管形成在与第一晶体管、第三晶体管和第四晶体管不同的阱上，并且其中，第一电压和第二电压具有不同的极性。
根据本公开的一方面，提供一种切换电路，该切换电路包括：第一晶体管，其被配置为将第一电压从第一输入节点传送至第一输出节点；第二晶体管，其被配置为当导通时将第二电压从第二输入节点传送至第二输出节点；以及第三晶体管和第四晶体管，其被配置为当导通时将第一电压传送至第二输出节点，其中，第二晶体管和第四晶体管形成在与第一晶体管和第三晶体管不同的阱上，并且其中，第一电压和第二电压具有不同的极性。
根据本公开的一方面，提供一种切换电路，该切换电路包括：第一晶体管，其被配置为将第一电压从第一输入节点传送至第一输出节点；第二晶体管和第三晶体管，其被配置为当导通时将第二电压从第二输入节点传送至第二输出节点；以及第四晶体管和第五晶体管，其被配置为当导通时将第一电压传送至第二输出节点，其中，第二晶体管和第五晶体管形成在与第一晶体管、第三晶体管和第四晶体管不同的阱上，并且其中，第一电压和第二电压具有不同的极性。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，这些示例可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出半导体存储器装置的实施方式的框图。
图2A是示出根据本公开的第一实施方式的电压切换电路的电路图。
图2B是示出在图2A所示的电压切换电路中在输入到第一输入端子的正电压被传送至第一输出端子和第二输出端子并且负电压被施加到第二输入端子的情况下生成的泄漏电流的图。
图2C是示出在图2A所示的电压切换电路中在输入到第一输入端子的正电压被传送至第一输出端子并且输入到第二输入端子的负电压被传送至第二输出端子的情况下生成的泄漏电流的图。
图3A是示出在图2B所示的情况下生成的泄漏电流的图。
图3B是示出在图2C所示的情况下生成的泄漏电流的图。
图4是示出根据本公开的第二实施方式的电压切换电路的电路图。
图5是示出在实际基板上形成图4所示的晶体管的情况的截面图。
图6是示出根据本公开的第二实施方式的电压切换电路在第一模式下的操作的图。
图7是示出根据本公开的第二实施方式的电压切换电路在第二模式下的操作的图。
图8是示出根据本公开的第三实施方式的电压切换电路的电路图。
图9是示出在实际基板上形成图8所示的晶体管的情况的截面图。
图10是示出根据本公开的第三实施方式的电压切换电路在第一模式下的操作的图。
图11是示出根据本公开的第三实施方式的电压切换电路在第二模式下的操作的图。
图12是示出根据本公开的第四实施方式的电压切换电路的电路图。
图13是示出在实际基板上形成图12所示的晶体管的情况的截面图。
图14是示出根据本公开的第四实施方式的电压切换电路在第一模式下的操作的图。
图15是示出根据本公开的第四实施方式的电压切换电路在第二模式下的操作的图。
图16是示出包括图1所示的半导体存储器装置的存储器系统的框图。
图17是示出图16所示的存储器系统的应用示例的框图。
图18是示出包括参照图17描述的存储器系统的计算系统的框图。
具体实施方式
在本公开中，在结合附图阅读以下实施方式之后，优点、特征以及实现这些优点和特征的方法将变得更显而易见。然而，本公开可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以详细描述本公开，使得本公开所属领域的技术人员可容易地实施本公开的技术概念。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到所述另一元件或者可在其间插置有一个或更多个中间元件的情况下间接连接或联接到所述另一元件。另外，除非另外说明，否则当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件。
以下，将参照附图详细描述本公开的各种实施方式。使用相同的标号来指代与其它附图中所示的元件相同的元件。在以下描述中，可仅描述理解根据各种实施方式的操作所需的部分，其它部分的描述可被省略以免使实施方式的重要概念模糊。
图1是示出半导体存储器装置的实施方式的框图。
参照图1，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。尽管图1中未详细示出，存储器单元阵列110可包括多个平面，多个平面中的每一个可包括多个存储块。多个平面和存储块的配置将稍后参照图2A、图2B和图2C来描述。
多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm联接到读/写电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。
在实施方式中，多个存储器单元可以是非易失性存储器单元，并且存储器单元阵列110可被配置为具有二维结构的存储器单元阵列。在另一实施方式中，存储器单元可利用具有垂直沟道结构的非易失性存储器单元来配置，并且存储器单元阵列110可被配置为具有三维结构的存储器单元阵列。此外，包括在存储器单元阵列110中的多个存储器单元中的每一个可存储至少1比特数据。在实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储1比特数据的单级单元(SLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储2比特数据的多级单元(MLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储3比特数据的三级单元(TLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储4比特数据的四级单元(QLC)。在一些实施方式中，存储器单元阵列110可包括各自存储5或更多比特数据的多个存储器单元。
地址解码器120、读/写电路130、控制逻辑140和电压发生器150作为用于驱动存储器单元阵列110的外围电路来操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120在控制逻辑140的控制下操作。地址解码器120通过半导体存储器装置100中的全局字线解码器(未示出)、平面解码器和输入/输出缓冲器(未示出)接收地址。
地址解码器120将所接收的地址当中的块地址解码。地址解码器120根据经解码的块地址选择至少一个存储块。另外，在读操作期间的读电压施加操作中，地址解码器120将电压发生器150所生成的读电压Vread施加到所选存储块的所选字线，并将电压发生器150所生成的通过电压Vpass施加到其它未选字线。另外，在编程验证操作中，地址解码器120将电压发生器150所生成的验证电压施加到所选存储块的所选字线，并将通过电压Vpass施加到其它未选字线。
地址解码器120将所接收的地址当中的列地址解码。地址解码器120将经解码的列地址发送到读/写电路130。
半导体存储器装置100的读操作和编程操作以页为单位执行。在读操作和编程操作的请求中接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一条字线。列地址由地址解码器120解码以提供给读/写电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读/写电路130包括多个页缓冲器PB1至PBm。读/写电路130可在读操作中作为“读电路”操作，并且在写操作中作为“写电路”操作。多个页缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。为了在读操作或编程验证操作中感测存储器单元的阈值电压，多个页缓冲器PB1至PBm将感测电流供应给联接到存储器单元的位线，并且各个页缓冲器通过感测节点来感测根据对应存储器单元的编程状态流动的电流量的变化，然后将所感测的变化锁存为感测数据。读/写电路130响应于从控制逻辑140输出的页缓冲器控制信号来操作。
在读操作中，读/写电路130感测存储器单元的数据并暂时存储所读取的数据，然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施方式中，读/写电路130可包括列选择电路等以及页缓冲器(或页寄存器)。
控制逻辑140联接到地址解码器120、读/写电路130和电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140响应于控制信号CTRL来控制半导体存储器装置100的一般操作。另外，控制逻辑140输出用于调节多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可控制读/写电路130以执行存储器单元阵列110的读操作。
电压发生器150响应于从控制逻辑140输出的控制信号而在读操作中生成读电压Vread和通过电压Vpass。尽管图1中未示出，除了读电压Vread和通过电压Vpass之外，电压发生器150可生成其它电压以用于存储器单元阵列110的各种操作。例如，电压发生器150可生成包括编程电压、验证电压、擦除电压等的各种电压。
图1所示的存储器单元阵列110可配置有一个平面，或者可配置有多个平面。当存储器单元阵列110配置有多个平面时，多个读/写电路可被配置为与各个平面对应。可对多个平面执行交织操作。然而，为了对各个平面执行操作，电压发生器150要向多个平面中的每一个供应操作电压。
在实施方式中，电压发生器150可包括用于切换要供应给多个平面中的每一个的电压的电压切换电路。电压切换电路可切换要供应给多个平面中的每一个的电压，并且通过全局字线将经切换的电压传送至地址解码器120。地址解码器120可将通过全局线接收的电压解码，并且通过局部字线将经解码的电压传送至存储器单元阵列110。图1所示的字线WL可以是局部字线。
图2A是示出根据本公开的第一实施方式的电压切换电路的电路图。
参照图2A，根据本公开的第一实施方式的电压切换电路可包括三个晶体管Ta、Tb和Tc。晶体管，即，第一晶体管Ta、第二晶体管Tb和第三晶体管Tc可分别通过对应的第一控制信号Ca、第二控制信号Cb和第三控制信号Cc来导通或截止。从第一输入端子V1和第二输入端子V2向电压切换电路供应操作电压，以将操作电压输出到第一输出端子VA和第二输出端子VB。输入到第一输入端子V1和第二输入端子V2的操作电压可从电压发生器150中的多个电压泵传送。另外，输出到第一输出端子VA和第二输出端子VB的操作电压可被传送至全局字线。输出到第一输出端子VA的操作电压可被传送至第一平面。另外，输出到第二输出端子VB的操作电压可被传送至第二平面。第一晶体管Ta、第二晶体管Tb和第三晶体管Tc可形成在一个p阱PW上。
根据电压切换电路的操作模式，输入到第一输入端子V1和第二输入端子V2的操作电压可按各种方式输出到第一输出端子VA和第二输出端子VB。例如，在电压切换电路的第一模式下，输入到第一输入端子VA的操作电压可被传送至第一输出端子VA和第二输出端子VB。输入到第二输入端子V2的操作电压可被输出到除了第一输出端子VA和第二输出端子VB之外的另一输出端子VC。
当具有正值的电压从第一输入端子V1传送至第一输出端子VA和第二输出端子VB，同时，具有负值的电压从第二输入端子V2传送至另一输出端子VC时，可能从与第二输入端子V2相邻设置的晶体管Tc生成泄漏电流。因此，半导体存储器装置100的功耗可能增加，并且输入到第二输入端子V2的电压可能不稳定。
在另一示例中，在电压切换电路的第二模式下，输入到第一输入端子V1的操作电压可被传送至第一输出端子VA，输入到第二输入端子V2的操作电压可被传送至第二输出端子VB。
当具有正值的电压从第一输入端子V1传送至第一输出端子VA，同时，具有负值的电压从第二输入端子V2传送至第二输出端子VB时，可能从与第二输出端子VB相邻设置的晶体管Tb生成泄漏电流。因此，半导体存储器装置100的功耗可能增加，并且输出到第二输出端子VB的电压可能不稳定。
依据根据本公开的实施方式的半导体存储器装置，当分别输入到第一输入端子和第二输入端子的电压具有不同的极性时，可防止从与输入端子和输出端子V1、V2、VA和VB中的任一个相邻的晶体管生成泄漏电流。
图2B是示出在图2A所示的电压切换电路中在输入到第一输入端子的正电压被传送至第一输出端子和第二输出端子，并且负电压被施加到第二输入端子的情况下生成的泄漏电流的图。即，图2B是示出在电压切换电路在第一模式下的操作中生成的泄漏电流的图。
参照图2B，正电压被施加到第一输入端子V1，负电压被施加到第二输入端子。由于电压切换电路在第一模式下操作，所以施加到第一输入端子V1的正电压被传送至第一输出端子VA和第二输出端子VB。为此，第一晶体管Ta和第二晶体管Tb导通，第三晶体管Tc截止。第一至第三晶体管Ta、Tb和Tc可利用NMOS晶体管实现。因此，第一控制信号Ca和第二控制信号Cb可具有高电平的逻辑值，第三控制信号Cc可具有低电平的逻辑值。输入到第二输入端子V2的负电压可通过电压切换电路中的另一路径(未示出)传送至另一输出端子VC。
尽管第三晶体管Tc截止，但是可从第三晶体管Tc朝着第二输入端子V2生成泄漏电流ILKG。这是因为第一至第三晶体管Ta至Tc形成在一个p阱PW上，并且接收具有负值的电压的第二输入端子V2与第三晶体管Tc彼此联接。在图2B所示的情况下生成的泄漏电流ILKG将参照图3A更详细地描述。
图2C是示出在图2A所示的电压切换电路中在输入到第一输入端子的正电压被传送至第一输出端子并且输入到第二输入端子的负电压被传送至第二输出端子的情况下生成的泄漏电流的图。即，图2C是示出在电压切换电路在第二模式下的操作中生成的泄漏电流的图。
参照图2C，正电压被施加到第一输入端子V1，负电压被施加到第二输入端子V2。由于电压切换电路在第二模式下操作，所以施加到第一输入端子V1的正电压被传送至第一输出端子VA，施加到第二输入端子V2的负电压被传送至第二输出端子VB。为此，第一晶体管Ta和第三晶体管Tc导通，第二晶体管Tb截止。第一至第三晶体管Ta、Tb和Tc可利用NMOS晶体管来实现。因此，第一控制信号Ca和第三控制信号Cc可具有高电平的逻辑值，第二控制信号Cb可具有低电平的逻辑值。
尽管第二晶体管Tb截止，但是可从第二晶体管Tb朝着第二输出端子VB和第二输入端子V2生成泄漏电流ILKG。这是因为第一晶体管Ta至第三晶体管Tc形成在一个p阱PW上，并且接收具有负值的电压的第二输入端子V2和第二输出端子VB联接到第二晶体管Tb。在图2C所示的情况下生成的泄漏电流ILKG将参照图3B更详细地描述。
图3A是示出在图2B所示的情况下生成的泄漏电流的图。
参照图3A，示出构成图2B所示的电压切换电路的晶体管Ta、Tb和Tc的截面图。更具体地，p阱PW形成在p基板上形成的n阱中，并且第一至第三晶体管Ta、Tb和Tc形成在p阱PW中。
如图2B和图3A所示，第一输入端子V1联接到第一晶体管Ta的第一端子和第二晶体管Tb的第一端子。第一输出端子VA联接到第一晶体管Ta的第二端子。第二输入端子V2联接到第三晶体管Tc的第一端子。第二输出端子VB联接到第二晶体管Tb的第二端子和第三晶体管Tc的第二端子。第一晶体管Ta至第三晶体管Tc中的每一个的第一端子和第二端子可形成为高浓度掺杂的n+区域。
另外，第一控制信号C至第三控制信号Cc分别输入到第一晶体管Ta至第三晶体管Tc的栅极端子。此外，第一晶体管Ta至第三晶体管Tc的主体(即，形成有第一晶体管Ta至第三晶体管Tc的p阱PW)联接到VSS端子。VSS端子可形成为高浓度掺杂的p+区域。
由于电压切换电路在第一模式下操作，所以正电压被施加到第一输入端子V1以通过第一晶体管Ta和第二晶体管Tb传送至第一输出端子VA和第二输出端子VB。为了防止体效应，0V的接地电压可被施加到与p阱PW联接的VSS端子。在这种情况下，当负电压被施加到与第二输入端子V2联接的第三晶体管Tc的第一端子时，在作为p+掺杂区域的VSS端子与第三晶体管Tc的作为n+掺杂区域的第一端子之间形成P-N结二极管D1，如图3A所示。因此，从具有相对高电压(即，0V)的VSS端子朝着具有相对低电压(负电压)的第二输入端子V2生成泄漏电流ILKG。因此，如图2B所示，即使当第三晶体管Tc处于截止状态时，也朝着第二输入端子V2生成泄漏电流ILKG。
此外，作为第三控制信号Cc的0V电压被输入到第三晶体管Tc的栅电极，因此，还从联接到第二输出端子VB的第二晶体管Tb的第二端子和第三晶体管Tc的第二端子朝着第二输入端子V2生成泄漏电流。
图3B是示出在图2C所示的情况下生成的泄漏电流的图。
参照图3B，示出构成图2C所示的电压切换电路的晶体管Ta、Tb和Tc的截面图。图3B所示的电压切换电路的配置与图3A所示的相同，因此，将省略重复的描述。
由于电压切换电路在第二模式下操作，所以正电压被施加到第一输入端子V1以通过第一晶体管Ta传送至第一输出端子VA，并且负电压被施加到第二输入端子V2以通过第三晶体管Tc传送至第二输出端子VB。第一晶体管Ta和第三晶体管Tc可导通，第二晶体管Tb可截止。为了防止体效应，0V的接地电压可被施加到与p阱PW联接的VSS端子。在这种情况下，当负电压被施加到与第二输入端子V2联接的第三晶体管Tc的第一端子时，当第三晶体管Tc导通时负电压被传输到第三晶体管Tc的第二端子和第二输出端子VB。
因此，如图3B所示，在VSS端子(p+掺杂区域)与第三晶体管Tc的第一端子和第二端子以及第二晶体管Tb的第二端子(各自为n+掺杂区域)之间形成P-N结二极管D2。因此，从具有相对高电压(即，0V)的VSS端子朝着具有相对低电压(负电压)的第二输入端子V2和第二输出端子VB生成泄漏电流ILKG。因此，如图2C所示，即使当第二晶体管Tb处于截止状态时，也朝着第二输入端子V2和第二输出端子VB生成泄漏电流ILKG。
此外，尽管图3B中未详细示出，作为第二控制信号Cb的0V电压被输入到第二晶体管Tb的栅电极，因此，也从第一晶体管Ta的第一端子和第二晶体管Tb的第一端子朝着第二输出端子VB生成泄漏电流。
依据根据本公开的实施方式的电压切换电路，直接联接到第一输入端子的晶体管和直接联接到第二输入端子的晶体管形成在不同的阱中，以使得即使当具有不同极性的电压被供应给第一输入端子和第二输入端子时也可防止生成泄漏电流。
图4是示出根据本公开的第二实施方式的电压切换电路的电路图。此外，图5是示出图4所示的晶体管形成在实际基板上的情况的截面图。以下，将参照图4和图5一起描述根据本公开的第二实施方式的电压切换电路。
参照图4，根据本公开的第二实施方式的电压切换电路联接到第一输入端子V1、第二输入端子V2、第一输出端子VA和第二输出端子VB。此外，根据本公开的第二实施方式的电压切换电路包括第一晶体管T1至第四晶体管T4。第一晶体管T1至第四晶体管T4分别由第一控制信号C1至第四控制信号C4控制。
第一晶体管T1联接在第一输入端子V1和第一输出端子VA之间。第二晶体管T2联接在第一输入端子V1和第二输出端子VB之间。第三晶体管T3和第四晶体管T4依次串联联接在第二输出端子VB和第二输入端子V2之间。参照图5以及图4，第一输入端子V1联接到第一晶体管T的第一端子和第二晶体管T2的第一端子。第一晶体管T1的第二端子联接到第一输出端子VA。此外，第二输出端子VB联接到第二晶体管T2的第二端子和第三晶体管T3的第一端子。另外，第二输入端子V2联接到第四晶体管T4的第一端子。第四晶体管T4的第二端子联接到第三晶体管T3的第二端子。
包括在根据本公开的第二实施方式的电压切换电路中的第一晶体管T1至第三晶体管T3形成在第一p阱PW1中。此外，第四晶体管T4形成在第二p阱PW2中。即，第四晶体管T4形成在与形成有第一晶体管T1至第三晶体管T3的阱不同的阱中。第一晶体管T1至第三晶体管T3中的每一个的第一端子和第二端子可作为高浓度掺杂的n+区域形成在第一p阱PW1中。第四晶体管T4的第一端子和第二端子可作为高浓度掺杂的n+区域形成在第二p阱PW2中。
另外，第一控制信号C1至第四控制信号C4分别输入到第一晶体管T1至第四晶体管T4的栅极端子。此外，第一晶体管T1至第三晶体管T3的主体(即，形成有第一晶体管T1至第三晶体管T3的第一p阱PW1)联接到第一VSS端子VSS1。另外，第四晶体管T4的主体(即，形成有第四晶体管T4的第二p阱PW2)联接到第二VSS端子VSS2。第一VSS端子VSS1和第二VSS端子VSS2可形成为高浓度掺杂的p+区域。
在图4中，当根据本公开的第二实施方式的电压切换电路在第一模式下操作时，施加到第一输入端子V1的电压被传送至第一输出端子VA和第二输出端子VB。此外，当电压切换电路在第二模式下操作时，施加到第一输入端子V1的电压被传送至第一输出端子VA，并且施加到第二输入端子V2的电压被传送至第二输出端子VB。第一晶体管T1在第一模式和第二模式二者下均导通。第三晶体管T3和第四晶体管T4在第一模式下截止，在第二模式下导通。因此，在第一模式下导通并在第二模式下截止的晶体管T2可被称为“第一切换电路”。此外，在第一模式下截止并在第二模式下导通的第三晶体管T3和第四晶体管T4可被称为“第二切换电路”。
如图4和图5所示，依据根据本公开的第二实施方式的电压切换电路，联接在第一输入端子V1和第一输出端子VA之间的第一晶体管T1、联接在第一输入端子V1和第二输出端子VB之间的第二晶体管T2以及联接到第二输出端子VB的第三晶体管T3形成在第一p阱PW1上。另外，联接到第二输入端子V2的第四晶体管T4形成在第二p阱PW2上。因此，即使在第一模式下具有不同极性的电压被施加到第一输入端子V1和第二输入端子V2时，也可防止生成泄漏电流。
图6是示出根据本公开的第二实施方式的电压切换电路在第一模式下的操作的图。当电压切换电路在第一模式下操作时，施加到第一输入端子V1的电压被传送至第一输出端子VA和第二输出端子VB。因此，第一切换电路被启用。为此，第一控制信号C1和第二控制信号C2具有逻辑值1。因此，第一晶体管T1和第二晶体管T2导通。此外，在第一模式下，施加到第二输入端子V2的电压可被输出到除了第一输出端子VA和第二输出端子VB之外的另一输出端子(未示出)。因此，在第一模式下，第二切换电路被停用。为此，第三控制信号C3和第四控制信号C4具有逻辑值0。因此，第三晶体管T3和第四晶体管T4截止。
在图6中描述了正电压被施加到第一输入端子V1并且负电压被施加到第二输入端子V2的情况。参照图5以及图6，接地电压(即，0V电压)可被施加到与第一p阱PW1的p+区域联接的第一VSS端子VSS1。因此，可防止第一p阱PW1上的第一晶体管T1至第三晶体管T3的体效应。
此外，由于负电压被施加到第二输入端子V2，所以负电压被施加到与第二p阱PW2的p+区域联接的第二VSS端子VSS2以防止生成泄漏电流。因此，与参照图3A或图3B描述的不同，在形成有第四晶体管T4的第二p阱PW2的p+掺杂区域与第二输入端子V2之间不生成泄漏电流。此外，由于第四晶体管T4处于截止状态，所以施加到第二输入端子V2的负电压不被传送至第三晶体管T3。因此，与参照图3A或图3B描述的不同，在形成有第三晶体管T3的第一p阱PW1的p+掺杂区域与第三晶体管T3的第二端子之间不生成泄漏电流。
即使当负电压被施加到第一输入端子V1并且正电压被施加到第二输入端子V2时，也不生成泄漏电流。这是因为在第一模式下截止的第三晶体管T3和第四晶体管T4形成在不同的p阱上。
此外，在第一模式下，即使当正电压被施加到第一输入端子V1和第二输入端子V2二者时，或者当负电压被施加到第一输入端子V1和第二输入端子V2二者时，也不生成泄漏电流。
图7是示出根据本公开的第二实施方式的电压切换电路在第二模式下的操作的图。当电压切换电路在第二模式下操作时，施加到第一输入端子V1的电压被传送至第一输出端子VA，并且施加到第二输入端子V2的电压被传送至第二输出端子VB。即，第一切换电路被停用，第二切换电路被启用。为此，第一控制信号C1、第三控制信号C3和第四控制信号C4具有逻辑值1。因此，第一晶体管T1、第三晶体管T3和第四晶体管T4导通。此外，第二控制信号C2具有逻辑值0，第二晶体管T2截止。
图7中示出了正电压被施加到第一输入端子V1和第二输入端子V2二者的情况。因此，不生成泄漏电流。参照图5以及图7，接地电压(即，0V电压)可被施加到与第一p阱PW1的p+区域联接的第一VSS端子VSS1以及与第二p阱PW2的p+区域联接的第二VSS端子VSS2。因此，可防止第一p阱PW1和第二p阱PW2上的第一晶体管T1至第四晶体管T4的体效应。
在第二模式下，在负电压被施加到第一输入端子V1和第二输入端子V2二者的情况下，不生成泄漏电流。负电压被施加到与第一p阱PW1的p+区域联接的第一VSS端子VSS1以及与第二p阱PW2的p+区域联接的第二VSS端子VSS2，以使得可防止第一晶体管T1至第四晶体管T4的体效应。
在第二模式下，当正电压被施加到第一输入端子V1并且负电压被施加到第二输入端子V2时，接地电压可被施加到与第一p阱PW1的p+区域联接的第一VSS端子VSS1。另外，施加到第二输入端子V2的负电压可通过第四晶体管T4传送至第三晶体管T3的第二端子。因此，从具有相对高电压(即，0V)的第一VSS端子VSS1朝着第三晶体管T3的具有相对低电压(负电压)的第二端子生成泄漏电流ILKG。此外，由于第四晶体管M4也导通，所以负电压可被传送至第四晶体管T4的第一端子和第二输出端子VB。因此，从具有相对高电压(即，0V)的第一VSS端子VSS1朝着具有相对低电压(负电压)的第二输出端子VB生成泄漏电流ILKG。
在第二模式下，当负电压被施加到第一输入端子V1并且正电压被施加到第二输入端子V2时，可不生成泄漏电流。然而，由于负电压被施加到第一VSS端子VSS1，所以第三晶体管T3的阈值电压由于体效应而增加。因此，当根据本公开的第二实施方式的电压切换电路在第二模式下操作，同时，负电压和正电压分别被施加到第一输入端子V1和第二输入端子V2时，可能不容易控制第三晶体管T3的导通和截止。
根据本公开的第二实施方式的电压切换电路的操作模式以及在输入端子条件下泄漏电流的生成总结如下表1中所示。
表1
Figure BDA0002600137820000151
因此，在根据本公开的第二实施方式的电压切换电路中，即使在第一模式下具有相同极性的电压或具有不同极性的电压被施加到输入端子V1和V2时，也不生成泄漏电流。此外，在根据本公开的第二实施方式的电压切换电路中，当在第二模式下具有相同极性的电压被施加到输入端子V1和V2时，不生成泄漏电流。
在根据本公开的第二实施方式的电压切换电路中，当在第二模式下正电压被施加到第一输入端子V1并且负电压被施加到第二输入端子V2时，可不生成泄漏电流。此外，在根据本公开的第二实施方式的电压切换电路中，当在第二模式下负电压被施加到第一输入端子V1并且正电压被施加到第二输入端子V2时，根据体效应可能不容易控制第三晶体管T3。
图8是示出根据本公开的第三实施方式的电压切换电路的电路图。图9是示出图8所示的晶体管形成在实际基板上的情况的截面图。以下，将参照图8和图9一起描述根据本公开的第三实施方式的电压切换电路。
参照图8，根据本公开的第三实施方式的电压切换电路联接到第三输入端子V3、第四输入端子V4、第三输出端子VC和第四输出端子VD。此外，根据本公开的第三实施方式的电压切换电路包括第五晶体管T5至第八晶体管T8。第五晶体管T5至第八晶体管T8分别由第五控制信号C5至第八控制信号C8控制。
第五晶体管T5联接在第三输入端子V3和第三输出端子VC之间。第六晶体管T6和第七晶体管T7依次串联联接在第三输入端子V3和第四输出端子VD之间。第八晶体管T8联接在第四输入端子V4和第四输出端子VD之间。参照图9以及图8，第三输入端子V3联接到第五晶体管T5和第六晶体管T6的第一端子。第五晶体管T5的第二端子联接到第三输出端子VC。第六晶体管T6的第二端子联接到第七晶体管T7的第一端子。第四输出端子VD联接到第七晶体管T7的第二端子和第八晶体管T8的第一端子。第八晶体管T8的第二端子联接到第四输入端子V4。
包括在根据本公开的第三实施方式的电压切换电路中的第五晶体管T5和第六晶体管T6形成在第三p阱PW3上。第七晶体管T7和第八晶体管T8形成在第四p阱PW4上。
第五晶体管T5和第六晶体管T6的主体(即，形成有第五晶体管T5和第六晶体管T6的第三p阱PW3)联接到第三VSS端子VSS3。另外，第七晶体管T7和第八晶体管T8的主体(即，形成有第七晶体管T7和第八晶体管T8的第四p阱PW4)联接到第四VSS端子VSS4。第三VSS端子VSS3和第四VSS端子VSS4可形成为高浓度掺杂的p+区域。
在图8中，当根据本公开的第三实施方式的电压切换电路在第一模式下操作时，施加到第三输入端子V3的电压被传送至第三输出端子VC和第四输出端子VD。当电压切换电路在第二模式下操作时，施加到第三输入端子V3的电压被传送至第三输出端子VC，并且施加到第四输入端子V4的电压被传送至第四输出端子VD。第五晶体管T5在第一模式和第二模式二者下导通。第六晶体管T6和第七晶体管T7在第一模式下导通，在第二模式下截止。第八晶体管T8在第一模式下截止，在第二模式下导通。因此，在第一模式下导通并在第二模式下截止的第六晶体管T6和第七晶体管T7可被称为“第一切换电路”。此外，在第一模式下截止并在第二模式下导通的第八晶体管T8可被称为“第二切换电路”。
如图8和图9所示，依据根据本公开的第三实施方式的电压切换电路，第五晶体管T5和第六晶体管T6形成在第三p阱PW3上。另外，第七晶体管T7和第八晶体管T8形成在第三p阱PW3上。因此，即使在第二模式下具有不同极性的电压被施加到第三输入端子V3和第四输入端子V4时，也可防止生成泄漏电流。
图10是示出根据本公开的第三实施方式的电压切换电路在第一模式下的操作的图。当电压切换电路在第一模式下操作时，施加到第三输入端子V3的电压被传送至第三输出端子VC和第四输出端子VD。即，第一切换电路被启用，第二切换电路被停用。为此，第五控制信号C5、第六控制信号C6和第七控制信号C7具有逻辑值1。因此，第五晶体管T5、第六晶体管T6和第七晶体管T7导通。此外，施加到第四输入端子V4的电压可被输出到除了第三输出端子VC和第四输出端子VD之外的另一输出端子(未示出)。因此，第八控制信号C8具有逻辑值0。因此，第八晶体管T8截止。
图10中描述了正电压被施加到第三输入端子V3和第四输入端子V4的情况。参照图9以及图10，接地电压(即，0电压)可被施加到与第三p阱PW3和第四p阱PW4的p+区域联接的第三VSS端子VSS3和第四VSS端子VSS4。因此，可防止第三p阱PW3和第四p阱PW4上的第五晶体管T5至第八晶体管T8的体效应。因此，不从电压切换电路生成泄漏电流。类似地，即使当电压切换电路在第一模式下操作，并且负电压被施加到第三输入端子V3和第四输入端子V4时，也不生成泄漏电流。
当电压切换电路在第一模式下操作，并且正电压和负电压分别被施加到第三输入端子V3和第四输入端子V4时，可能生成泄漏电流。更具体地，当在0V电压被施加到与第四p阱PW4的p+区域联接的第四VSS端子VSS4的情况下负电压被施加到第四输入端子V4时，在第四VSS端子VSS4(第四p阱PW4的p+掺杂区域)与第八晶体管T8的第二端子(n+掺杂区域)之间形成P-N结二极管。因此，从具有相对高电压(即，0V)的第四VSS端子VSS4朝着具有相对低电压(负电压)的第四输入端子V4生成泄漏电流。
当电压切换电路在第一模式下操作，并且负电压和正电压分别被施加到第三输入端子V3和第四输入端子V4时，可不生成泄漏电流。然而，由于负电压被施加到第四VSS端子VSS4，所以第八晶体管T8的阈值电压由于体效应而增加。因此，当根据本公开的第三实施方式的电压切换电路在第一模式下操作，同时，负电压和正电压分别被施加到第三输入端子V3和第四输入端子V4时，可能不容易控制第八晶体管T8的导通和截止。
图11是示出根据本公开的第三实施方式的电压切换电路在第二模式下的操作的图。当电压切换电路在第二模式下操作时，施加到第三输入端子V3的电压被传送至第三输出端子VC，并且施加到第四输入端子V4的电压被传送至第四输出端子VD。即，第一切换电路被停用，第二切换电路被启用。为此，第五控制信号C5和第八控制信号C8具有逻辑值1。因此，第五晶体管T5和第八晶体管T8导通。此外，第六控制信号C6和第七控制信号C7具有逻辑值0，并且第六晶体管T6和第七晶体管T7截止。
图11中描述了正电压被施加到第三输入端子V3并且负电压被施加到第四输入端子V4的情况。参照图9以及图11，接地电压(即，0V电压)可被施加到与第三p阱PW3的p+区域联接的第三VSS端子VSS3。因此，可防止第三p阱PW3上的第五晶体管T5和第六晶体管T6的体效应。
由于负电压被施加到第四输入端子V4，所以负电压被施加到与第四p阱PW4的p+区域联接的第四VSS端子VSS4以防止生成泄漏电流。因此，在形成有第七晶体管T7和第八晶体管T8的第四p阱PW4的p+掺杂区域与第四输入端子V4之间不生成泄漏电流。由于第七晶体管T7处于截止状态，所以施加到第四输入端子V4的负电压不被传送至第六晶体管T6。因此，在第三p阱PW3中不生成泄漏电流。
即使当负电压被施加到第三输入端子V3并且正电压被施加到第四输入端子V4时，也不生成泄漏电流。这是因为在第二模式下截止的第六晶体管T6和第七晶体管T7形成在不同的p阱上。
在第二模式下，当正电压被施加到第三输入端子V3和第四输入端子V4二者时或者当负电压被施加到第三输入端子V3和第四输入端子V4二者时，不生成泄漏电流。
根据本公开的第三实施方式的电压切换电路的操作模式以及在输入端子条件下的泄漏电流的生成总结如下表2中所示。
表2
Figure BDA0002600137820000181
因此，在根据本公开的第三实施方式的电压切换电路中，即使在第二模式下具有相同极性的电压或具有不同极性的电压被施加到输入端子V3和V4时，不生成泄漏电流。在根据本公开的第三实施方式的电压切换电路中，当在第一模式下具有相同极性的电压被施加到输入端子V3和V4时，不生成泄漏电流。
在根据本公开的第三实施方式的电压切换电路中，当在第一模式下正电压被施加到第三输入端子V3并且负电压被施加到第四输入端子V4时，可能生成泄漏电流。在根据本公开的第三实施方式的电压切换电路中，当在第一模式下负电压被施加到第三输入端子V3并且正电压被施加到第四输入端子V4时，由于体效应，可能不容易控制第八晶体管T8。
一起参照表1和表2，在根据本公开的第二实施方式的电压切换电路中，在第一模式下施加到输入端子V1和V2的电压的极性可自由地使用，但是在第二模式下施加到输入端子V1和V2的电压的极性受到限制。在根据本公开的第三实施方式的电压切换电路中，在第一模式下施加到输入端子V3和V4的电压的极性受到限制，但是在第二模式下施加到输入端子V3和V4的电压的极性可自由地使用。根据将稍后描述的第四实施方式，在电压切换电路的第一模式和第二模式下，施加到输入端子的电压的极性可自由地使用。
图12是示出根据本公开的第四实施方式的电压切换电路的电路图。图13是示出图12所示的晶体管形成在实际基板上的情况的截面图。以下，根据本公开的第四实施方式的电压切换电路将参照图12和图13一起描述。
参照图12，根据本公开的第四实施方式的电压切换电路联接到第五输入端子V5、第六输入端子V6、第五输出端子VE和第六输出端子VF。根据本公开的第四实施方式的电压切换电路包括第九晶体管T9至第十三晶体管T13。第九晶体管T9至第十三晶体管T13分别由第九控制信号C9至第十三控制信号C13控制。
第九晶体管T9联接到第五输入端子V5和第五输出端子VE。第十晶体管T10和第十一晶体管T11依次串联联接在第五输入端子V5和第六输出端子VF之间。第十二晶体管T12和第十三晶体管T13依次串联联接在第六输出端子VF和第六输入端子V6之间。参照图13以及图12，第五输入端子V5联接到第九晶体管T9和第十晶体管T10的第一端子。第九晶体管T9的第二端子联接到第五输出端子VE。第十晶体管T10的第二端子联接到第十一晶体管T11的第一端子。第六输出端子VF联接到第十一晶体管T11的第二端子和第十二晶体管T12的第一端子。第十二晶体管T12的第二端子联接到第十三晶体管T13的第一端子。第六输入端子V6联接到第十三晶体管T13的第二端子。
包括在根据本公开的第四实施方式的电压切换电路中的第九晶体管T9、第十晶体管T10和第十二晶体管T12形成在第五p阱PW5上。第十一晶体管T11和第十三晶体管T13形成在第六p阱PW6上。
此外，第九晶体管T9、第十晶体管T10和第十二晶体管T12的主体(即，形成有第九晶体管T9、第十晶体管T10和第十二晶体管T12的第五p阱PW5)联接到第五VSS端子VSS5。另外，第十一晶体管T11和第十三晶体管T13的主体(即，形成有第十一晶体管T11和第十三晶体管T13的第六p阱PW6)联接到第六VSS端子VSS6。第五VSS端子VSS5和第六VSS端子VSS6可形成为高浓度掺杂的p+区域。
在图12中，当根据本公开的第四实施方式的电压切换电路在第一模式下操作时，施加到第五输入端子V5的电压被传送至第五输出端子VE和第六输出端子VF。当电压切换电路在第二模式下操作时，施加到第五输入端子V5的电压被传送至第五输出端子VE，并且施加到第六输入端子V6的电压被传送至第六输出端子VF。第九晶体管T9在第一模式和第二模式二者下导通。第十晶体管T10和第十一晶体管T11在第一模式下导通并在第二模式下截止。第十二晶体管T12和第十三晶体管T13在第一模式下截止并在第二模式下导通。因此，在第一模式下导通并在第二模式下截止的第十晶体管T10和第十一晶体管T11可被称为“第一切换电路”。此外，在第一模式下截止并在第二模式下导通的第十二晶体管T12和第十三晶体管T13可被称为“第二切换电路”。
如图12和图13所示，依据根据本公开的第四实施方式的电压切换电路，第九晶体管T9、第十晶体管T10和第十二晶体管T12形成在第五p阱PW5上。另外，第十一晶体管T11和第十三晶体管T13形成在第六p阱PW6上。因此，即使在第一模式和第二模式下具有不同极性的电压被施加到第五输入端子V5和第六输入端子V6时，也可防止生成泄漏电流。
图14是示出根据本公开的第四实施方式的电压切换电路在第一模式下的操作的图。当电压切换电路在第一模式下操作时，施加到第五输入端子V5的电压被传送至第五输出端子VE和第六输出端子VF。即，第一切换电路被启用，第二切换电路被停用。为此，第九控制信号C9、第十控制信号C10和第十一控制信号C11具有逻辑值1。因此，第九晶体管T9、第十晶体管T10和第十一晶体管T11导通。此外，施加到第六输入端子V6的电压可被输出到除了第五输出端子VE和第六输出端子VF之外的另一输出端子(未示出)。因此，第十二控制信号C12和第十三控制信号C13具有逻辑值0。因此，第十二晶体管T12和第十三晶体管T13截止。
图14中描述了正电压被施加到第五输入端子V5并且负电压被施加到第六输入端子V6的情况。参照图13以及图14，接地电压(即，0V电压)可被施加到与第五p阱PW5的p+区域联接的第五VSS端子VSS5。因此，可防止第五p阱PW5上的第九晶体管T9、第十晶体管T10和第十二晶体管T12的体效应。
由于负电压被施加到第六输入端子V6，所以负电压被施加到与第六p阱PW6的p+区域联接的第六VSS端子VSS6以防止生成泄漏电流。因此，在形成有第十三晶体管T13的第六p阱PW6的p+掺杂区域与第六输入端子V6之间，不生成泄漏电流。由于第十三晶体管T13处于截止状态，所以施加到第六输入端子V6的负电压不被传输到第十二晶体管T12。因此，在第五p阱区域PW5中不生成泄漏电流。
在根据本公开的第四实施方式的电压切换电路在第一模式下的操作中，即使当负电压被施加到第五输入端子V5并且正电压被施加到第六输入端子V6时，也不生成泄漏电流。这是因为在第一模式下截止的第十二晶体管T12和第十三晶体管T13形成在不同的p阱上。
在第一模式下，即使当正电压被施加到第五输入端子V5和第六输入端子V6二者时或者当负电压被施加到第五输入端子V5和第六输入端子V6二者时，不生成泄漏电流。
图15是示出根据本公开的第四实施方式的电压切换电路在第二模式下的操作的图。当电压切换电路在第二模式下操作时，施加到第五输入端子V5的电压被传送至第五输出端子VE，并且施加到第六输入端子V6的电压被传送至第六输出端子VF。即，第一切换电路被停用，第二切换电路被启用。为此，第九控制信号C9、第十二控制信号C12和第十三控制信号C13具有逻辑值1。因此，第九晶体管T9、第十二晶体管T12和第十三晶体管T13导通。此外，第十控制信号C10和第十一控制信号C11具有逻辑值0，并且第十晶体管T10和第十一晶体管T11截止。
图15中示出了正电压被施加到第五输入端子V5并且负电压被施加到第六输入端子V6的情况。如图15所示，在第二模式下截止的第十晶体管T10和第十一晶体管T11形成在不同的p阱上，因此，不生成与对应晶体管有关的任何泄漏电流。此外，与图15不同，即使当负电压被施加到第五输入端子V5并且正电压被施加到第六输入端子V6时，不生成泄漏电流。最后，即使当具有相同极性的电压被施加到第五输入端子V5和第六输入端子V6时，也不生成泄漏电流。
根据本公开的第四实施方式的电压切换电路的操作模式以及在输入端子条件下的泄漏电流的生成总结如下表3所示。
表3
Figure BDA0002600137820000221
图16是示出包括图1所示的半导体存储器装置的存储器系统的框图。
参照图16，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置100。以下，将省略重复的描述。
控制器1100联接到主机Host和半导体存储器装置100。控制器1100响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100控制半导体存储器装置100的读操作、写操作、擦除操作和后台操作。控制器1100提供半导体存储器装置100与主机Host之间的接口。控制器1100驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的工作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的总体操作。另外，控制器1100可在写操作中暂时存储从主机Host提供的编程数据。
主机接口1130包括用于在主机Host与控制器1100之间交换数据的协议。在实施方式中，控制器1100通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机Host通信。
存储器接口1140与半导体存储器装置100接口。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150利用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据的错误。处理单元1120可基于纠错块1150的错误检测结果来调节读电压，并且控制半导体存储器装置100以执行重新读取。在实施方式中，纠错块1150可作为控制器1100的组件来提供。
控制器1100和半导体存储器装置100可被集成到一个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可被集成到一个半导体装置中以构成存储卡。例如，控制器1100和半导体存储器装置100可被集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或者通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的存储装置。如果存储器系统1000用作半导体驱动器SSD，则联接到存储器系统1000的主机Host的操作速度可显著改进。
作为另一示例，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息服务网络的各种电子装置之一、RFID装置、或者构成计算系统的各种组件之一来提供。
在实施方式中，半导体存储器装置100或存储器系统1000可按照各种形式来封装。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)的方式封装。
图17是示出图16所示的存储器系统的应用示例的框图。
参照图17，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。这多个半导体存储器芯片被分成多个组。
在图17中，示出了多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信的情况。各个半导体存储器芯片可与参照图1描述的半导体存储器装置100相同地配置和操作。
各个组通过一个公共通道来与控制器2200通信。控制器2200与参照图16描述的控制器1100相同地配置。控制器2200通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图18是示出包括参照图17描述的存储器系统的计算系统的框图。
参照图18，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据被存储在存储器系统2000中。
在图18中，示出了半导体存储器装置2100通过控制器2200联接到系统总线3500的情况。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图18中，示出了提供参照图17描述的存储器系统2000的情况。然而，存储器系统2000可由参照图16描述的存储器系统1000代替。在实施方式中，计算系统3000可包括参照图16和图17描述的存储器系统1000和2000二者。
根据本公开，可提供一种能够向多个平面稳定地提供负电压和正电压的电压切换电路。
根据本公开，可提供一种能够向多个平面稳定地提供负电压和正电压的半导体存储器装置。
尽管参照其实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述实施方式，而是应该不仅由所附权利要求，而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅为了方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的各种实施方式。尽管这里使用了特定术语，但那些术语仅用于描述本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2019年12月26日提交的韩国专利申请号10-2019-0175675的优先权，其整体通过引用并入本文。

Claims (20)

1.一种电压切换电路，该电压切换电路用于将施加到第一输入端子和第二输入端子的电压选择性地传送至第一输出端子和第二输出端子，该电压切换电路包括：
第一晶体管，该第一晶体管形成在基板上的第一阱上，该第一晶体管联接在所述第一输入端子和所述第一输出端子之间；以及
第二晶体管，该第二晶体管形成在与所述第一阱不同的第二阱上，该第二晶体管联接到所述第二输入端子，
其中，在施加到所述第一输入端子的第一电压被传送至所述第一输出端子和所述第二输出端子的第一模式下，所述第一晶体管导通并且所述第二晶体管截止。
2.根据权利要求1所述的电压切换电路，其中，在施加到所述第一输入端子的所述第一电压被传送至所述第一输出端子并且施加到所述第二输入端子的第二电压被传送至所述第二输出端子的第二模式下，所述第一晶体管导通并且所述第二晶体管导通。
3.根据权利要求2所述的电压切换电路，
该电压切换电路还包括形成在所述第一阱上的第三晶体管和第四晶体管，
其中，所述第三晶体管联接在所述第一输入端子和所述第二输出端子之间，
其中，所述第四晶体管联接在所述第二晶体管和所述第二输出端子之间，
其中，在所述第一模式下，所述第三晶体管导通并且所述第四晶体管截止，并且
其中，在所述第二模式下，所述第三晶体管截止并且所述第四晶体管导通。
4.根据权利要求3所述的电压切换电路，其中，在所述第一模式下，所述第一电压和所述第二电压具有不同的极性。
5.根据权利要求2所述的电压切换电路，
该电压切换电路还包括形成在所述第一阱上的第三晶体管和形成在所述第二阱上的第四晶体管，
其中，所述第三晶体管和所述第四晶体管串联联接在所述第一输入端子和所述第二输出端子之间，
其中，在所述第一模式下，所述第三晶体管和所述第四晶体管导通，并且
其中，在所述第二模式下，所述第三晶体管和所述第四晶体管截止。
6.根据权利要求5所述的电压切换电路，其中，在所述第二模式下，所述第一电压和所述第二电压具有不同的极性。
7.根据权利要求2所述的电压切换电路，
该电压切换电路还包括形成在所述第一阱上的第三晶体管和第四晶体管以及形成在所述第二阱上的第五晶体管，
其中，所述第三晶体管和所述第五晶体管串联联接在所述第一输入端子和所述第二输出端子之间，
其中，所述第四晶体管联接在所述第二晶体管和所述第二输出端子之间，
其中，在所述第一模式下，所述第三晶体管和所述第五晶体管导通，并且所述第四晶体管截止，并且
其中，在所述第二模式下，所述第三晶体管和所述第五晶体管截止，并且所述第四晶体管导通。
8.根据权利要求7所述的电压切换电路，其中，在所述第一模式下，所述第一电压和所述第二电压具有不同的极性。
9.根据权利要求7所述的电压切换电路，其中，在所述第二模式下，所述第一电压和所述第二电压具有不同的极性。
10.根据权利要求1所述的电压切换电路，其中，所述第一阱和所述第二阱为p阱。
11.一种电压切换电路，该电压切换电路用于将施加到第一输入端子和第二输入端子的电压选择性地传送至第一输出端子和第二输出端子，该电压切换电路包括：
第一切换电路，该第一切换电路被配置为将施加到所述第一输入端子的第一电压选择性地传送至所述第二输出端子；以及
第二切换电路，该第二切换电路被配置为将施加到所述第二输入端子的第二电压选择性地传送至所述第二输出端子，
其中，所述第一电压被传送至所述第一输出端子，并且
其中，包括在所述第一切换电路中的至少一个晶体管形成在与形成有包括在所述第二切换电路中的至少一个晶体管的阱不同的阱上。
12.根据权利要求11所述的电压切换电路，
其中，在第一模式下，所述第一切换电路被启用并且所述第二切换电路被停用，并且
其中，在第二模式下，所述第一切换电路被停用并且所述第二切换电路被启用。
13.根据权利要求12所述的电压切换电路，
其中，所述第一切换电路包括联接在所述第一输入端子和所述第二输出端子之间的第一晶体管，
其中，所述第二切换电路包括：
第二晶体管，该第二晶体管联接到所述第二输入端子；以及
第三晶体管，该第三晶体管联接在所述第二晶体管和所述第二输出端子之间，并且
其中，所述第一晶体管和所述第三晶体管形成在第一阱上，并且所述第二晶体管形成在与所述第一阱不同的第二阱上。
14.根据权利要求13所述的电压切换电路，其中，在所述第一模式下，所述第一电压和所述第二电压具有不同的极性。
15.根据权利要求12所述的电压切换电路，
其中，所述第一切换电路包括：
第一晶体管，该第一晶体管联接到所述第一输入端子；以及
第二晶体管，该第二晶体管联接在所述第一晶体管和所述第二输出端子之间，
其中，所述第二切换电路包括联接在所述第二输入端子和所述第二输出端子之间的第三晶体管，并且
其中，所述第一晶体管形成在第一阱上，并且所述第二晶体管和所述第三晶体管形成在与所述第一阱不同的第二阱上。
16.根据权利要求15所述的电压切换电路，其中，在所述第二模式下，所述第一电压和所述第二电压具有不同的极性。
17.根据权利要求12所述的电压切换电路，
其中，所述第一切换电路包括：
第一晶体管，该第一晶体管联接到所述第一输入端子；以及
第二晶体管，该第二晶体管联接在所述第一晶体管和所述第二输出端子之间，
其中，所述第二切换电路包括：
第三晶体管，该第三晶体管联接到所述第二输入端子；以及
第四晶体管，该第四晶体管联接在所述第三晶体管和所述第二输出端子之间，并且
其中，所述第一晶体管和所述第四晶体管形成在第一阱上，并且所述第二晶体管和所述第三晶体管形成在与所述第一阱不同的第二阱上。
18.根据权利要求17所述的电压切换电路，其中，在所述第一模式下，所述第一电压和所述第二电压具有不同的极性。
19.根据权利要求17所述的电压切换电路，其中，在所述第二模式下，所述第一电压和所述第二电压具有不同的极性。
20.一种切换电路，该切换电路包括：
第一晶体管，该第一晶体管被配置为将第一电压从第一输入节点传送至第一输出节点；
第二晶体管和第三晶体管，所述第二晶体管和所述第三晶体管被配置为当导通时将第二电压从第二输入节点传送至第二输出节点；以及
第四晶体管，该第四晶体管被配置为当导通时将所述第一电压传送至所述第二输出节点，
其中，所述第二晶体管形成在与所述第一晶体管、所述第三晶体管和所述第四晶体管不同的阱上，并且
其中，所述第一电压和所述第二电压具有不同的极性。
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