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CN113039722B - 用于在可重新编程的集成电路器件部分重配置期间确保io接口稳定的电路和方法 - Google Patents

用于在可重新编程的集成电路器件部分重配置期间确保io接口稳定的电路和方法 Download PDF

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CN113039722B
CN113039722B CN201980075460.1A CN201980075460A CN113039722B CN 113039722 B CN113039722 B CN 113039722B CN 201980075460 A CN201980075460 A CN 201980075460A CN 113039722 B CN113039722 B CN 113039722B
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Abstract

本申请描述了一种在集成电路器件中用于路由数据(Data)的电路(300)。电路(300)包括：输入/输出端口(307)；接口电路(301)，接口电路(301)耦接至输入/输出端口并被配置为接收数据(Data)，所述接口电路包括选择电路(310)，选择电路(310)使能数据和预定值(Constant 2)的选择；以及控制电路(311)，控制电路(311)被耦接以控制选择电路(310)；在集成电路器件的部分重配置期间(hold),响应于控制信号(311out)，控制电路使输入/输出端口保持在预定值(Constant 2)。本申请还描述了一种在集成电路器件中配置电路以路由数据的方法。

Description

用于在可重新编程的集成电路器件部分重配置期间确保IO接 口稳定的电路和方法
技术领域
本发明总体上涉及集成电路器件，并且具体地，涉及用于在可重新编程的集成电路器件部分重配置期间确保IO接口稳定的电路和方法。
背景技术
可编程逻辑器件是使集成电路的用户能通过用户选择的电路设计对器件进行编程的集成电路器件。可编程逻辑器件可以根据需要重新配置，并通常会经历部分重配置(partial reconfiguration，PR)。尽管部分重配置是有益的，但也会存在缺点或者导致不良后果。在大多数使用部分重配置的系统中，外部输入/输出(IO)接口是固定的且无法被重配置。但是，连接到这些接口的可编程逻辑可能依赖多个部分重配置而作为正常系统操作的一部分。
因此，在部分重配置期间，在IO电路中提供可预测以及可接受的性能是有必要的。
发明内容
本申请描述了用于在集成电路器件中提供稳定值的电路，例如在部分重配置期间在外部输入/输出接口上提供稳定值。输入/输出电路包括：输入/输出端口；接口电路，所述接口电路耦接到所述输入/输出端口并被配置为接收数据，所述接口电路包括选择电路，所述选择电路使能所述数据或预定值的选择；以及控制电路，所述控制电路被耦接以控制所述选择电路；其中响应于控制信号，所述控制电路在所述集成电路器件的部分重配置期间使所述输入/输出端口保持在所述预定值。
本申请还描述了用于在集成电路器件中提供稳定值的方法，例如在部分重配置期间在外部输入/输出接口上提供稳定值。所述方法包括将接口电路耦接至输入/输出端口，其中所述输入/输出端口被配置为接收数据，所述接口电路包括选择电路，所述选择电路使能所述数据和预定值的选择；配置控制电路以控制所述选择电路；以及响应于来自所述控制电路的控制信号，在所述集成电路器件的部分重配置期间使所述输入/输出端口保持在所述预定值。
附图简述
图1是具有IO电路的集成电路的框图；
图2是集成电路器件的IO电路的框图；
图3是用于集成电路器件的异步IO电路的框图；
图4是用于集成电路器件的同步IO电路的框图；
图5是图4的同步IO电路操作的时序图；
图6是集成电路器件的另一IO电路的框图；
图7是集成电路器件与集成电路器件的输入/输出焊盘(IO Pads)有关的部分的框图；
图8是示出IO电路耦接到存储器元件的实施方式的框图；
图9是示出在保持操作(Hold operation)期间IO电路耦接至存储器元件的实施方式的框图；
图10是可编程逻辑装置的另一框图；
图11是图10的可编程逻辑器件的可重配置逻辑元件的框图；
图12是示出在集成电路器件中实现IO电路的方法的流程图；
具体实施方式
在PR事件期间，本申请实现IO接口的电路和方法使集成电路输出处的值保持在一个特定的电压。根据一些实施方式，在PR事件期间，通过使用输出路径的现有时钟，输出值可以被同步切换成可编程常数值(constant value)。也就是说，当保持信号有效时(asserted)，IO接口使预定的常数值被同步切换。在PR事件期间，通过使用三态路径的现有时钟，IO接口的三态缓冲器的三态控制值也可以被同步切换为可编程的常数值。因此，IO编程可以在PR事件期间被保留，并且可以基于每个IO对被选择。根据其他实施方式，可以采用异步操作，其中当保持信号有效时，被切换为常数值。正如下文所述的，在集成电路器件部分重配置期间，所述电路和方法通过将IO接口处的值保持为固定值而提供稳定的IO。
尽管说明书包括权利要求，并且权利要求限定了新颖发明的一个或多个实施方式的特征，但是可以相信，通过结合附图参阅具体实施方式可以更好地理解电路和方法。尽管各种电路和方法已经被公开，但是应该理解，这些电路和方法仅仅是本发明布置的示例，而它们可以以各种形式体现。因此，在本说明书中公开的特定结构和功能细节不应被解释为是限制性的，而是应仅仅作为权利要求的基础以及作为教导本领域技术人员的代表性基础，从而在实际中以任何合适的细节性结构实施本发明的布置。此外，本文所使用的术语和短语不是为了限制，而是提供电路和方法的可以被理解的描述。
首先转向图1，示出了具有IO电路的集成电路器件100的框图。具体地，输入/输出端口102耦接到控制电路104，控制电路104控制具有可重制逻辑元件109的可编程资源106以及其他可编辑资源，例如输入/输出模块(IOB)以及随机存取存储器模块(BRAM)。配置数据可以由配置控制器110提供给配置存储器108。配置数据使能可编程资源106的操作。存储器113可以耦接到控制电路104以及可编程资源106。收发器电路114包括发送器和接收器，其可以耦接到控制电路104、可编程资源106以及存储器113，并且可以通过I/O端口116和117在集成电路处接收信号。其他I/O端口可以耦接到集成电路器件的电路，例如如图所示，I/O端口118可以耦接到控制电路104。时钟网络120耦接到图1电路的各种元件上。尽管以示例的方式提供了图1的电路，但是也可以使用其它在部分重配置期间要求保持数据值的实施IC电路的其他电路。
现在转向图2，示出了集成电路器件的IO电路200的框图。控制电路202耦接到输入/输出端口204。控制电路202在时钟输入206处接收时钟信号并生成保持(HOLD)信号和保持数据(HOLD DATA)，其中保持信号被提供给控制输入208，保持数据被提供给第一数据输入210。正如将在下面更详细描述的，保持数据(HOLD DATA)是IO端口204的输出数据(OUTPUT)处要被保持的电压。除了接收保持信号和保持数据，在第二数据输入212处向IO电路提供数据，从而在常规操作(例如，部分重配置操作外的操作)期间在输出214处作为输出数据(Output)被生成。IO端口204还可以在第二时钟输入216处接收时钟信号。
尽管示出了输入/输出端口，但是应当理解，输入/输出端口204可以作为专用输入电路或专用输出电路。例如，图2的电路可以在图1的IO模块或在图10的输入输出逻辑(IOL)中实现。如下文的细节所描述的，输出214生成的输出数据可以用于在另一个电路的节点上保持电压，例如存储器电路(例如，作为具有输入/输出电路200的集成电路的一部分，或与具有输入/输出电路200的集成电路相独立)。图2以及在下文中详细描述的图3-6描述了在部分重配置期间将作为输入/输出端口的输出的值保持在固定值。应当理解的是，电路和方法可以被用于保持输入/输出端口，其中输入/输出端口意在以预定值作为输入端口运行。例如，在图2的实施方式中，输入数据可以耦接至端口214(即，输入/输出端口作为输入运行)，输入数据在212处(即，输入212用作输出)生成，或212能生成固定值。也就是说，控制电路202可以控制输入/输出端口204以使其作为输入端口运行，其中路由接收的数据的节点被保持在固定值(例如，输入212作为输入/输出端口204的输出而运行)。
现在转向图3，示出了用于集成电路器件的异步IO电路300的框图。根据图3的实施方式，接口电路301是耦接到输入/输出端口的电路，其包括第一寄存器302，此处作为示例，第一寄存器302被表示为触发器，其被配置为在输入303处接收三态(TRISTATE)信号以及在时钟输入处接收时钟(CLK)信号。寄存器302的输出耦接至选择电路304，选择电路304的输出选择三态控制信号(IO_T_VAL)，三态控制信号控制三态缓冲器306。三态缓冲器的输出耦接至IO焊盘307。选择电路304的控制端用于选择由寄存器302生成的三态控制信号或选择常数(CONSTANT1)值(其为预定电压)。正如下文所详细描述的，在部分重配置期间可以选择常数值。
数据通过寄存器308被路由到IO焊盘307，其中寄存器308具有输入309，用于接收在集成电路的正常操作(例如，部分重配置以外的操作)期间生成于IO端口处的数据(DATA)。时钟输入还接收时钟信号。选择电路310(也示例性地显示为多路复用器)可以选择寄存器308生成的数据或常数(CONSTANT2)值作为IO_OUT_VAL信号提供到三态缓冲器306的数据输入。例如在部分重配置操作期间，常数值可以由选择电路310选择以及作为IO_OUT_VAL信号提供给三态缓冲器306的数据输入，以使得IO焊盘307处的电压保持在预定电压(例如，逻辑“0”或逻辑“1”)。
选择电路304以及选择电路310由控制信号控制，其中控制信号由控制电路311生成并被提供至选择电路的控制端。更具体来说，控制电路311的逻辑电路312的输出(在此被示例性的表示为包括“与”门312)被配置为接收保持(HOLD)信号和完成(COMPLETE)信号。HOLD信号可以作为部分重配置的请求，COMPLETE信号可被用作指示初始配置的状态已完成，然后可以执行部分重配置。在操作期间，保持信号和完成信号被用于生成输出，该输出将选择在正常操作期间使用的三态和数据信号，以向IO焊盘307提供数据或向IO焊盘提供固定的预定值(例如在部分重配置期间)。
现在转向图4，示出了用于集成电路器件的同步IO电路400的框图。根据图4的实施方式，控制电路401也包括逻辑电路402(在此作为示例表示为“与”门)。在逻辑电路402的输出处，寄存器404和406被串联地实施，以确保在选择电路304和310生成的信号中选择的信号与到寄存器302和308的三态和数据输入同步。如图5的时序图所示，在控制电路401的输出处生成的恒定同步(CONSTANT_SYNC)信号在部分重配置期间使三态控制和数据值(IO_OUT_VAL和IO_T_VAL)同步。
现在转向图6，示出了用于集成电路器件的另一个IO电路600的框图。IO电路600包括由控制电路602控制的接口电路601。控制电路602的逻辑电路603(在此作为示例表示为“与”门)被配置为接收保持(HOLD)信号和完成(COMPLETE)信号。逻辑电路603的输出是部分重配置保持(PR_HOLD)信号和由延迟元件606生成的延迟部分配置保持(PR_HOLD_Delayed)信号，部分重配置保持(PR_HOLD)信号耦接到逆变器604，逆变器604被配置为生成逆变的部分配置保持(PR_HOLD_B)信号。部分配置保持信号，包括PR_Hold、PR_HOLD_B以及PR_HOLD_Delayed，用于控制多个选择电路(在此作为示例表示为多路复用器)。
第一选择电路608被配置为接收终端(Termination)值和部分重配置(PR_constant)值(例如，在部分重配置期间输出要保持的值)，其中响应于提供至选择电路608的选择输入的PR_Hold_Delayed信号而生成输出。第一选择电路608的输出和延迟输出(通过延迟元件610生成)耦接至另一个选择电路612，其中响应于提供至选择电路612的控制端的PR_Hold信号而生成到IO端口614的数据输入。当Termination值被选择电路608选择时，可以控制IO端口614的阻抗，从而在IO端口处接收输入数据(DATA)。当选择电路608选择PR_Constant时，IO端口614的输出可以被保持在预定值，例如在部分重配置期间。
在IO电路600中提供了其他的电路元件，从而使能IO端口614。选择电路616被耦接以接收用于正常操作的使能信号(Data_EN)以及部分重配置使能信号(PR_Constant)。延迟元件618生成的输出和延迟输出被提供给选择电路620的输入，其中响应于提供至选择电路620的控制端的PR_Hold_B信号，选择电路620生成用于IO端口614的使能(Enable)信号。使能信号使IO端口614根据提供至IO电路614的数据(Date)或者选择电路612的输出而生成输出。也即是说，在IO接口的输出处生成的数据可以包括IO电路614的正常操作期间生成的数据或者包括预定的固定值，其中预定的固定值用于保持IO电路输出处的值，例如在部分重配置期间用于外部电路(例如，存储器)。值得注意的是，Termination值、PR_constant值以及Data_En值可以存储在输出耦接至选择电路608和616的寄存器中。
可以包括延迟元件以确保存在先通后断连接(make-before-break connection)。更具体地说，延迟元件606用于生成延迟PR Hold信号，从而在612和620被选择前不选择选择电路608和616的输出。延迟元件618可以用于延迟数据使能值(例如，Data_En),从而在正常操作期间发送的数据(DATA)不可用前使终端值(例如，Termination)准备就绪。因此，延迟元件618确保输出信号总是在逻辑0或1。而且，当PR保持期间输出处的值脱离保持时，使选择电路608的输出处生成的终端值延迟是有利的，例如通过使用延迟元件618。还应当注意，选择电路612和620的操作是相反的，在进入PR Hold模式时，多路复用器608的延迟输出被使用；在退出PR Hold模式时，多路复用器616的延迟输出被使用。如以上参考图2所描述的，图3、图4以及图6的输入/输出端口307和614可以用作输入端口，其中输入端口处的值被保持为固定值。
现在转向图7，示出了与集成电路器件的IO焊盘操作相关的集成电路器件的部分的框图。图7的集成电路的部分包括结构(fabric)702，结构702包括可编程逻辑设备的可编程资源，例如参考图10、图11所描述的，物理接口(PHY)704、物理IO(PIO)706以及接触元件708，例如集成电路器件的接触焊盘或其他用于在一个电路和另一电路之间建立电气连接的连接元件。例如，在接触元件708处保持电压值的电路和方法可以在PIO 706中实现，并由结构702中的电路和PHY 704控制。根据其他实施例，IO接口可以布置在结构(Fabric)和PHY之间，这可能需要更多的多路复用器和恒定编程值。IO接口电路可以与不同的IO接口类型一起使用。例如，IO可以通过物理接口(PHY)连接到硬双倍数据速率存储控制器(DDRMC，其中不需要至结构的连接)，例如通过PHY到可编程逻辑器件的结构、通过PHY(组件)结构、以及通过PHY引线到结构。
现在转向图8，示出了耦接到存储器元件的IO电路的实施方式的框图。第一电路802耦接到第二电路，其中例如，第一电路802可以是类似可编程逻辑器件之类的集成电路，第二电路可以是类似双倍数据速率4(DDR4)存储器的存储电路。包括存储器逻辑接口的可重配置逻辑模块806在多个输出处生成逻辑值(例如，逻辑“1”或“0”)，在此以示例的方式示出为配置接收数据和三态控制信号的三态缓冲器。第一电路802的多个输出焊盘以及对应的第二电路804的输入焊盘包括耦接到对应时钟使能输入焊盘812的时钟使能(CKE)输出焊盘810、耦接到对应芯片选择焊盘816的芯片选择焊盘(CS_n)814、耦接到对应激活开放行焊盘820的激活开放行(ACT_n)焊盘818、耦接到对应列地址选择焊盘824的列地址选择(CAS_n)焊盘822、耦接到对应行地址选择焊盘828的行地址选择(RAS_n)焊盘826以及耦接到对应写入使能焊盘832的写入使能(WE_n)焊盘830。
根据一种实施方式，上述电路和方法可以用于在自刷新模式中保持存储设备的值。如图8所示，接口控制器首先将自刷新进入命令(CS_n、RAS_n、CAS_n以及带有WE_n和ACT_n HIGH的CKE held LOW)应用到缓冲器808，如图9所示包括由部分重配置保持(PR_Hold)信号(由重配置逻辑模块806生成)的激活而强制的值，以在接口控制器被重配置时使存储器保持自刷新模式。也就是说，在部分重配置期间，输出焊盘808、810、814、818、822、826以及830的值被保持在特定值，以维持自刷新模式。可以理解的是，电路802和804可以实现在单个IC芯片(die)上、实现在单个器件的单独IC芯片上(例如，具有直接连接IC芯片的多芯片模块和板)、实现在印制电路板(PCB)上的单独芯片上(例如，直接连接芯片)或实现在单独的IC封装上。
电路和方法通过消除在IO接口和可编程逻辑之间实现分离逻辑(这可能需要使用原本可以用于其他更好应用的可编程逻辑)的需求而提供改进的性能，并且在PR即将发生时激活去耦合控制信号。电路和方法在可重构模块中阻止IO接口的实施，而在IO接口实施的案例中，在再次使用前，接口必须关闭、重新编辑并重新校准。这种IO接口的实施是不被期待的，原因是，例如，在部分重配置过程中会增加额外的时间，同时可能导致外部存储器中的数据损失。
现在转向图10，示出了具有IO电路的可编程逻辑器件的框图。尽管在任何类型的集成电路器件中均可以实现具有可编程资源的器件，例如具有可编程资源的专用集成电路(ASIC)、其他包括专用可编程逻辑器件(PLD)的设备。其中一种类型的PLD是复杂可编程逻辑器件(CPLD)。CPLD包括两个或更多个“功能块”，它们通过互连开关矩阵连接在一起并连接到输入/输出(I/O)资源。CPLD的每一个功能块均包括两层的“与/或”结构，类似于在可编程逻辑阵列(PLA)或可编程阵列逻辑设备(PAL)中使用的。另一种类型的PLD是现场可编程门阵列(FPGA)。在典型的FPGA中，可配置逻辑块(CLB)的阵列耦接到可编程输入/输出模块(IOB)。CLB和IOB通过可编程路由资源的层次结构互连。通过加载配置比特流(通常从片外存储器到FPGA的配置存储单元中)，这些CLB、IOB和可编程路由资源可以被定制。对于这些类型的可编程逻辑器件，器件的功能性由提供给该器件的配置比特流的配置数据比特(或在部分重配置期间发送的配置数据比特)控制。配置数据比特可以存储在易失性存储器(例如，在FPGA和一些CPLD中的静态存储单元)、非易失性存储器(例如，在一些CPLD中的闪速存储器)或其他类型的存储单元中。
图10示出的器件包括FPGA架构1000，该FPGA架构1000包括大量不同的可编程片(programmable tile)，包括多千兆比特收发器(MGT)1001、CLB 1002、随机存取存储块(BRAM)1003、输入输出模块(IOB)1004、配置和时钟逻辑(CONFIG/CLOCKS)1005、数字信号处理模块(DSP)1006、专用输入/输出块(I/O)1007(例如，配置端口以及时钟端口)以及其他可编程逻辑1008，例如数字时钟管理器、数模转换器、系统监视逻辑等。一些FPGA还包括专用处理器块(PROC)1010，例如其可以用于实现软件应用。
在一些FPGA中，每个可编程片包括可编程的互连元件(INT)1011，可编程的互连元件1011具有到和来自每个相邻片中对应互连元件的标准化连接。因此，可编程互连元件一起实现了用于所示FPGA的可编程互连结构。可编程互连元件1011还包括到和来自相同片的可编程逻辑元件的连接，如图10顶部的示例所示。
例如，CLB 1002可以包括可配置逻辑元件(CLE)1012，其可以被编程以实现用户逻辑以及单个可编程互连元件1011。除了一个或多个可编程互连元件外，BRAM1003还可以包括BRAM逻辑元件(BRL)1013。BRAM包括独立于可配置逻辑块的分布式RAM的专用存储器。通常，片(tile)中互连元件的数量取决于片的高度。在图示的实施例中，BRAM片的高度相当于5个CLB，但也可以使用其他数量。DSP片1006除了适当数量的可编程互连元件外，还可以包括DSP逻辑元件(DSPL)1014。例如，除了可编程互连元件1011的一个实例外，IOB 1004还可以包括输入/输出逻辑元件(IOL)1015的两个实例。电路和方法可以通过使用IOL 1015来实现。器件的连接位置由提供给器件的配置比特流的配置数据比特控制。响应于配置比特流的比特，可编程互连使包括互连线的连接用于将各种信号耦接至可编程逻辑中实现的电路或其他电路，例如BRAM或处理器。
在图示的实施例中，靠近芯片中心的列区域被用于配置、时钟和其他控制逻辑。从该列延伸的配置/时钟分配区域1009被用于在FPGA的整个宽度上分配时钟和配置信号。利用图示10中结构的FPGA包括其他逻辑块，这些逻辑块破坏了构成大部分FPGA的常规列结构。其他逻辑块可以是可编程模块和/或专用逻辑。例如，图10中示出的处理器块PROC 1010横跨了几列CLB和BRAM。
图10仅意在说明FPGA架构的一个示例。列中逻辑块的数量、列的相对宽度、列的数量和顺序、列中逻辑块的种类、逻辑块的相对大小以及包含在图10顶部的互连/逻辑实现仅仅是示例性的。例如，在实际的FPGA中，在CLB出现的任何地方都包括多于一列的相邻CLB，以方便用户逻辑的有效实现。图10的实施方式与包括可编程资源的集成电路有关，应当理解，上述电路和方法可以在具有可编程资源和硬模块(hard block)结合的任何类型的设备中实现。
现在转向图11，示出了可在图10中实现的可配置逻辑元件的框图。具体地，图11示出了简化形式的可配置逻辑元件，其为图10可配置逻辑块1002的可编程逻辑的示例。在图11的实施方式中，切片M(slice M)1101包括四个查找表(LUTM)1101A-1101D，每个查找表都由六个LUT数据输入端A1-A6、B1-B6、C1-C6、D1-D6驱动，每个查找表分别提供两个LUT输出信号O5和O6。LUT 1101A-1101D的O6输出端分别驱动切片输出端A-D。LUT数据输入信号由FPGA互连结构通过输入多路复用器提供，FPGA互连结构可以由可编程互连元件1111实现，LUT输出信号还被提供至互连结构。切片M还包括：输出选择复用器1111A-1111D、它们驱动输出端AMUX-DMUX；多路复用器1112A-1112D，它们驱动存储器元件1102A-1102D的数据输入端；组合多路复用器1116、1118和1119；反弹多路复用器1122-1123；由逆变器1105和多路复用器1106代表的电路(共同在输入时钟路径上提供可选的逆变)；以及具有多路复用器1114A-1114D、1115A-1115D、1120-1121以及异或门1113A-1113D的进位逻辑(carrylogic)。如图11所示，所有的这些元件被耦接在一起。图11所示的多路复用器未显示选择输入，选择输入由配置存储器单元控制。也即是说，存储在配置存储器单元中的配置比特流的配置比特耦接到多路复用器的选择输入，以选择到多路复用器的合适输入。为了清楚显示，图11以及其他选择的图省略了众所周知的配置存储器单元。
在图示的实施方式中，每个存储器元件1102A-1102D都可以被编程为同步或异步触发器或锁存器(latch)。通过对同步/异步选择电路1103进行编程，可以对切片中的所有四个存储器元件进行同步和异步功能的选择。当对存储器元件进行编程以使S/R(设置/复位)输入信号提供设置功能时，REV输入端提供复位功能。当对存储器元件进行编程以使S/R输入信号提供复位功能时，REV输入端提供设置功能。存储器元件1102A-1102D由时钟信号CK计时，时钟信号CK可以由全球时钟网络或互连结构提供。这种可编程存储器元件在FPGA设计领域是众所周知的。每个存储器元件1102A-1102D将寄存输出信号AQ-DQ提供给互连结构。因为每个LUT 1101A-1101D提供两个输出信号O5及O6，LUT可以被配置作为为具有5个共享输入信号(IN1-IN5)的两个5-输入LUT，或配置作为为具有输入信号IN1-IN6的一个6-输入LUT。
在图示11的实施例中，每个LUTM 1101A-1101D可以在任何几种模式下运行。在查找表模式下，每个LUT具有六个数据输入信号IN1-IN6，这些信号由FPGA互连结构通过输入多路复用器提供。基于信号IN1-IN6的值，可从配置存储器单元中编程地选择64个数据值中的一个数据值。在RAM模式中，每个LUT用作单个64位RAM或两个具有共享地址的32位RAM。RAM写入数据通过输入端DI1(通过用于LUT1101A-1101C的多路复用器1117A-1117C)提供至64位RAM，或经由输入端DI1和DI2提供至两个32位RAM。LUT RAM中的RAM写入操作由来自多路复用器1106的时钟信号CK以及来自多路复用器1107的写入使能信号WEN控制，它们可以选择性地通过时钟使能信号CE或写入使能信号WE。在移位寄存器模式下，每个LUT用组两个16位移位寄存器，或者与两个16位移位寄存器串联耦接组成单个32位移位寄存器。通过一个或两个输入端DI1及DI2提供移入信号。通过LUT输出端提供16位和32位移出信号，以及更直接的通过LUT输出端MC31提供32位移出信号。通过输出选择多路复用器1111D以及CLE输出端DMUX将LUT 1101A的32位移出信号MC31提供至用于移位寄存器链接的通用互连结构。因此，以上的电路和方法可以在如图10和图11的器件或者其他合适的器件中实现。
现在转向图12，示出了在集成电路器件中实现IO电路的方法的流程图。在块1202处，接口电路耦接至输入/输出端口，其中输入/输出端口被配置为接收数据，接口电路包括使能数据和预定值选择的选择电路。例如，输入/输出端口可以是图2、3、4和6的输入/输出端口。在块1204处，控制电路被配置为控制接口电路的选择电路。例如，控制电路可以是图2、3、4和6的控制电路。在块1206处，在部分重配置期间响应于来自控制电路的控制信号，输入/输出端口被保持在预定值，例如逻辑0或逻辑1。
根据一个实施方式，配置接口电路可包括配置多路复用器，该多路复用器包括接收数据的第一输入以及接收预定值的第二输入。方法可进一步包括配置寄存器，该寄存器具有接收数据的数据输入以及响应于时钟信号生成数据的数据输出。方法还可以包括在选择电路的输出及输入/输出端口之间耦接三态缓冲器，以及配置第二寄存器以接收缓冲器控制信号，其中缓冲器控制信号用于控制三态缓冲器。可实现第二选择电路，其中第二选择电路具有被配置为通过第二寄存器接收缓冲器控制信号的第一输入以及配置为接收第二预定值的第二输入。配置第二选择电路包括配置多路复用器，多路复用器具有通过第二寄存器接收缓冲器控制信号的第一输入以及接收第二预定值的第二输入。控制电路的输出耦接至第二选择电路的控制端。方法还可以包括配置寄存器以接收数据以及时钟信号，以及配置同步电路以接收时钟信号和生成耦接至选择电路的同步控制信号。配置同步电路可以包括配置多个串联的寄存器，以在数据输入处接收控制信号以及接收时钟信号，其中同步控制信号在多个寄存器的输出处生成。正如图8和9中描述的，存储器可以耦接至输入/输出端口，其中输入/输出端口处的值在部分重配置期间被保持在预定值。
图12的方法可以通过使用图1-11的电路或其他适合的电路来实现。尽管描述了该方法的特定元件，应当理解该方法的其他元件或其他元件相关的细节可以根据图1-图6公开的内容来实现。
例如，在集成电路器件中用于路由数据的电路包括：输入/输出端口；耦接至输入/输出端口并被配置为接收数据的接口电路，接口电路包括选择电路，选择电路使能数据和预定值的选择；以及被耦接以控制选择电路的控制电路，其中控制电路在集成电路器件的部分重配置期间将输入/输出端口保持在预定值；
例如，选择电路包括多路复用器，多路复用器具有被配置为接收数据的第一输入和被配置为接收预定值的第二输入。例如，电路进一步包括寄存器，寄存器具有被配置为接收数据的数据输入以及被配置为响应于时钟信号生成数据的数据输出，其中数据耦接至选择电路的第一输入。例如，电路进一步包括三态缓冲器，三态缓冲器耦接在选择电路的输出和输入/输出端口之间。例如，电路进一步包括第二寄存器，第二寄存器具有用于接收缓冲器控制信号的输入，其中缓冲器控制信号用于控制三态缓冲器。例如，电路进一步包括第二选择电路，第二选择电路具有被配置为通过第二寄存器接收缓冲器控制信号的第一输入以及配置为接收第二预定值的第二输入。例如，第二选择电路包括多路复用器，多路复用器具有被配置为通过第二寄存器接收缓冲器控制信号的第一输入以及被配置为接收第二预定值的第二输入，控制电路的输出耦接至第二选择电路控制的控制端。例如，电路进一步包括寄存器，寄存器被配置为接收数据和时钟信号，电路进一步包括同步电路，同步电路配置为接收时钟信号和生成耦接至选择电路的同步控制信号。例如，同步电路包括多个串联耦接的寄存器，以在数据输出处接收同步控制信号以及接收时钟信号，其中同步控制信号在多个寄存器的输出处生成。
例如，在集成电路器件中配置电路用于路由数据的方法包括：将接口电路耦接至输入/输出端口，其中输入/输出端口被配置为接收数据，接口电路包括选择电路，选择电路使能数据和预定值的选择；配置控制电路以控制选择电路；以及在集成电路器件的部分重配置期间使输入/输出端口保持在预定值。
例如，配置接口电路包括配置多路复用器，多路复用器具有接收数据的第一输入和接收预定值的第二输入。例如，方法进一步包括配置寄存器，寄存器具有接收数据的数据输入以及响应于时钟信号生成数据的数据输出。例如，方法进一步包括在选择电路的输出和输入/输出端口之间耦接三态缓冲器。例如，方法进一步包括配置寄存器以接收数据和时钟信号，以及配置同步电路以接收时钟信号和生成耦接至选择电路的同步控制信号。例如，方法进一步包括将存储器耦接至输入/输出端口，其中在部分重配置期间，输入/输出端口处的值被保持在预定值。
因此可以理解，本文已经描述了用于实施集成电路中的IO接口的新电路和方法。本领域技术人员可以理解，存在包含所公开的发明的许多替代方案和等同方案。因此，本发明不受前述实施方式的限制而仅受本申请权利要求的限制。

Claims (15)

1.一种用于在集成电路器件中路由数据的电路，其特征在于，所述电路包括：
输入/输出端口；
接口电路，所述接口电路耦接至所述输入/输出端口并被配置为接收数据，所述接口电路包括选择电路，所述选择电路使得能够基于控制信号选择所述数据或预定值；以及
控制电路，所述控制电路被耦接以控制所述选择电路，所述控制电路被配置为：
接收第一信号和第二信号，所述第一信号指示初始配置已完成，所述第二信号指示部分重新配置已请求；
基于所述第一信号和所述第二信号生成所述控制信号，其中所述控制信号指示所述初始配置已完成并且所述部分重新配置已请求，并将所述控制信号输出到所述选择电路；
在所述初始配置已完成后，在所述集成电路器件的部分重新配置期间，将所述输入/输出端口保持在所述预定值；以及
在所述部分重新配置之后，将所述数据提供给所述输入/输出端口。
2.根据权利要求1所述的电路，其特征在于，所述选择电路包括多路复用器，所述多路复用器具有被配置为接收所述数据的第一输入和被配置为接收所述预定值的第二输入。
3.根据权利要求1所述的电路，其特征在于，所述电路进一步包括寄存器，所述寄存器具有被配置为接收所述数据的数据输入以及被配置为响应于时钟信号生成所述数据的数据输出，其中所述数据耦接至所述选择电路的第一输入。
4.根据权利要求1所述的电路，其特征在于，所述电路进一步包括三态缓冲器，所述三态缓冲器耦接在所述选择电路的输出和所述输入/输出端口之间。
5.根据权利要求4所述的电路，其特征在于，所述电路进一步包括第二寄存器，所述第二寄存器具有用于接收缓冲器控制信号的输入，其中所述缓冲器控制信号用于控制所述三态缓冲器。
6.根据权利要求5所述的电路，其特征在于，所述电路进一步包括第二选择电路，所述第二选择电路具有被配置为通过所述第二寄存器接收所述缓冲器控制信号的第一输入以及被配置为接收第二预定值的第二输入。
7.根据权利要求6所述的电路，其特征在于，所述第二选择电路包括多路复用器，所述多路复用器具有被配置为通过所述第二寄存器接收所述缓冲器控制信号的第一输入以及被配置为接收所述第二预定值的第二输入，所述控制电路的输出耦接至所述第二选择电路的控制端。
8.根据权利要求1所述的电路，其特征在于，所述电路进一步包括寄存器，所述寄存器被配置为接收所述数据和时钟信号，所述电路进一步包括同步电路，所述同步电路被配置为接收所述时钟信号和生成同步控制信号，所述同步控制信号耦接至所述选择电路。
9.根据权利要求8所述的电路，其特征在于，所述同步电路包括多个寄存器，所述多个寄存器串联耦接以在数据输入处接收所述同步控制信号以及接收所述时钟信号，其中所述同步控制信号在所述多个寄存器的输出处生成。
10.一种在集成电路器件中配置电路以路由数据的方法，其特征在于，所述方法包括：
将接口电路耦接至输入/输出端口，所述输入/输出端口被配置为接收数据，所述接口电路包括选择电路，所述选择电路使得能够基于控制信号选择所述数据或预定值；
配置控制电路以生成所述控制信号并将所述控制信号输出到所述选择电路，其中所述控制电路被配置为接收第一信号和第二信号，所述第一信号指示初始配置已完成，所述第二信号指示部分重新配置已请求，并且其中所述控制信号是基于所述第一信号和所述第二信号生成的，所述控制信号指示所述初始配置已完成并且所述部分重新配置已请求；
在所述初始配置已完成后，在所述集成电路器件的部分重新配置期间，使所述输入/输出端口保持在预定值；以及
在所述部分重新配置之后，将所述数据提供给所述输入/输出端口。
11.根据权利要求10所述的方法，其特征在于，配置接口电路包括配置多路复用器，所述多路复用器包具有接收所述数据的第一输入和接收所述预定值的第二输入。
12.根据权利要求10所述的方法，其特征在于，所述方法进一步包括配置寄存器，所述寄存器具有接收所述数据的数据输入以及响应于时钟信号生成所述数据的数据输出。
13.根据权利要求10所述的方法，其特征在于，所述方法进一步包括将三态缓冲器耦接在所述选择电路的输出和所述输入/输出端口之间。
14.根据权利要求10所述的方法，其特征在于，所述方法进一步包括配置寄存器以接收所述数据和时钟信号，以及配置同步电路以接收所述时钟信号和生成同步控制信号，所述同步控制信号耦接至所述选择电路。
15.根据权利要求10所述的方法，其特征在于，所述方法进一步将存储器耦接至所述输入/输出端口，其中在所述部分重新配置期间，所述输入/输出端口处的值被保持在所述预定值。
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