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CN113016074B - 半导体器件 - Google Patents

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CN113016074B
CN113016074B CN202180001018.1A CN202180001018A CN113016074B CN 113016074 B CN113016074 B CN 113016074B CN 202180001018 A CN202180001018 A CN 202180001018A CN 113016074 B CN113016074 B CN 113016074B
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Abstract

一种半导体器件包括栅极电极，第一和第二钝化层，第一和第二场板。栅极电极设置在氮基半导体层上方。第一钝化层覆盖栅极电极。第一场板设置在第一钝化层上。第一钝化层具有被第一场板覆盖的第一部分和未被第一场板覆盖的第二部分。第二钝化层覆盖第一场板。第二场板设置在第二钝化层上方。第二钝化层有被第二场板覆盖的第一部分和未被第二场板覆盖的第二部分。第一钝化层的第一和第二部分之间的厚度差小于第二钝化层的第一和第二部分之间的厚度差。

Description

半导体器件
技术领域
本发明总体来说为涉及半导体器件。更具体地说，本发明涉及一种高电子迁移率晶体管(high-electron-mobility transistors,HEMT)半导体器件，其具有位于栅极电极上的多场板，以改善其性能。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是在高功率开关和高频应用观点。HEMT利用两种不同带隙材料间的异质结界面形成类量子阱结构，可容纳二维电子气(2DEG)区域，满足高功率/频率器件的要求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)和调制掺杂FETs(modulation-doped FETs, MODFET)。目前，需要提高HMET器件的成品率，从而使其适合大规模生产。
发明内容
根据本发明的一个方面，提供了一种氮基半导体器件。氮基半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极、第一钝化层、第一场板、第二钝化层和第二场板。第一氮基半导体层设置在衬底上方。第二氮基半导体层设置在第一氮基半导体层上，并且具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。第一钝化层设置在第二氮基半导体层上并覆盖栅极电极。第一场板设置在栅极电极和第一钝化层上，其中第一钝化层具有覆盖有第一场板的第一部分，且未被第一场板覆盖的第二部分。第二钝化层设置在第一钝化层上并覆盖第一场板。第二场板设置在第一场板和第二钝化层上。第二钝化层具有覆盖有第二场板的第一部分，且未被第二场板覆盖的第二部分。第一钝化层的第一和第二部分之间的厚度差小于第二钝化层的第一和第二部分之间的厚度差。
根据本发明的一个方面，提供了一种制造半导体器件的方法。所述方法包括以下步骤。在衬底上方形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上方形成栅极电极。在第二氮基半导体层上形成第一钝化层以覆盖栅极电极。在第一钝化层上形成第一覆盖场板。利用湿蚀刻工艺，将第一覆盖场板图案化以在栅极电极上方形成第一场板。在第一钝化层上形成第二钝化层以覆盖第一场板。在第二钝化层上形成第二覆盖场板。使用干蚀刻工艺将第二覆盖场板图案化以在第一场板上方形成第二场板。
根据本发明的一个方面，提供了一种氮基半导体器件。氮基半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极、第一钝化层、第二钝化层、第二场板和第三钝化层。第一氮基半导体层设置在衬底上方。第二氮基半导体层设置在第一氮基半导体层上，并且具有大于第一氮基半导体层的带隙的带隙。栅极电极设置在第二氮基半导体层上方。第一钝化层设置在第二氮基半导体层上并覆盖栅极电极。第一场板覆盖第一钝化层的第一区域。第二钝化层设置在第一钝化层上并覆盖第一场板，其中第二钝化层覆盖与第一钝化层的第一区域紧靠的第一钝化层的第二区域。第二场板覆盖第二钝化层的第一区域。第三钝化层设置在第二钝化层上并覆盖第二场板。第三钝化层覆盖紧靠第二钝化层的第一区域的第二钝化层的第二区域。第一钝化层的第一和第二区域相对于第二氮基半导体层的高度差小于第二钝化层的第一和第二区域相对于第二氮基半导体层的高度差。
通过应用上述配置，由于第一钝化层的第一部分和第二部分之间的厚度差将会是零或接近零，故在形成第一场板之后，在第一钝化层之上形成的层可以位于符合器件设计的位置(例如，在第一钝化层上形成的钝化层118和场板124)，从而避免半导体器件的性能降低。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本发明内容的各观点。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
图1A是根据本发明的一些实施例的半导体器件的布局；
图1B和图1C分别是图1A中半导体器件的1B-1B'线和1C-1C'线的横截面图；
图2是图1C中区域的放大图；
图3A-3M说明根据本发明的一些实施例的用于制造半导体器件的方法的不同阶段；
图4是根据本发明的一些实施例的半导体器件的横截面图；以及
图5是根据本发明的一些实施例的半导体器件的横截面图。
具体实施方式
于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本发明内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式布置在空间中，对此的前提为，本发明内容的实施方式的优点不因如此布置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于设备的制造条件造成的。本发明内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。
于下面的描述中，半导体器件和其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围和精神的情况下进行修改，包括添加和/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
图1A是根据本发明的一些实施例的半导体器件100A的布局。所述布局示出了半导体器件100A的栅极电极114、场板122和124以及源极/漏极(S/D)电极126之间的关系。这些元件可以构成半导体器件100A中的晶体管的一部分。所述布局反映了半导体器件100A的俯视图，这意味着所述布局反映了栅极电极114、场板122和124以及S/D电极126形成为层，并且沿着垂直于这些层的方向观看。下面提供半导体器件100A的更多结构细节。
图1B和图1C分别是横跨图1A中的半导体器件100A的线1B-1B'和线1C-1C'的横截面图。半导体器件100A还包括衬底102、氮基半导体层104和106、栅极结构110、钝化层116、118、120、130、138、通孔(via)132、136、图案化导电层134，140以及保护层142。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于硅、矽锗(SiGe)、碳化矽(SiC)、砷化镓、p掺杂硅、n掺杂硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的半导体材料。在一些实施例中，衬底102可例如包括但不限于，第III族元素、第IV族元素、第V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可例如包括但不限于，一个或多个其他特征，例如掺杂区、埋层、外延(epitaxy)层或其组合。
氮基半导体层104设置在衬底102上。氮基半导体层104的示例性材料可例如包括但不限于，氮化物或III-V族化合物，例如氮化鎵(GaN)、氮化鋁(AlN)、氮化銦(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。氮基半导体层106设置在氮基半导体层104上。氮基半导体层106的示例性材料可例如包括，但不限于，氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1–x–y)N((其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。
可选择氮基半导体层104和106的示例性材料，使得氮基半导体层106具有的带隙大于氮基半导体层104的带隙(即禁带宽度)，此使其间的电子亲和力不同并在两者之间形成异质结(heterojunction)。例如，当氮基半导体层104是未掺杂GaN层(其带隙约3.4ev)时，氮基半导体层106可以被选择为AlGaN层(其带隙约4.0ev)。因此，氮基半导体层104和106可以分别用作通道层和阻挡层。在通道层与阻挡层之间的结合界面处产生三角形阱势，使电子在三角阱势中积聚，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，半导体器件 100A可包括至少一个氮化镓(GaN)基的高电子迁移率晶体管(HEMT)。
在一些实施例中，半导体装置100A还可以包括缓冲层、成核层或其组合(未示出)。缓冲层可以设置在衬底102和氮基半导体层104之间。缓冲层可以配置为减少衬底102和氮基半导体层104之间的晶格和热不匹配，从而改进由于不匹配/差异而产生的缺陷。缓冲层可包括III-V族化合物。III-V族化合物例如包括，但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料可以进一步例如包括，但不限于氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(AlInGaN)或其组合。成核层可以在衬底102和缓冲层之间形成。成核层可以配置为提供过渡，以适应缓冲层的衬底102和III族氮化物层之间的不匹配。例如，成核层的示例性材料可以包括但不限于氮化铝或其任何合金。
栅极结构110设置在氮基半导体层106之上/上方。每个栅极结构110可选择性地包括图1A中提及的p型掺杂的III-V族化合物半导体层112和栅极电极114。p型掺杂的III-V族化合物半导体层112和栅极电极114堆叠在氮基半导体层106上。p型掺杂的III-V族化合物半导体层112位于氮基半导体层106和栅极电极114之间。在一些实施例中，每个栅极结构110还可选择性地包括p型掺杂的III-V族化合物半导体层112和栅极电极114之间的可选介电层(未示出)。
在图1B和1C中，半导体器件100A是增强模式(enhancement mode)器件，当栅极电极114处于大约零偏压(bias)时，其处于常闭状态(normally-off state)。具体而言，p型掺杂的 III-V族化合物半导体层112可与氮基半导体层106形成至少一个p-n结以耗尽2DEG区域，使得与相应栅极结构110下方的2DEG区域的至少一个区块相比2DEG区域的其余部分具有不同的特性(例如，不同的电子浓度)，且因此被阻断。由于这种机制，半导体器件100A具有常闭特性。换言之，当没有电压施加到栅极电极114或施加到栅极电极114的电压小于阈值电压(即，在栅极结构110下方形成反型层所需的最小电压)时，栅极结构110下方的2DEG区域的区块持续被阻挡，因此没有电流流过。此外，通过提供p型掺杂的III-V族化合物半导体层112，减少了栅极漏电流并且实现了关断状态(off-state)期间阈值电压的增加。
在一些实施例中，可以省略p型掺杂的III-V族化合物半导体层112，使得半导体器件100A是耗尽模式(depletion-mode)器件，这意味着半导体器件100A在零栅极-源极电压(gate-source voltage)下处于常开(normally-on state)状态。
p型掺杂的III-V族化合物半导体层112的示例性材料可例如包括，但不限于，p型掺杂的III-V族氮化物半导体材料，像是p型氮化镓(p-type GaN)、p型氮化铝镓(p-typeAlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-type AlInN)、p型氮化铟镓(p-typeInGaN)、 p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施方式中，可通过使用p型杂质，像是铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)来实现p型掺杂材料。在一些实施方式中，氮基半导体层 104包括未掺杂的氮化镓(GaN)，氮基半导体层106包括氮化铝镓(AlGaN)，而p型掺杂的III- V族化合物半导体层112是p型氮化镓(GaN)层，此p型氮化镓(GaN)层可向上弯曲下方层的能带结构，并耗尽2DEG区域的相应区，以使半导体器件100A满足关闭状态的条件。在一些实施方式中，栅极电极114的示例性材料例如可包括金属或金属化合物。栅极电极114可以形成为单层层体，或具有相同或不同组份的多层层体。栅极电极114的示例性材料可包括但不限于钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、其他金属化合物、氮化物、氧化物、硅化物、掺杂半导体、金属合金或其组合。可选的介电结构例如可包括但不限于一层或多层的介电材料。介电材料的示例性材料可包括但不限于，一或多层的氧化物层，氧化硅(SiOx)层、氮化硅(SiNx))层、高介电常数(high-k)材料(像是二氧化铪(HfO2)、氧化铝(Al2O3)、二氧化钛(TiO2)、锆氧化铪(HfZrO)、氧化钽(Ta2O3))、矽酸铪(HfSiO4)、二氧化锆(ZrO2))、矽酸锆(ZrSiO2)等)或其组合。
S/D电极126设置在氮基半导体层106上。“S/D”电极意味着S/D电极126中的每一个可以用作源极电极或漏极电极，这取决于器件设计。S/D电极126可以位于对应的栅极结构110的两个相对侧，尽管可以使用其他配置，特别是当在器件中使用多个源极、漏极或栅极电极时。栅极结构110中的每一个栅极结构110可以被设置成使得栅极结构110中的每一个栅极结构110位于S/D电极126中的至少两个S/D电极126之间。栅极结构110和S/D电极126可共同作为至少一个具有2DEG区域的氮基/氮化镓(GaN)基的HEMT，其可被称为氮基/氮化镓(GaN)基的半导体器件。在图1C的示例性图示中，一对相邻S/D电极126相对于其间的栅极结构110是对称的。在一些实施例中，相邻的一对S/D电极126相对于其间的栅极结构110是不对称的。即，S/D电极126中的其中一个S/D电极126可以比S/D电极126 中的另一个S/D电极126更接近栅极结构110。
在一些实施例中，S/D电极126可包括，但不限于金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。S/D电极126的示例性材料可包括，例如但不限于钛(Ti)、铝矽(AlSi)、氮化钛(TiN)或其组合。S/D电极126可以是相同或不同组成的单层或多层。在一些实施例中，S/D电极126与氮基半导体层106形成欧姆接触。可通过向S/D电极126施加钛(Ti)、铝(Al)或其他合适材料来实现欧姆接触。在一些实施例中，每个S/D电极126由至少一个共形层和导电填料形成。共形层可以包覆导电填料。共形层的示例性材料，例如但不限于钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝矽(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填料的示例性材料可包括但不限于铝矽(AlSi)、铝铜(AlCu)或其组合。
钝化层116、118、120设置在氮基半导体层106上。钝化层116、118、120依次堆叠在氮基半导体层106上。钝化层116、118、120可用于保护目的或用于增强器件的电特性(例如，通过提供不同层/元件之间/之间的电隔离效应)。钝化层116覆盖氮基半导体层106的顶面。钝化层116可覆盖栅极结构110。钝化层116可至少覆盖栅极结构110的相对的两个侧壁。S/D电极126可穿透/穿过钝化层116、118、120以接触氮基半导体层106。钝化层116、 118、120的示例性材料可例如包括但不限于，氮化硅(SiNX)、氧化硅(SiOX)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(PEOX)或其组合。在一些实施例中，钝化层116、118、120中的至少一个可以是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/ 氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
场板122和124设置在栅极结构110上方。场板122位于钝化层116和118之间。场板124位于钝化层118和120之间。即，钝化层116、场板122、钝化层118、场板124和钝化层120依次堆叠/形成在氮基半导体层106上。每个场板122和124各自位于至少两个S/D 电极126之间。场板122和124的示例性材料可以包括但不限于导电材料，例如钛(Ti)、钽 (Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。在一些实施例中，还可以使用诸如铝(Al)、铜 (Cu)掺杂硅等其他导电材料以及包括这些材料的合金。
形成场板122的过程可以不同于场板124的过程，这有利于改善半导体器件100A的电特性。原因之一是这种方法可以避免半导体器件100A具有的配置偏离其设计。
例如，关于包括由底部钝化层、底部场板、顶部钝化层和顶部场板形成的堆叠结构的半导体器件。底部场板的形成可包括将导电覆盖层图案化以形成底部场板。然而，在图案化期间，底部钝化层的一些部分将被移除(靠近底部钝化层的顶面的部分)，导致底部钝化层的厚度减小。因此，由于底部钝化层的厚度减小，顶部钝化层和底部钝化层上的顶部场板所形成的位置将会低于其原设计的位置。因此，半导体器件的稳定性会受到影响，并且半导体器件的性能会减弱。
参考图2，其为图1C中的区块2A的放大图，图示示出了由于使用不同工艺形成场板122和124的所导致的详细结构特征。
钝化层116设置在氮基半导体层106上。钝化层116覆盖栅极电极114。因此，钝化层116与栅极电极114共形，以便在氮基半导体层106上方与栅极电极114形成突出部分。
场板122设置在栅极电极114和钝化层116上。钝化层116的至少一部分覆盖有场板122，并且钝化层116的其余部分未被场板122覆盖(但是仍然可以被其他层覆盖)。为了说明，钝化层116具有被场板122覆盖的部分116A和未被场板122覆盖的部分116B。此外，场板122横向跨越栅极电极114。更具体地，在如图2的横截面图中，栅极电极114在氮基半导体层106上的垂直投影完全地落在场板122在氮基半导体层106上的垂直投影内。这种配置的原因是，在操作条件下，横向HEMT装置中的电场分布可能不均匀。电场在栅极边缘向漏极处达到最大值，导致击穿和电流崩溃。因此，实施场板设计以降低栅极电极边缘处的峰值电场，提高电场分布的均匀性，从而提高击穿电压。
钝化层118设置在钝化层116上并覆盖场板122。钝化层118覆盖钝化层116的部分116B。更具体地说，钝化层116可以具有两个彼此紧靠的区域，其中一个区域被场板122覆盖，另一个区域未被场板122覆盖但被钝化层118覆盖。
第二场板124设置在场板122和钝化层118上方。钝化层118的至少一部分覆盖有场板124，并且钝化层118的其余部分未被场板124覆盖(但是仍然可以被其他层覆盖)。为了说明，钝化层118具有被场板124覆盖的部分118A和未被场板124覆盖的部分118B。此外，场板124横向跨越栅极电极114。场板124进一步横向跨越场板122。也就是说，场板124可以横向跨越钝化层116的部分116A和116B之间的界面，因此场板124直接位于部分116A 和116B之间的界面之上。更具体地说，在如图2所示的横截面图中，栅极电极114在氮基半导体层106上的垂直投影完全落在场板124在氮基半导体层106上的垂直投影内。在如图 2的横截面图中，场板124在氮基半导体层106上的垂直投影完全落在场板124在氮基半导体层106上的垂直投影内。即，场板124比场板122进一步横向延伸以减小场板122边缘处的峰值电场。原因与上述类似。由于场板124的进一步延伸，钝化层116的部分116A和 116B之间的界面比钝化层118的部分118A和118B之间的界面更靠近栅极电极114，此通过场板124的配置将有利于改进场板122边缘处的峰值电场。
在一些实施例中，场板122的厚度与场板124的厚度大致相同。在一些实施例中，场板122的厚度大于场板124的厚度。在一些实施例中，场板122的厚度小于场板124的厚度。场板122和124之间的厚度关系可取决于实际要求，例如电场分布的设计或工艺条件。
钝化层120设置在钝化层118上，覆盖场板124。钝化层120覆盖钝化层118的部分118B。更具体地说，钝化层118可以具有两个相互紧靠的区域，其中一个区域覆盖有场板124，另一个区域未被场板124覆盖，但覆盖有钝化层120。
关于形成场板122和124的工艺之间的至少一个差异，它们采用不同的方法进行图案化。通过使用湿蚀刻工艺可以实现场板122的图案化，并且可以通过使用干蚀刻工艺来实现场板124的图案化。在这观点，湿蚀刻工艺的化学过程可以提供高的蚀刻选择性。高蚀刻选择性意味着相对于目标材料，蚀刻速率更强，但相对于非目标材料则较弱。相比之下，湿蚀刻工艺具有选择性低的缺点。使用干蚀刻对场板124进行图案化的原因之一是，干蚀刻涉及离子轰击，例如反应离子蚀刻(reactive-ion etching,RIE)，并且具有快速蚀刻的特点，并且相对于目标材料是可控的。尽管干蚀刻具有低选择性，但在低选择性和以上优点之间的权衡可以为次低的场板(即场板124)提供积极的效果。
在这观点，在场板122的图案化过程中，钝化层116(例如，其部分116B)可以不受蚀刻，因此将保留其轮廓。因此，在对场板122进行图案化后，钝化层116的部分116A的厚度可以保持相同或几乎相同(即，减少的数量可以忽略不计)。另一方面，在场板124的图案化期间，钝化层118(例如，其部分118B)会因自场板124暴露而被蚀刻，此也被称为过度蚀刻(over-etching)，故钝化层118将改变其轮廓。因此，在对场板124进行图案化后，钝化层118的部分118B的厚度显着减小。尽管在钝化层118上发生过度蚀刻，但已建立完成了场板122和124的垂直位置，使得过度蚀刻不会显着影响半导体器件100A的性能。但是，由于用于场板124的干蚀刻具有良好的可控性，可以提高用于制造半导体器件100A的过程的效率(例如，加快制造过程)。
关于过度蚀刻，钝化层118的蚀刻部分118B将具有侧面和顶面。部分118B的侧面位于部分118A和部分118A的顶面之间。部分118B的侧面与部分118B的顶面形成钝角。部分118B的顶面的位置低于部分118B的侧面的位置。钝化层120形成以覆盖部分118B的侧面和顶面，从而在其间形成界面/接触区域。其中界面/接触区域的位置低于部分118A的位置。
因此，在形成场板122之后，钝化层116的部分116A和116B之间的厚度差为零或近似为零。在形成场板124之后，钝化层118的部分118A和118B之间的厚度差显著大于零，此被标记为图2中的厚度差TD。因此，钝化层116的部分116A和116B之间的厚度差小于钝化层118的部分118A和118B之间的厚度差TD。由于钝化层116的部分116A和116B 之间的厚度差为零或近似为零，因此在形成场板122之后且形成在钝化层116上方的层可以位于符合装置设计的位置(例如钝化层118和场板124)，从而避免对半导体器件100A的性能造成有害影响。
换句话说，对于氮基半导体层106来说，钝化层116的区域在高度H1处被场板122的边缘覆盖；未被场板122覆盖的钝化层116的区域具有高度H2；被场板124边缘覆盖的钝化层118的区域具有高度H3；未被场板124覆盖的钝化层118的区域具有高度H4；并且高度H1和H2之间的差小于高度H3和H4之间的差。
此外，湿蚀刻和干蚀刻之间的差异将会在场板122和124的边缘/侧壁处产生不同轮廓。场板122具有从钝化层116向上延伸的侧壁SW1。场板122的侧壁SW1向内凹陷以接收钝化层118。场板124具有倾斜侧壁SW2，其大致终止于在钝化层118的部分118A和 118B之间的界面处。产生这种差异的原因与各向同性蚀刻和各向异性蚀刻有关，其分别是由湿蚀刻和干蚀刻造成。例如，场板122和124可以分别通过将具有相同导电材料的两个导电覆盖层图案化来形成，而图案化制程通过湿蚀刻和干蚀刻来执行。结果，场板122和124 可以具有相同的导电材料，并且场板122的侧壁SW1具有的轮廓不同于场板124的倾斜侧壁SW2具有的轮廓。此外，场板122和124可以具有不同的粗糙度。在一些实施例中，倾斜侧壁SW2的表面粗糙度大于侧壁SW1的表面粗糙度。在此，表面粗糙度是指表面结构的一个组成部分(即，其尺寸尺度远小于其层厚度)。
由于场板122的侧壁SW1是通过湿蚀刻的各向同性工艺形成的，因此场板122的侧壁SW1是弯曲的。例如，从场板122的顶面到底面，场板122的侧壁SW1和突出部分(即，由栅极电极114和钝化层116形成)之间的距离先减小后增大，如图2中的距离D1、D2和 D3所示。距离D1-D3之间的关系为D1>D2和D3>D2。
由于场板124的侧壁SW2是通过干蚀刻的各向异性工艺形成的，因此场板124的侧壁SW2是平坦且倾斜的。例如，场板124的倾斜侧壁SW2从钝化层118向上延伸并且相对于钝化层118的顶面(例如，钝化层118的部分118A的顶面或部分118B的侧面)倾斜。此外，由于在钝化层118的部分118B处发生过度蚀刻，因此钝化层118的部分118B的侧面和顶面低于场板124的倾斜侧壁SW2。部分118B的侧面可以具有平坦和倾斜的轮廓。部分118B的侧面可以从倾斜侧壁SW2倾斜地延伸到低于部分118A的顶面的位置。倾斜侧壁SW2和部分118B的侧面的倾斜程度可以不同，这是由于两者之间的蚀刻选择性不同(即，场板124和钝化层118相对于同一蚀刻剂具有不同的蚀刻速率)。
参考图1B和1C，钝化层130设置在钝化层120和S/D电极126的上方。钝化层130 覆盖钝化层120和S/D电极126。钝化层130可用作平坦层，其具有支撑其他层/元件的水平顶面。在一些实施例中，钝化层130可以形成为更厚，并且在钝化层130上执行平坦化工艺 (例如化学机械抛光(chemical mechanical polish,CMP)工艺)以去除多余部分，从而形成水平顶面。钝化层130的示例性材料可例如包括但不限于，氮化硅(SiNX)、氧化硅(SiOX)、氮化硅 (Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(PEOX)或其组合。在一些实施例中，钝化层130是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
通孔132设置在钝化层130内。通孔132穿过钝化层130。通孔132纵向延伸以分别与栅极结构110、场板122和124以及S/D电极126电耦合。通孔132的上表面未被钝化层 130覆盖。通孔132的示例性材料可以包括但不限于导电材料，例如金属或合金。
图案化导电层134设置在钝化层130和通孔132上。图案化导电层134与通孔132接触。图案化导电层134可具有金属线、焊盘、迹线或其组合，使得图案化导电层134可形成至少一个电路。图案化导电层134的示例性材料可以包括但不限于导电材料。图案化导电层134可包括具有银(Ag)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、钛(Ti)、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。
钝化层138设置在钝化层130和图案化导电层134的上方。钝化层138覆盖钝化层130和图案化导电层134。钝化层138可用作平坦层，其具有支撑其他层/元件的水平顶面。
在一些实施例中，钝化层138可以形成为更厚，并且在钝化层138上执行平坦化处理(例如 CMP处理)以去除多余部分，从而形成水平顶面。钝化层138的示例性材料可包括但不限于例如氮化硅(SiNX)、氧化硅(SiOX)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(PEOX)或其组合。
在一些实施例中，钝化层138是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
通孔136设置在钝化层138内。通孔136穿过钝化层138。通孔136纵向延伸至与图案化导电层134电耦合。通孔136的上表面未被钝化层136覆盖。例如，通孔136的示例性材料例如可以包括但不限于导电材料、金属或合金。
在钝化层138和通孔136上方设置有图案化导电层140。图案化导电层140与通孔136接触。图案化导电层140可以具有金属线、衬垫、走线或其组合，使得图案化导电层140能够形成至少一个电路。例如，图案化导电层140的示例性材料可以包括但不限于导电材料。图案化导电层140可包括具有银(Ag)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、钛(Ti)、其合金、其氧化物、其氮化物或其组合的单层薄膜或多层膜。
图案化导电层134或140的电路可以连接不同的层/元件，使这些层或元件具有相同的电位。例如，分别将通孔132A、132B和132C设置在栅极电极114、场板122和场板124 上并电耦合。通过这样的连接方式，栅极电极114、场板122和场板124可以通过图案化导电层134的电路彼此电连接，以具有相同的电位，因此场板122和124可以作为栅极场板。
保护层142设置在钝化层138和图案化导电层140上方。保护层142覆盖钝化层138和图案化导电层140。保护层142可以防止图案化导电层140氧化。图案化导电层140的一些部分可以通过保护层142中的开口暴露，这样的配置可用以电连接到外部元件(例如外部电路)。
图3A-3M中示出了用于制造半导体器件100A的方法的不同阶段，如下所述。在下文中，沉积技术例如可包括但不限于原子层沉积(atomic layer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机 CVD(metal organic CVD,MOCVD)、等离子体CVD(plasma enhanced CVD,PECVD)、低压 CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assistedvapor deposition)、外延生长(epitaxial growth)或其他合适工艺。
参考图3A，提供衬底102。通过使用上述沉积技术，可以在衬底102上方依次形成氮基半导体层104和106。通过使用上述沉积技术，可以在氮基半导体层106上方依次形成 p型掺杂的III-V族化合物半导体覆盖层111和导电覆盖层113。
参考图3B，将p型掺杂III-V族化合物半导体覆盖层(blanket p-type doped III-V compound semiconductor layer)111和导电覆盖层(blanket conductive layer)113图案化以在氮基半导体层106上形成多个栅极结构110。每个栅极结构110包括p型掺杂的III-V族化合物半导体层112和栅极电极114。可以通过光刻、曝光和显影、蚀刻、其他合适的过程或其组合来执行图案形成过程。通过使用上述沉积技术，可以形成钝化层116以覆盖栅极结构110的表面。通过覆盖栅极结构110，钝化层116可以在具有栅极电极114的氮基半导体层106上方形成多个突出部分。
参考图3C，通过使用上述沉积技术，可以在钝化层116上方依次形成导电覆盖层121 和掩模层150。掩模层150可以在对其进行图案化期间用作导电覆盖层121的湿蚀刻掩模。在一些实施例中，导电覆盖层121由氮化钛(TiN)制成，并且掩模层150由氧化硅(SiOX)(例如，二氧化硅(SiO2)制成。
参照图3D，掩模层150被图案化以形成具有开口的掩模层152。部分的导电覆盖层121从掩模层152的开口暴露。通过执行图案化处理，可以将掩模层152的轮廓转移到导电覆盖层121。
参考图3E，将导电覆盖层121图案化以在栅极电极114上方形成场板122。场板122具有的轮廓与掩模层150具有的轮廓相似，使得场板122可以横向跨越相应的栅极电极114。图案化过程可以通过湿蚀刻工艺来执行。在湿蚀刻工艺中，掩模层152可保护底部的导电覆盖层121的部分。因此，从掩模层152的开口露出的导电覆盖层121的部分被移除。如上所述，湿蚀刻工艺可以提供高选择性，因此在钝化层116处不会发生过度蚀刻，因此钝化层 116的厚度可以保持相同或几乎相同。在一些实施例中，导电覆盖层121由氮化钛(TiN)制成，钝化层116由氮化硅(Si3N4)制成，使得它们在湿蚀刻工艺中对相同蚀刻剂具有高选择性。
参照图3F，移除掩模层152。然后，利用上述沉积技术，可以在钝化层116和场板122上依次形成钝化层118和导电覆盖层123。钝化层118可覆盖钝化层116和场板122。导电覆盖层123可形成以覆盖钝化层118。
参照图3G，使用上述沉积技术，可以在导电覆盖层123上/上方形成掩膜层154。掩膜层154可以在图案化期间作为导电覆盖层123的干蚀刻掩膜。在一些实施例中，导电覆盖层121由氮化钛(TiN)构成，掩膜层154由感光材料(例如聚合物、敏化剂和溶剂的组合物)制成。
参照图3H，将掩膜层154进行图案化，以形成具有开口的掩膜层156。导电覆盖层123的某些部分从掩膜层156的开口中暴露。通过执行图案化处理，掩膜层156的轮廓可以转移到导电覆盖层123。在图3H的示例性图示中，可以使用干蚀刻处理来执行图案化处理。例如，干蚀刻处理是RIE过程，其应用来自等离子体源的高能离子158轰击导电覆盖层123 的暴露部分，并与之反应以去除该部分，从而实现图案化。在图案化之后，导电覆盖层123 形成为场板124。
参照图3I，在进行图案化后，移除掩膜层156。场板124形成在场板122上方。场板横向跨过场板122。然后，利用上述沉积技术，可以在钝化层118和场板124上方形成钝化层120。钝化层120可形成以覆盖钝化层118和场板124。
参照图3J，通过移除钝化层116、118、120的某些部分，可形成S/D区域160。氮基半导体层106的至少一部分暴露于S/D区域160。
参照图3K，在图3J的结果结构上方形成导电覆盖层125。导电覆盖层125与图3J的所成结构共形。导电覆盖层125可形成为覆盖氮基半导体层106和钝化层116、118、120。导电覆盖层125可形成为填充S/D区域160，从而与氮基半导体层106接触。下一步骤是对导电覆盖层125进行图案化。根据所需要求，可以将导电覆盖层125图案化以具有不同的轮廓。
参考图3L，其示出了对导电覆盖层125的图案化结果之一，通过对导电覆盖层125进行图案化来形成S/D电极126。去除导电覆盖层125的一些部分，并且S/D区域160内的导电覆盖层125的其余部分保留用作S/D电极126。在一些实施例中，整个S/D电极126(即，剩余的导电覆盖层125)低于钝化层120。在一些实施例中，导电覆盖层125可以形成为更厚，使得S/D电极126(即，剩余的导电覆盖层125)处于高于钝化层120的位置。
参考图3M，其示出了导电覆盖层125的另一个图案化结果，以与图3L中相同的方式形成S/D电极126。导电覆盖层125的另一剩余部分127位于钝化层120上并且与S/D电极126分离。部分127可以用作场板122和124上方的至少一个栅极场板，并且进一步横向跨越场板122和124。即，图案化导电覆盖层125不仅可以形成S/D电极126，而且还可以形成栅极场板。因此，S/D电极126和栅极场板的形成可以集成到一个步骤中。
在形成S/D电极126之后，可以执行后续过程以在图3L或3M的所成结构上形成钝化层、通孔和图案化导电层，从而获得图1A-1C的结构。形成用作平坦层的钝化层的工艺包括化学机械抛光(chemical mechanical polish,CMP)工艺。形成通孔的过程包括形成导电层和移除导电层的多余部分。用于形成图案化导电层的工艺包括光刻、曝光和显影、蚀刻、其他合适工艺或其组合。
图4是根据本发明的一些实施例的半导体器件100B的横截面图。在本实施例中，如图4的示例性图示所示，场板122具有两个相对侧壁SW1A和SW1B，两个相对侧壁SW1A 和SW1B相对于其间的栅极结构的栅极电极114不对称。为了不使绘图过于复杂，场板122 的侧壁SW1A和SW1B被描绘为平坦的。实际上，场板122的侧壁SW1A和SW1B从钝化层116向上延伸并且向内凹陷以接收钝化层118。关于不对称性，从侧壁SW1A到栅极电极 114的距离D4不同于从侧壁SW1B到栅极电极114的距离D5。距离D4小于距离D5。在半导体器件100C中，场板122和124也可以分别通过湿蚀刻和干蚀刻工艺来图案化，因此本发明的场板设计是灵活的，可以满足不同的器件要求。
图5是根据本发明的一些实施例的半导体器件100C的横截面图。在本实施例中，如图5的示例性图示所示，场板124具有两个相对侧壁SW2A和SW2B，两个相对侧壁SW2A 和SW2B相对于其间的栅极结构的栅极电极114不对称。为了不使绘图过于复杂，场板124 的侧壁SW2A和SW2B被描绘为垂直平坦。实际上，场板124的侧壁SW2A和SW2B从钝化层120向上延伸并且倾斜。关于不对称性，从侧壁SW2A到栅极电极114的距离D6不同于从侧壁SW2B到栅极电极114的距离D7。距离D6小于距离D7。在半导体器件100C中，场板122和124也可以分别通过湿蚀刻和干蚀刻工艺来图案化，因此本发明的场板设计是灵活的，可以满足不同的器件要求。
本发明的以上描述是为了达到说明和描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显著地，可存在许多修改和变化。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本发明的各种实施方式以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”和“约”，其为用于描述和解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
虽然已经参考本揭露内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本揭露内容中所呈现的工艺与实际装置之间可能存在区别。本揭露内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本公开的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。

Claims (20)

1.一种半导体器件，其特征在于，包括：
第一氮基半导体层，设置在衬底之上方；
第二氮基半导体层，设置在所述第一氮基半导体层上，且其具有的带隙大于所述第一氮基半导体层的带隙；
栅极电极，设置在所述第二氮基半导体层之上方；
第一钝化层，设置在所述第二氮基半导体层上，且覆盖所述栅极电极；
第一场板，设置在所述栅极电极和所述第一钝化层上，其中所述第一钝化层具有覆盖有所述第一场板的第一部分，且未被所述第一场板覆盖的第二部分；
第二钝化层，设置在所述第一钝化层上，且覆盖所述第一场板；以及
第二场板，设置在所述第一场板和所述第二钝化层上方，其中所述第二钝化层具有覆盖有所述第二场板的第一部分，且未被所述第二场板覆盖的第二部分，其中所述第一钝化层的所述第一部分和所述第二部分之间的厚度差小于所述第二钝化层的所述第一部分和所述第二部分之间的厚度差，且所述第二钝化层的所述第一部分的厚度大于所述第二钝化层的所述第二部分的厚度。
2.根据权利要求1所述的半导体器件，其特征在于，其中所述第一场板具有侧壁，其从所述第一钝化层向上延伸并向内凹陷以接收所述第二钝化层。
3.根据权利要求2所述的半导体器件，其特征在于，其中所述第一钝化层与所述栅极电极共形，以便在具有所述栅极电极的所述第二氮基半导体层上方形成突出部分，并且其中，所述第一场板的所述侧壁与所述突出部分之间的距离从所述第一场板的上表面到所述第一场板的下表面先减少再增加。
4.根据权利要求2所述的半导体器件，其特征在于，其中所述第一场板和所述第二场板具有相同的导电材料，并且所述第一场板的所述侧壁具有的轮廓与所述第二场板的侧壁具有的轮廓不同。
5.根据权利要求1所述的半导体器件，其特征在于，其中所述第一场板横向跨越所述栅极电极，且所述第二场板横向跨越所述第一场板。
6.根据权利要求5所述的半导体器件，其特征在于，其中所述第二场板横向跨越所述第一钝化层的所述第一部分和所述第二部分之间的界面。
7.根据权利要求1所述的半导体器件，其特征在于，其中，所述第二钝化层的所述第二部分具有倾斜侧面，所述倾斜侧面终止于所述第二钝化层的所述第一部分和所述第二部分之间的界面处。
8.根据权利要求7所述的半导体器件，其特征在于，其中所述第二钝化层的所述第二部分具有连接所述倾斜侧面的顶面，且其位于低于所述第二钝化层的所述第一部分的顶面的位置。
9.根据权利要求8所述的半导体器件，其特征在于，其中所述第二场板具有倾斜侧壁，其从所述第二钝化层向上延伸，且相对于所述第二钝化层的所述第二部分的所述顶面倾斜。
10.根据权利要求1所述的半导体器件，其特征在于，其中所述第一钝化层的所述第一部分和所述第二部分之间的界面比所述第二钝化层的所述第一部分和所述第二部分之间的界面更靠近所述栅极电极。
11.根据权利要求1所述的半导体器件，其特征在于，还包括：
第一通孔，设置在所述栅极电极上并与所述栅极电极电耦合；
第二通孔，设置在所述第一场板上并与所述第一场板电耦合；
第三通孔，设置在所述第二场板上并与所述第二场板电耦合；以及
至少一个图案化导电层，设置在所述第一通孔、所述第二通孔和所述第三通孔上并与所述第一通孔、所述第二通孔和所述第三通孔电耦合。
12.根据权利要求1所述的半导体器件，其特征在于，其中所述第一场板具有第一侧壁，其具有第一表面粗糙度，其中所述第二场板具有第二侧壁，其具有第二表面粗糙度，其中所述第二表面粗糙度大于所述第一表面粗糙度。
13.根据权利要求1所述的半导体器件，其特征在于，其中所述第一场板的厚度与所述第二场板的厚度相同。
14.根据权利要求1所述的半导体器件，其特征在于，还包括一对设置在所述第二氮基半导体层之上方的源极/漏极(S/D)电极，其中所述栅极电极、所述第一场板和所述第二场板位于所述源极/漏极电极之间。
15.根据权利要求1所述的半导体器件，其特征在于，其中所述第一场板具有彼此相对的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁从所述第一钝化层向上延伸且向内凹陷以接收所述第二钝化层，且从所述第一侧壁到所述栅极电极的距离不同于从所述第二侧壁到所述栅极电极的距离。
16.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层，设置在衬底上方；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且具有的带隙大于第一氮基半导体层的带隙；
栅极电极，设置在所述第二氮基半导体层上方；
第一钝化层，设置在所述第二氮基半导体层上并覆盖所述栅极电极；
第一场板，设置成覆盖所述第一钝化层的第一区域；
第二钝化层，设置在所述第一钝化层上并覆盖所述第一场板，其中所述第二钝化层覆盖所述第一钝化层的第二区域，且所述第一钝化层的所述第二区域紧靠所述第一钝化层的所述第一区域；
第二场板，覆盖所述第二钝化层的所述第一区域；以及
第三钝化层，设置在所述第二钝化层上并覆盖所述第二场板，其中所述第三钝化层覆盖所述第二钝化层的第二区域，且所述第二钝化层的所述第二区域紧靠所述第二钝化层的第一区域，其中所述第一钝化层的所述第一区域和所述第二区域相对于所述第二氮基半导体层的高度差小于所述第二钝化层的所述第一区域和所述第二区域相对于所述第二氮基半导体层的高度差，且所述第二钝化层的所述第一区域相对于所述第二氮基半导体层的高度大于所述第二钝化层相对于所述第二氮基半导体层的高度。
17.根据权利要求16所述的半导体器件，其特征在于，其中所述第一钝化层的所述第一区域和所述第二区域之间的界面在所述第一区域的正下方。
18.根据权利要求16所述的半导体器件，其特征在于，其中所述第三钝化层覆盖所述第二钝化层的侧面和顶面。
19.根据权利要求18所述的半导体器件，其特征在于，其中所述第二钝化层的所述侧面与所述第二钝化层的所述顶面形成钝角。
20.根据权利要求16所述的半导体器件，其特征在于，其中所述第二钝化层和所述第三钝化层之间的界面的位置低于所述第二钝化层的所述第一区域。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114270533B (zh) * 2021-02-19 2024-01-02 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
WO2022174400A1 (en) * 2021-02-19 2022-08-25 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN114597173B (zh) * 2021-05-11 2023-04-07 英诺赛科(苏州)半导体有限公司 集成半导体器件及其制造方法
WO2023010564A1 (en) * 2021-08-06 2023-02-09 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing thereof
WO2023015493A1 (en) * 2021-08-11 2023-02-16 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and manufacturing method thereof
CN114175267B (zh) * 2021-08-17 2023-12-22 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
US20230080636A1 (en) * 2021-09-15 2023-03-16 Gan Systems Inc. Device structure for power semiconductor transistor
WO2023070372A1 (en) * 2021-10-27 2023-05-04 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
US20240038852A1 (en) * 2021-11-10 2024-02-01 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN114586176B (zh) * 2021-12-31 2024-01-23 英诺赛科(苏州)半导体有限公司 氮基双向开关器件及其制造方法
CN114496802B (zh) * 2022-04-14 2022-06-24 北京智芯微电子科技有限公司 Ldmosfet器件的制作方法及ldmosfet器件
TW202410448A (zh) * 2022-08-29 2024-03-01 聯華電子股份有限公司 半導體裝置以及其製作方法
CN115663025B (zh) * 2022-11-04 2024-01-02 英诺赛科(苏州)半导体有限公司 氮化物基半导体器件及其制造方法
CN115621312B (zh) * 2022-12-13 2023-12-05 英诺赛科(苏州)半导体有限公司 一种半导体装置及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050147A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置
CN111261714A (zh) * 2020-02-27 2020-06-09 常熟理工学院 一种具有高可靠性的氮化镓功率器件及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7573078B2 (en) 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US20060226442A1 (en) 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US7388236B2 (en) * 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
US7488643B2 (en) * 2006-06-21 2009-02-10 International Business Machines Corporation MIM capacitor and method of making same
JP5689869B2 (ja) 2009-04-08 2015-03-25 エフィシエント パワー コンヴァーション コーポレーション エンハンスメントモードＧａＮＨＥＭＴデバイス、及びその製造方法
US9576868B2 (en) * 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
US9024324B2 (en) * 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
US9269789B2 (en) 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
CN105659370A (zh) * 2013-10-22 2016-06-08 株式会社半导体能源研究所 显示装置
US9613930B2 (en) * 2013-10-25 2017-04-04 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
US9425301B2 (en) 2014-04-30 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall passivation for HEMT devices
US10229978B2 (en) 2014-06-06 2019-03-12 Delta Electronics, Inc. Semiconductor device and manufacturing method thereof
US9601608B2 (en) * 2014-11-13 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for a gallium nitride (GaN) high electron mobility transistor
US10056478B2 (en) 2015-11-06 2018-08-21 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof
CN107068739B (zh) * 2017-03-29 2019-12-03 西安电子科技大学 弧形栅场板电流孔径功率器件
US11508821B2 (en) 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
CN109659361B (zh) * 2017-10-12 2022-03-04 电力集成公司 用于异质结器件的栅极堆叠体
JP2020150193A (ja) 2019-03-15 2020-09-17 株式会社東芝 半導体装置
CN111987141A (zh) 2019-05-22 2020-11-24 世界先进积体电路股份有限公司 半导体装置及其制造方法
US11075271B2 (en) * 2019-10-14 2021-07-27 Cree, Inc. Stepped field plates with proximity to conduction channel and related fabrication methods
US11355596B2 (en) 2019-12-17 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. High power device with self-aligned field plate
CN111509041B (zh) 2020-04-17 2024-06-11 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
CN111613666B (zh) * 2020-06-04 2023-04-18 英诺赛科（珠海）科技有限公司 半导体组件及其制造方法
CN111682065B (zh) 2020-06-19 2023-04-18 英诺赛科（珠海）科技有限公司 具有非对称栅极结构的半导体器件
WO2022000472A1 (en) * 2020-07-03 2022-01-06 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and fabrication method thereof
WO2022174400A1 (en) * 2021-02-19 2022-08-25 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050147A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置
CN111261714A (zh) * 2020-02-27 2020-06-09 常熟理工学院 一种具有高可靠性的氮化镓功率器件及其制备方法

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Publication number Publication date
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