CN112926281A - 一种数字集成电路的智能模块分析方法 - Google Patents
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Abstract
本发明公开了一种数字集成电路的智能模块分析方法，包括以下步骤：S10，原始网表的初步整理；S20，对于模块，计算模块之间的相关系数：遍历当前所有的模块，依次选择一个模块M，计算它与其它各个模块的相关系数；S30，选择一个模块，查找其最大匹配项是否满足合并条件；S40，是，则合并模块；S50，否，则判断是否为最后一个模块；S60，是最后一个模块，则判断是否满足预设整理要求，是，则结束；否，则返回S20；不是最后一个模块，则返回S30。本发明对数字电路网表的进行分析，通过分析网表中器件之间的相互关系，智能地将器件整理到不同的模块中去，可以极大的提高数字电路网表的分析整理效率。
Description
技术领域
本发明属于电子电路领域，具体涉及一种数字集成电路的智能模块分析方法。
背景技术
在集成电路的逆向分析技术中，数字电路的分析整理是一个重要分支。随着集成电路生产工艺的提升，芯片中集成的器件数量呈指数上升，对电路分析整理提出了越来越高的要求。
在集成电路的正向设计中，工程师是根据设计需求划分模块，参见图1，划分为module1-module5，用高级硬件描述语言分别描述相关模块功能，然后经综合、布局布线工具软件处理后，得到最终的器件版图。
而逆向分析则是一个完全相反的过程，工程师首先面对的是一个蛛网般庞杂混乱的器件网络，参见图2，尚且只是一个器件网表的局部，然后通过梳理一点点理解这些器件的关系和用途，最终将这些器件根据功能划分到一层层不同的模块中去。通常工程师需要根据自己的经验整理器件并将之模块化，边理解边整理，整理模块的过程就是一步步理解网表的过程。这种人工的分析过程不仅需要耗费大量的时间，而且对工程师的能力有非常高的要求。有时遇上特别复杂的器件连接关系，甚至会让工程师一筹莫展，花费大量时间也难有寸进。
发明内容
鉴于以上存在的技术问题，本发明用于提供一种对数字电路网表进行分析，通过分析网表中器件之间的相互关系，智能地将器件整理到不同的模块中去，可以极大的提高数字电路网表的分析整理效率。
采用如下的技术方案：
S10，原始网表的初步整理：数字电路网表中的器件分为组合逻辑器件、触发器和锁存器，根据器件类别，对强相关的器件进行最初始的模块合并；
S20，对于模块，计算模块之间的相关系数：遍历当前所有的模块，依次选择一个模块M，计算它与其它各个模块的相关系数；
S30，选择一个模块，查找其最大匹配项是否满足合并条件；
S40，是，则合并模块；
S50，否，则判断是否为最后一个模块；
S60，是最后一个模块，则判断是否满足预设整理要求，是，则结束；否，则返回S20；
不是最后一个模块，则返回S30；
其中，S20中对于器件，亦与上述步骤相同。
优选地，所述原始网表的初步整理包括以下步骤：
S11，遍历网表中的所有组合逻辑器件，将所有的组合逻辑锥合并成独立模块；
S12，遍历网表中的所有网线，分析其驱动的器件列表，即一个或多个输入引脚连接至该网线的所有器件，如果该网线所驱动的器件都为相同类型器件，且器件数量小于预设数值，将所驱动的器件合并成独立模块。
优选地，所述计算模块之间的相关系数，为一模块M和另一模块S的相关系数计算公式：
CMS＝KMS_Inputs×CMS_Inputs+KMS_Outputs×CMS_Outputs+KSM_Outputs×CSM_Outputs；
其中，KMS_Inputs、KMS_Outputs、KSM_Outputs为三个预设的常数，用于调整不同相关系数的权重；
包括以下步骤：
S21，输入相关系数CMS_Inputs反应两个模块的输入引脚相关程度，遍历所有输入引脚，对于同时输入一模块M和另一模块S的网线，计算相关值Vnet_input并累加至输入相关系数CMS_Inputs；
Vnet_input＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输入引脚数量；
S22，输出相关系数CMS_Outputs反应一模块M的输出引脚和另一模块S的输入引脚的相关程度，遍历一模块M的所有输出引脚，对应连接到另一模块S输入引脚的网线，计算相关值Vnet_output并累加至输出相关系数CMS_Outputs；
Vnet_output＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输出引脚数量；
S23，输出相关系数CSM_Outputs反应另一模块S的输出引脚和一模块M的输入引脚的相关程度，遍历另一模块S的所有输出引脚，对应连接到一模块M输入引脚的网线，计算相关值Vnet_output并累加至输出相关系数CSM_Outputs；
Vnet_output＝((网线在S中负载器件数量+网线在M中负载器件数量)/网线总负载器件数量)/S输出引脚数量。
优选地，所述选择一个模块，查找其最大匹配项是否满足合并条件，为遍历一模块M的相关系数列表，选择与其相关系数最高的另一模块S；搜索另一模块S的相关系数列表，判断模块M是否与其相关系数最高或彼此相关系数之和最高；对于器件，亦与上述判断方法一致。
优选地，所述合并模块，为先进行预合并，预合并通过后再进行正式合并；其中，导致预合并失败的原因包括合并后器件数目过多或合并后模块效率因子降低过多，其中模块效率因子为模块器件数除以模块输入输出引脚数目之和。
采用本发明具有如下的有益效果：完全填补了当前数字电路网表中组合逻辑环路分析整理的空白，当前业内针对组合逻辑环路缺乏自动化的处理方法，基本完全是依靠人工进行处理，或是人工逻辑分析化简，或是置之不理只在必要时人工加约束处理，给数字电路网表分析工作造成极大的障碍。使用本发明所述的方法，通过程序化方法实现，可以极大的减轻集成电路逆向分析工程师的人工工作量，提高处理组合逻辑环路的速度和准确性。
本发明提供的数字集成电路中数字集成电路的智能模块分析方法，对原始的数字网表进行初始整理，依据器件类别和基本连接关系进行初始的合并；对于初始整理后网表中的模块/器件进行遍历，计算所有模块/器件两两之间的相关系数，并据此判断是否有合适的合并目标；合并符合判断条件的模块/器件，直至网表整理满足预设要求。相比于现有技术中的分析整理方法，至少具有以下优点：
1.通过程序化的方法，初始庞杂混乱的器件，依据前述算法不断地智能合并，自动生长成为一个个功能合理的模块；
2.将传统的人工先理解后整理，变为先程序整理后人工理解，极大地减轻了工程师的工作量。
附图说明
图1为现有技术的数字集成电路划分模块示意图；
图2为现有技术的器件网络示意图；
图3为本发明实施例的数字集成电路的智能模块分析方法的步骤流程图；
图4为本发明实施例的数字集成电路的智能模块分析方法的S21输入相关系数CMS_Inputs遍历示意图；
图5为本发明实施例的数字集成电路的智能模块分析方法的S22输出相关系数CMS_Onputs遍历示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
参见图3，本发明公开了一种数字集成电路的智能模块分析方法，
包括以下步骤：
S10，原始网表的初步整理：数字电路网表中的器件分为组合逻辑器件、触发器和锁存器，根据器件类别，对强相关的器件进行最初始的模块合并；
S20，对于模块，计算模块之间的相关系数：遍历当前所有的模块，依次选择一个模块M，计算它与其它各个模块的相关系数；
S30，选择一个模块，查找其最大匹配项是否满足合并条件；
S40，是，则合并模块；
S50，否，则判断是否为最后一个模块；
S60，是最后一个模块，则判断是否满足预设整理要求，是，则结束；否，则返回S20；
不是最后一个模块，则返回S30；
其中，S20中对于器件，亦与上述步骤相同。
S10具体实施例
原始网表的初步整理中，合并需要根据具体项目状况选择合适参数，所得到的结果不一定是最优解，却可以大幅节省后续算法的处理时间。后续处理时间与模块或器件数量的平方成正比，经过初步整理模块或器件数量通常只有原始网表的三分之一不到，节约的时间是很显著的。
具体包括以下步骤：
S11，遍历网表中的所有组合逻辑器件，将所有的组合逻辑锥合并成独立模块；组合逻辑锥是指一组组合逻辑器件，其合并成模块后，模块的输出就是其中一个组合逻辑器件的输出(可以为单个引脚，也可以为多个引脚)，其他组合逻辑器件的输出都直接或间接连接到这一个组合逻辑器件的输入，而不与模块外任何其他器件相连。
S12，遍历网表中的所有网线，分析其驱动的器件列表，即一个或多个输入引脚连接至该网线的所有器件，如果该网线所驱动的器件都为相同类型器件，且器件数量小于预设数值，将所驱动的器件合并成独立模块。
S20具体实施例
计算模块之间的相关系数，为一模块M和另一模块S的相关系数计算公式：
CMS＝KMS_Inputs×CMS_Inputs+KMS_Outputs×CMS_Outputs+KSM_Outputs×CSM_Outputs；
其中，KMS_Inputs、KMS_Outputs、KSM_Outputs为三个预设的常数，用于调整不同相关系数的权重；
包括以下步骤：
S21，输入相关系数CMS_Inputs反应两个模块的输入引脚相关程度，遍历所有输入引脚，对于同时输入一模块M和另一模块S的网线，计算相关值Vnet_input并累加至输入相关系数CMS_Inputs；
Vnet_input＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输入引脚数量；
参见图4，模块M的n个输入网线中，输入1、输入2等会同时输入模块S。这些网线又可能同时输入其他模块或器件X1-Xj、Y1-Yj。
S22，输出相关系数CMS_Outputs反应一模块M的输出引脚和另一模块S的输入引脚的相关程度，遍历一模块M的所有输出引脚，对应连接到另一模块S输入引脚的网线，计算相关值Vnet_output并累加至输出相关系数CMS_Outputs；
Vnet_output＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输出引脚数量；
参见图5，模块M的n个输出网线中，输出1、输出2等会输入模块S。这些网线又可能同时输入其他模块或器件X1-Xj、Y1-Yj。
S23，输出相关系数CSM_Outputs反应另一模块S的输出引脚和一模块M的输入引脚的相关程度，遍历另一模块S的所有输出引脚，对应连接到一模块M输入引脚的网线，计算相关值Vnet_output并累加至输出相关系数CSM_Outputs；
Vnet_output＝((网线在S中负载器件数量+网线在M中负载器件数量)/网线总负载器件数量)/S输出引脚数量。
S30具体实施例
选择一个模块，查找其最大匹配项是否满足合并条件，为遍历一模块M的相关系数列表，选择与其相关系数最高的另一模块S；搜索另一模块S的相关系数列表，判断模块M是否与其相关系数最高或彼此相关系数之和最高；对于器件，亦与上述判断方法一致。
S40具体实施例
合并模块，为先进行预合并，预合并通过后再进行正式合并；其中，导致预合并失败的原因包括合并后器件数目过多或合并后模块效率因子降低过多，其中模块效率因子为模块器件数除以模块输入输出引脚数目之和。
S50，判断不是最后一个模块或器件，则重复S30-S40，直至遍历所有的模块或器件。此时经过一个周期的模块或器件的搜索、合并，模块或器件数量已经减少，若已经满足预设的整理要求，比如顶层模块/器件数量小于某数值，则网表整理结束；否则继续重复上述S20-S40，直至满足预设整理要求。
本发明提供的方法，完全填补了当前数字电路网表分析整理的空白。当前业内对于数字电路的整理缺乏自动化的处理方法，基本完全是依靠人工进行处理，边理解边整理，或者说是先理解后整理，耗费大量的时间还常常需要不断反复。使用本发明所述的方法，通过程序化方法实现，利用大量的数据分析智能地先行将模块整理出来，工程师再对照模块理解网表。这种先整理后理解的工作模式，可以极大的减轻集成电路逆向分析工程师的人工工作量，提高数字电路分析整理的效率和质量。
应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本发明的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种形式和细节的改变。
Claims (5)
1.一种数字集成电路的智能模块分析方法，其特征在于，包括以下步骤：
S10，原始网表的初步整理：数字电路网表中的器件分为组合逻辑器件、触发器和锁存器，根据器件类别，对强相关的器件进行最初始的模块合并；
S20，对于模块，计算模块之间的相关系数：遍历当前所有的模块，依次选择一个模块M，计算它与其它各个模块的相关系数；
S30，选择一个模块，查找其最大匹配项是否满足合并条件；
S40，是，则合并模块；
S50，否，则判断是否为最后一个模块；
S60，是最后一个模块，则判断是否满足预设整理要求，是，则结束；否，则返回S20；
不是最后一个模块，则返回S30；
其中，S20中对于器件，亦与上述步骤相同。
2.如权利要求1所述的一种数字集成电路的智能模块分析方法，其特征在于，所述原始网表的初步整理包括以下步骤：
S11，遍历网表中的所有组合逻辑器件，将所有的组合逻辑锥合并成独立模块；
S12，遍历网表中的所有网线，分析其驱动的器件列表，即一个或多个输入引脚连接至该网线的所有器件，如果该网线所驱动的器件都为相同类型器件，且器件数量小于预设数值，将所驱动的器件合并成独立模块。
3.如权利要求1所述的一种数字集成电路的智能模块分析方法，其特征在于，所述计算模块之间的相关系数，为一模块M和另一模块S的相关系数计算公式：
CMS＝KMS_Inputs×CMS_Inputs+KMS_Outputs×CMS_Outputs+KSM_Outputs×CSM_Outputs；
其中，KMS_Inputs、KMS_Outputs、KSM_Outputs为三个预设的常数，用于调整不同相关系数的权重；
包括以下步骤：
S21，输入相关系数CMS_Inputs反应两个模块的输入引脚相关程度，遍历所有输入引脚，对于同时输入一模块M和另一模块S的网线，计算相关值Vnet_input并累加至输入相关系数CMS_Inputs；
Vnet_input＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输入引脚数量；
S22，输出相关系数CMS_Outputs反应一模块M的输出引脚和另一模块S的输入引脚的相关程度，遍历一模块M的所有输出引脚，对应连接到另一模块S输入引脚的网线，计算相关值Vnet_output并累加至输出相关系数CMS_Outputs；
Vnet_output＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输出引脚数量；
S23，输出相关系数CSM_Outputs反应另一模块S的输出引脚和一模块M的输入引脚的相关程度，遍历另一模块S的所有输出引脚，对应连接到一模块M输入引脚的网线，计算相关值Vnet_output并累加至输出相关系数CSM_Outputs；
Vnet_output＝((网线在S中负载器件数量+网线在M中负载器件数量)/网线总负载器件数量)/S输出引脚数量。
4.如权利要求1所述的一种数字集成电路的智能模块分析方法，其特征在于，所述选择一个模块，查找其最大匹配项是否满足合并条件，为遍历一模块M的相关系数列表，选择与其相关系数最高的另一模块S；搜索另一模块S的相关系数列表，判断模块M是否与其相关系数最高或彼此相关系数之和最高；对于器件，亦与上述判断方法一致。
5.如权利要求1所述的一种数字集成电路的智能模块分析方法，其特征在于，所述合并模块，为先进行预合并，预合并通过后再进行正式合并；其中，导致预合并失败的原因包括合并后器件数目过多或合并后模块效率因子降低过多，其中模块效率因子为模块器件数除以模块输入输出引脚数目之和。
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