[go: up one dir, main page]

CN112913009A - 半导体装置以及引线框材料 - Google Patents

半导体装置以及引线框材料 Download PDF

Info

Publication number
CN112913009A
CN112913009A CN201980070979.0A CN201980070979A CN112913009A CN 112913009 A CN112913009 A CN 112913009A CN 201980070979 A CN201980070979 A CN 201980070979A CN 112913009 A CN112913009 A CN 112913009A
Authority
CN
China
Prior art keywords
substrate
lead frame
connection electrode
built
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980070979.0A
Other languages
English (en)
Other versions
CN112913009B (zh
Inventor
梅田宗一郎
久徳淳志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Publication of CN112913009A publication Critical patent/CN112913009A/zh
Application granted granted Critical
Publication of CN112913009B publication Critical patent/CN112913009B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for individual devices of subclass H10D
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及的半导体装置1包括：内置基板2，安装有半导体芯片3，且表面形成有包含电气路径端子23的端子；引线框4，具有：经由导电性接合构件6与半导体芯片3的表面电连接的芯片连接电极部41、与内置基板2的电气路径端子23电连接的基板连接电极部42、以及从平面上看从芯片连接电极部41或从基板连接电极部42向外侧伸出的水平面支撑部43；以及引脚端子5，在与引线框4的基板连接电极部42电连接的同时，沿与基板连接电极部的平面相垂直的方向竖立，其中，水平面支撑部43从平面上看伸出至比内置基板2更靠近外侧的位置。根据本发明，就能够提供一种具备良好的外部连接端子前端间距精度的引脚端子结构的半导体装置。

Description

半导体装置以及引线框材料
技术领域
本发明涉及一种半导体装置以及引线框材料。
背景技术
以往，专利文献1公开了一种半导体装置，其在内置基板上、或是在安装于内置基板上的半导体芯片上，经由导电性接合构件来接合引线框。这种半导体装置的引线框在制造时，作为引线框材料，在与外框部内侧相连的状态下接合到半导体芯片上和内置基板上，并从外框部切除。另外，在专利文献2中公开了外部连接端子为引脚端子结构的半导体装置。
专利文献1所公开的以往的半导体装置601如图4(a)所示，包括：安装有半导体芯片403的内置基板402；经由导电性接合构件406接合在内置基板402和半导体芯片403上的引线框404；以及将上述的一部分保留后进行树脂密封的模塑树脂407。在制造引线框材料的状态下，引线框404与外框部(未图示)接合的部分445如图4(a)和图4(b)所示，作为外部连接端子从模塑树脂407露出。
在半导体装置401中，引线框404具有：与半导体芯片403的电极接合的芯片连接电极部441、以及从芯片连接电极部441伸出到半导体芯片403的外形外侧的部分443。伸出部分443的前端如图4(c)所示，通过导电性接合构件406与内置基板402上的电气路径端子423的一部分接合。由于伸出部分443隔着薄的导电性接合构件406被内置基板402所支撑，因此在制造引线框404时，就能够以在一定程度上抑制由自重引起的倾斜的状态下来进行接合。
专利文献2所公开的以往的半导体装置501是所谓的引脚端子结构的半导体装置，如图5所示，其具备接合在内置基板502上的引脚端子505来作为外部连接端子。引脚端子505相对于内置基板502的表面垂直立起，并从模塑树脂507露出。这种引脚端子结构的半导体装置可以缩短电气路径。
先行技术文献
【专利文献1】特开2016-072575号公报
【专利文献2】专利3691402号公报
然而，在上述半导体装置401中，虽然伸出部分443较薄，但由于经仍然通过导电性接合构件406来支撑，因此引线框404仍有可能在因自重而倾斜地的状态下被接合。此外，在半导体装置401中，由于伸出部分443由内置基板402来承载，所以在内置基板402倾斜的情况下，引线框404有可能相对于模塑树脂407被倾斜地接合。如果引线框被倾斜着接合，则存在外部连接端子的前端间距精度恶化的问题。特别是在引脚端子结构的半导体装置的情况下，如果引脚端子立起的表面有倾斜，则引脚端子就会倾斜，导致引脚端子的前端间距精度恶化。
鉴于上述问题，本发明的目的是提供一种外部连接端子的前端间距精度良好的引脚端子结构的半导体装置。另外，本发明的目的还在于提供一种用于外部连接端子的前端间距精度良好的引脚端子结构的半导体装置的引线框材料。
发明内容
【1】本发明涉及的半导体装置，其特征在于，包括：
内置基板，安装有半导体芯片，且表面形成有包含电气路径端子的端子；
引线框，具有：经由导电性接合构件与所述半导体芯片的表面电连接的芯片连接电极部、与所述内置基板的电气路径端子电连接的基板连接电极部、以及从平面上看从所述芯片连接电极部或从所述基板连接电极部向外侧伸出的水平面支撑部；以及
引脚端子，在与所述引线框的所述基板连接电极部电连接的同时，沿与所述基板连接电极部的平面相垂直的方向竖立，
其中，所述水平面支撑部从平面上看伸出至比所述内置基板更靠近外侧的位置。
【2】在本发明涉及的半导体装置中，
所述水平面支撑部的前端不与所述内置基板以及所述半导体芯片相接触。
【3】在本发明涉及的半导体装置中，
所述芯片连接电极部、所述基板连接电极部、以及所述水平面支撑部延伸在同一平面上，
所述引脚端子经由导电性接合构件与所述内置基板上的所述电气路径端子电连接。
【4】在本发明涉及的半导体装置中，
所述引线框具有作为所述水平面支撑部的第一水平面支撑部和第二水平面支撑部，所述第一水平面支撑部从所述内置基板的一组对边伸出，所述第二水平面支撑部从所述内置基板的另一组对边伸出，
由所述第一水平面支撑部和所述第二水平面支撑部构成水平面支撑机构。
【5】在本发明涉及的半导体装置中，
构成所述水平面支撑机构的多个所述水平面支撑部被形成为具有同等宽度。
【6】在本发明涉及的半导体装置中，
所述芯片连接电极部具有高度与所述半导体芯片的表面的导电性接合构件的厚度相对应的冲压凸起。
【7】在本发明涉及的半导体装置中，
所述内置基板进一步具有绝缘端子，
所述引线框进一步具有经由导电性接合构件与所述绝缘端子电连接的绝缘端子连结部，该绝缘端子连结部除一部分以外全部被模塑树脂覆盖。
【8】本发明涉及的引线框材料，用于被加工成半导体装置中的引线框，所述半导体装置包括：安装有半导体芯片且表面形成有包含电气路径端子的端子的内置基板；以及与所述半导体芯片以及所述内置基板电连接的所述引线框，其特征在于，在与所述内置基板相重叠并从平面上看时，包括：
外框部，用于包围所述内置基板；
芯片连接电极部，其至少一部分与所述半导体芯片重叠；
基板连接电极部，其至少一部分与所述内置基板的所述电气路径端子重叠；
第一水平面支撑部，其一端与所述芯片连接电极部或所述基板连接电极部相连，其另一端与所述外框部相连；以及
第二水平面支撑部，其一端与所述基板连接电极部相连，其另一端位于所述内置基板外侧且不与任何地方相连。
【9】在本发明涉及的引线框材料中，
所述外框部、所述芯片连接电极部、所述基板连接电极部、以及所述水平面支撑部延伸在同一平面上。
【10】在本发明涉及的引线框材料中，
在与所述内置基板相重叠并从平面上看时，在与所述电气路径端子相重叠的位置上形成有通孔。
【11】在本发明涉及的引线框材料中，
在与形成有作为所述端子的一部分的绝缘端子的所述内置基板相重叠并从平面上看时，所述引线框材料进一步包括：
绝缘端子连结部，其一端与所述绝缘端子相重叠，其另一端与所述外框部相连。
发明效果
根据本发明的半导体装置，由于其所具备的引线框具有从平面上看从芯片连接电极部或从基板连接电极部向外侧伸出的水平面支撑部，因此能够在制造时通过固定夹具承受水平面支撑部来抑制倾斜的状态下配置引线框，这样一来，就能够使与引线框接合的外部连接端子获得良好的前端间距精度。另外，根据本发明的半导体装置，由于具备相对于基板连接电极部的平面在垂直方向上竖立的引脚端子，因此能够构成以外部连接端子为引脚端子的引脚端子结构。这样一来，本发明半导体装置就是一种外部连接端子的前端间距精度良好的引脚端子结构的半导体装置。
在本发明的引线框材料中，由于包括：第一水平面支撑部，其一端与芯片连接电极部或基板连接电极部相连，其另一端与外框部相连；以及第二水平面支撑部，其一端与基板连接电极部相连，其另一端位于内置基板外侧且不与任何地方相连，因此，根据本发明的引线框材料，在制造时通过用固定夹具承载第一及第二水平面支撑部就能够在抑制倾斜地情况下配置引线框材料，从而能够使与引线框材料接合的外部连接端子的前端间距精度良好。另外，本发明引线框材料在与内置基板相重叠并从平面上看时，包括：基板连接电极部，其至少一部分与内置基板的电气路径端子重叠，因此能够经由基板连接电极部与内置有针脚端子的内置基板的电气路径端子接合，这样就能够构成以外部连接端子为针脚端子的针脚端子结构。这样一来，本发明的引线框材料就是一种能够用于外部连接端子的前端间距精度良好的引脚端子结构的半导体装置的引线框材料。
附图说明
图1是展示实施例涉及的半导体装置1的示意图。其中，图1(a)是透过半导体装置1的内部的上端面图，图1(b)是A-A截面图，图1(c)是B-B截面图，图1(d)是C-C截面图。
图2是展示实施例涉及的引线框材料40的示意图。
图3是展示安装工序S1中的支撑状态的示意图。其中，图3(a)是上端面图，图3(b)是D-D截面图。
图4是展示以往的半导体装置401的示意图。其中，图4(a)是透过半导体装置401内部的上端面图，图4(b)是E-E截面图，图4(c)是F-F截面图。
图5是展示以往的半导体装置501的截面的示意图。
具体实施例
以下，将基于附图中所示的各实施例，对本发明的半导体装置进行说明。各附图均为示意图，并不一定反映实际的尺寸。
1.实施例中半导体装置1的结构
如图1(a)～(d)所示，实施例涉及的半导体装置1具备：内置基板2、半导体芯片3、引线框4、引脚端子5、以及导电性接合构件6，其中，除了引线框4的一部分和引脚端子5的前端侧以外，均由模塑树脂7进行树脂密封。
内置基板2为电路基板，可以使用适当的基板(例如印刷基板)来作为内置基板2，实施例涉及的内置基板2具体为DCB基板，其具有：绝缘性基材21、用于搭载芯片而露出于绝缘性基材21的一个表面的芯片连接端子22、作为电路的一部分且露出于绝缘性基材21的一个表面的多个电气路径端子23、不与电路电连接且露出于绝缘性基材21一个表面的绝缘端子24、以及露出于绝缘性基材21的另一个面的散热用金属板25。其中，散热用金属板25从模塑树脂7露出。
半导体芯片3安装在内置基板2上。半导体芯片3为IGBT，其具有形成在一个面(内置基板2侧的面)上的集电极31、形成在另一个面(与内置基板2侧的面相反侧的面)上的发射极32、以及形成在与发射极32分离的位置上的栅电极33。集电极31通过导电性接合构件6与内置基板2的芯片连接端子22接合。发射极32通过导电性接合构件6与引线框4接合。栅电极33通过导线和跳线等导电性构件连接在内置基板2上。
引线框4由多块平板状的金属构件构成，其是与后述的一个引线框材料40(参照图2)分离后形成的。引线框4被分割成：与半导体芯片3的集电极31电连接的引线框集电极片4C、与半导体芯片3的发射极32电连接的引线框发射极片4E、与半导体芯片3的栅电极33电连接的引线框栅电极片4G、以及未与半导体芯片电连接的引线框绝缘片4I。引线框4的截面积比导线的截面积更大，因此能够流通大电流。引线框4具有芯片连接电极部41、基板连接电极部42、水平面支撑机构43、以及绝缘端子连结部44。芯片连接电极部41、基板连接电极部42、及水平面支撑机构43沿着同一平面扩展，因此它们的平面高度是固定的。引线框4除了绝缘端子连结部44的一端部以外，全部被模塑树脂7覆盖。
芯片连接电极部41经由导电性接合构件6与半导体芯片3表面的发射极电极32电连接。芯片连接电极部41形成在引线框发射极4E上。在芯片连接电极部41位于半导体芯片3一侧的表面中央部，具有高度与和半导体芯片3之间的导电性接合构件6的厚度对应的冲压凸起41a。当芯片连接电极部41被载置于半导体芯片3上时，冲压凸起41a的顶点与半导体芯片3接触。因此，芯片连接电极部41的表面与半导体芯片3的表面之间被确保具有固定的间隙，并经由足够厚度的导电性接合构件6接合到半导体芯片3。
基板连接电极部42通过后述的引脚端子5与内置基板2的电气路径端子23电连接。在基板连接电极部42上，在与内置基板2重叠时与内置基板2的电气路径端子23相重叠的位置上，形成有与后述的引脚端子5的外形形状对应的通孔42a(一并参照图2)。基板连接电极部42被分别形成在引线框集电极端子4C、引线框发射极端子4E以及引线框栅电极端子4G上。另外，引线框发射极4E上的基板连接电极部42的一部分与芯片连接电极部41相连。
水平面支撑机构43由从平面上看从芯片连接电极部41或基板连接电极部42向外侧伸出的多个水平面支撑部构成。水平面支撑机构43由分别作为水平面支撑部的第一水平面支撑部43a及多个第二水平面支撑部43b构成。第一水平面支撑部43a及第二水平面支撑部43b分别以相同宽度形成。另外，第一水平面支撑部43a及第二水平面支撑部43b的前端不与内置基板2及半导体芯片3相接触，也不与任何地方相连。
第一水平面支撑部43a从内置基板2的一组对边(图1(a)中横向相对的两个边)伸出。第一水平面支撑部43a分别被形成在引线框集电极片4C、引线框发射极片4E和引线框栅电极片4G上。引线框发射极4E上的第一水平面支撑部43a从芯片连接电极部41伸出。
第二水平面支撑部43b从内置基板2的另一组对边(图1(a)中纵向相对的两个边)伸出。第二水平面支撑部43b分别形成在引线框集电极片4C、引线框发射极片4E和引线框栅电极片4G上。此外，引线框发射极4E上的第二水平面支撑部43b从基板连接电极部42伸出。
绝缘端子连结部44经由导电性接合构件6与内置基板2的绝缘端子24电连接。绝缘端子连结部44被弯曲成曲柄(Crank)状，其一端与绝缘端子24连接，另一端从模塑树脂7的侧面稍微露出。绝缘端子连结部44形成在引线框绝缘片4I上。
引脚端子5是一个在中央部具有直径较大的部分的凸缘部5a的细长圆柱状的导电性引脚。针脚端子5在内置于引线框4的通孔42a处从基板2侧的相反侧插入另一侧，其相对于基板连接电极部42的平面在垂直方向上竖立。引脚端子5的一侧的端部通过导电性接合构件6与内置基板2接合，凸缘部5a的一侧的面通过导电性接合构件6与引线框4接合。通过这样，引脚端子5被与引线框4的基板连接电极部42电连接，并且与内置基板2上的电气路径端子23电连接。引脚端子5的另一侧从模塑树脂7的表面突出，作为外部连接端子发挥功能。
导电性接合构件6是具有导电性和粘接性的合金或金属。作为导电性接合构件，可以采用银膏或具有银纳米粒子的导电性粘接剂等，在本实施例中，导电性接合构件6是将焊锡加热熔融而固化后的焊锡。导电性接合构件6可以是无铅焊锡。导电性接合构件6用于内置基板2的各端子、半导体芯片3的各电极、引线框4或引脚端子5之间的多个位置，其将两者机械接合且相互电连接。
可以再用适当的树脂来作为模塑树脂7，除了内置基板2的散热用金属板25的一部分、引线框4的绝缘端子连结部44的一部分以及引线端子5的一部分以外，模塑树脂7对内置基板2、半导体芯片3、引线框4、引线端子5以及导电性接合构件6进行树脂密封。
2.实施例中引线框材料40的结构
如上所述，虽然引线框4由多个连接片构成，但其在制造过程中是从一个引线框材料40上分离后形成的。因此，将其作为用于制造本实施例涉及的半导体装置1的引线框材料40来进行说明。引线框材料40用于被加工成半导体装置1中的引线框4，如图2所示，其包括：外框部45；芯片连接电极部41；基板连接电极部42；第一水平面支撑部43a；第二水平面支撑部43b；以及绝缘端子连结部43b。引线框材料40的外框部45、芯片连接电极部41、基板连接电极部42、第一水平面支撑部43a以及第二水平面支撑部43b均延伸在同一平面上，因此整体上为一块在内侧具有开口和通孔的矩形金属制平板。引线框材料40在制造时通过沿第一切割线CL1和第二切割线CL2进行切割，从而将内侧作为引线框4进行分离。另外，关于引线框材料40中的外框部45以外的部分，由于与前述引线框4的形态基本相同，因此省略详细说明。
引线框材料40中的外框部45具有框体部分45a和连结部分45b，在与内置基板2重叠并从平面上看时，其包围在内置基板2的周围。框体部分45a被形成为矩形框状。也可以在框体部分45a的四个角等处形成定位通孔46。连结部分45b用于连结框体部分45a与内侧作为引线框4的部分。例如，连结部分45b用于连结框体部分45a与第一水平面支撑部43a。在图2中，虽然四处定位通孔46被描绘成圆形，但是考虑到松脱，定位通孔46也可以一部分形成为椭圆形，或者仅形成有两处。
当与内置基板2重叠并从平面上看时，引线框材料40上的芯片连接电极部41的至少一部分与半导体芯片3重叠。在引线框材料40的芯片连接电极部41的中央也形成有冲压凸起41a。
当与内置基板2重叠并从平面上看时，引线框材料40的基板连接电极部42的至少一部分与内置基板2的电气路径端子23重叠。在引线框材料40的基板连接电极部42上，在与内置基板2并从平面上看时，与电气路径端子23不重叠的位置上也形成有通孔42a。
引线框材料40的第一水平面支撑部43a的一端与芯片连接电极部41或基板连接电极部42连接。引线框材料40的第一水平面支撑部43a的另一端在作为引线框4被切断时不与任何地方相连，但在被切断之前与外框部45的连结部分45b相连。
引线框材料40上的第二水平面支撑部43b的一端与基板连接电极部42相连，另一端位于内置基板2的外侧且不与任何地方相连。
当与内置基板2重叠并从平面上看时，引线框材料40中的绝缘端子连结部44的一端与绝缘端子24重叠。另外，引线框材料40的绝缘端子连结部44在另一端作为引线框4被切断时不与任何地方相连，但在被切断之前与外框部45的框体部分45a相连。
3.实施例涉及的半导体装置1的制造过程中的构件安装
在半导体装置1的制造过程中，使用如图3所示的在内侧具有凹部的固定夹具80来进行构件安装。固定夹具80的凹部在与引线框4的一个面和半导体芯片3的一个面的距离尺寸相对应的深度尺寸位置上，具有外形与内置基板2的外形相对应的底面81。固定夹具80的上表面具有引线框材料载置面82，定位引脚83从引线框材料载置面82的一部分与引线框材料40的定位通孔46相对准地突出。底面81与引线框材料载置面82是相互平行的平面。
如图3(b)所示，在半导体装置1的制造过程中的构件安装时，在固定夹具80上配置了：内置基板2、半导体芯片3、在内侧具有引线框4的引线框材料40、管脚端子5以及未固化状态的导电性接合构件6之后，导电性接合构件6固化。
具体来说，首先，将芯片连接端子22朝向上方的内置基板2载置于固定夹具80的底面81。接着，在内置基板2的芯片连接端子22和电气路径端子23上涂布导电性接合构件6(焊锡)。接着，将集电极31朝向下方的半导体芯片3载置于内置有基板2的芯片连接端子22上。接着，在半导体芯片3的发射极32上涂布导电性接合构件6(焊锡)。接着，在固定夹具80的引线框材料载置面82上载置引线框材料40。接着，在引线框材料40的基板连接电极部42上涂布导电性接合构件6(焊锡)。接着，将针脚端子5以与内置下端的基板2的电气路径端子23上的导电性接合构件6接触的方式，插入引线框材料40的基板连接电极部42上的通孔42a并竖立。这样一来，如图3所示，固定夹具80上就配置有了内置基板2、半导体芯片3、引线框4、引脚端子5、以及导电性接合构件6。接着，通过整体加热利用导电性接合构件6将内置基板2、半导体芯片3、在内侧具有引线框4的引线框材料40和引脚端子5一体化。
另外，在半导体装置1的制造过程中的构件安装时，半导体芯片3的栅电极33与内置基板2无论是使用引线来连接还是使用经由导电性接合构件的金属板来连接，都可以根据实际情况适当地在上述具体的步骤中进行电接合。另外，作为焊锡材料，可以使用膏状焊锡材料、固体状焊锡材料(焊膏)或者将它们组合来使用。
4.实施例所涉及的效果
根据半导体装置1，由于具备引线框4，该引线框4具有从平面上看时从芯片连接电极部41或基板连接电极部42伸出到比内置基板2更靠外侧的水平面支撑部43a、43b，就能够在制造时通过固定夹具80支撑水平面支撑部43a、43b在抑制倾斜的状态下配置引线框4，从而仅将与引线框4接合的外部连接端子的前端精度间距保持在良好的水平。另外，根据半导体装置1，由于具备在与基板连接电极部42的平面相垂直的方向上竖立的引脚端子5，所以能够构成以外部连接端子为引脚端子5的引脚端子结构。这样一来，半导体器件1就是一种外部连接端子前端间距精度良好的引脚端子结构的半导体器件。
此外，根据半导体装置1，由于水平面支撑部43a、43b的前端不与内置基板2和半导体芯片3接触且不与任何地方相连，因此，可在制造时将水平面支撑部43a、43b的前端用于引线框4的调平。
另外，在半导体装置1中，由于引线框4的芯片连接电极部41、基板连接电极部42以及水平面支撑部43a、43b延伸在同一平面上，因此在各部位间没有进行弯曲加工等，从而容易提高引线框4各部位的平面精度。而且，在半导体装置1中，引脚端子5经由导电性接合构件6与内置有基板2上的电气路径端子23电连接，因此，半导体装置1能够容易地提高作为外部连接端子的引脚端子5的前端间距精度。
另外，在半导体装置1中，引线框4具有由多个第一水平面支撑部43a和多个第二水平面支撑部43b构成的水平面支撑机构43。该水平面支撑机构43中的第一水平面支撑部43a从内置基板2的一组对边伸出，第二水平面支撑部43b从内置基板2的另一组对边伸出。因此，在制造半导体装置1时，由于也能够沿一个边线以外对引线框4进行支撑，因此就能够在抑制倾斜的情况下来构成引线框4。
另外，在半导体装置1中，构成引线框4的水平面支撑机构43的多个水平面支撑部43a、43b以被形成为相同宽度。因此，在制造半导体装置1时，在使导电性接合构件6固化时，由于能够抑制引线框4的芯片连接电极部41和基板连接电极部42处的热应力偏差，因此就能够在抑制倾斜的情况下来构成引线框4。
另外，在半导体装置1中，引线框4的芯片连接电极部41具有高度与半导体芯片3表面的导电性接合构件6的厚度相对应的冲压凸起41a。因此，在制造半导体装置1时，在使导电性接合构件6固化时，即使半导体芯片3上浮也能够通过冲压凸起41a来抑制，从而能够在半导体芯片3与引线框4之间构成维持性能所需的足够厚度的导电性接合构件6。
另外，在半导体装置1中，引线框4具有经由导电性接合构件6与内置基板2的绝缘端子24电连接的绝缘端子连结部44，绝缘端子连结部44初一部分以外全部被模塑树脂7覆盖。因此，半导体装置1的侧面就不会有与内置基板2的电路相连的端子露出，从而具备优异的耐压性能。
在引线框材料40中，在与内置基板2重叠并从平面上看时，包括：第一水平面支撑部43a，其一端与芯片连接电极部41或基板连接电极部42相连，其另一端与外框部45相连；以及第二水平面支撑部43b，其一端与基板连接电极部42相连，其另一端位于内置基板2外侧且不与任何地方相连。因此，根据本发明的引线框材料40，在制造时通过用固定夹具80承载第一及第二水平面支撑部43a、43b就能够在抑制倾斜地情况下配置引线框材料40，从而能够使与引线框材料40接合的外部连接端子的前端间距精度良好。另外，本发明引线框材料40在与内置基板2相重叠并从平面上看时，包括：基板连接电极部42，其至少一部分与内置基板2的电气路径端子23重叠，因此能够经由基板连接电极部42与内置有针脚端子5的内置基板2的电气路径端子23接合，这样就能够构成以外部连接端子为针脚端子5的针脚端子结构。这样一来，引线框材料40就是一种能够用于外部连接端子的前端间距精度良好的引脚端子结构的半导体装置1的引线框材料。
另外，根据引线框材料40，由于外框部45、芯片连接电极部41、基板连接电极部42以及第一和第二水平面支撑部43a、43b延伸在同一平面上，因此可以提高将内侧切离而形成的引线框4各部分的平面精度。
另外，根据引线框材料40，在与内置基板2重叠并从平面上看时，在与电气路径端子23重叠的位置上形成有通孔42a，因此可以将前端与电气路径端子23向接合的引脚端子5竖立设置。
另外，在引线框材料40中，还进一步包括绝缘端子连结部44，在与形成有绝缘端子24的内置基板2相重叠并从平面上看时，该绝缘端子连结部44的一端与绝缘端子24重叠，另一端与外框部45相连。因此，在制造引线框材料40时，能够利用与不与电路连接的绝缘端子连结部44连接的外框部45支撑半导体装置1的内部构件，从而提高利用模塑树脂7进行树脂密封的作业性。
以上，基于上述实施例对本发明进行了说明，本发明并不限定于上述实施例。在不脱离其主旨的范围内，可以用各种方式来实施，例如也可以进行以下变形。
(1)在上述实施例中记载的材质、形状、位置、大小等仅为示例，可以在不损害本发明的效果的范围内进行变更。
(2)在上述实施方式中，半导体芯片3为IGBT，但是本发明不限于此。半导体芯片3可以是其他三端子半导体元件(例如MOSFET)，也可以是二端子半导体元件(例如二极管)，还可以是四端子及以上的半导体元件(例如晶闸管)。
(3)在上述实施方式中，将半导体装置设仅具备一个半导体芯片，但本发明并不限定于此。例如，半导体装置也可以具备两个半导体芯片，还可以具备三个及以上的半导体芯片。
(4)在上述实施方式中，将半导体装置设为在半导体芯片的一个面具有集电极电极、在另一个面具有发射极电极和栅极电极的所谓纵型的半导体装置，但本发明不限于此。例如，也可以将半导体装置设为在基板侧的相反侧的面具有所有电极的所谓横向型的半导体装置。
(5)虽然在上述实施方式的引线框4中，芯片连接电极部41、基板连接电极部42以及第一和第二水平面支撑部43a、43b延伸在同一平面上，但本发明不限于此。引线框芯片连接电极部、基板连接电极部、以及第一和第二水平面支撑部虽然优选延伸在同一平面上，但也可以部分平行地相互错开。
(6)虽然在上述实施方式的引线框4中，第一水平面支撑部43a的前端与外框部45相连，第二水平面支撑部43b的前端不与任何地方相连，但本发明不限于此。例如，引线框材料也可以是第一水平面支撑部的前端不与任何地方相连，第二水平面支撑部的前端与外框部相连。另外，例如引线框材料也可以是第一水平面支撑部及第二水平面支撑部的前端均与外框部相连。
(7)虽然在上述实施方式中，引线框4具有第一及第二水平面支撑部43a、43b，但本发明并不限定于此。例如引线框也可以仅具有第一及第二水平面支撑部中的任意一个。
(8)虽然在上述实施方式的针脚端子5为圆柱状的结构，但本发明也可以不限于此。例如引脚端子可以是棱柱状的，也可以是薄板状的。
符号说明
1…半导体装置；2…内置基板；3…半导体芯片；4…引线框；5…引脚端子；6…导电性接合构件；7…模塑树脂；23…电气路径端子；24…绝缘端子；40…引线框材料；41…芯片连接电极部；41a…冲压凸起；42…基板连接电极部；43…水平面支撑机构；43a…第一水平面支撑部；43b…第二水平面支撑部；44…绝缘端子连结部；45…外框部。

Claims (11)

1.一种半导体装置，其特征在于，包括：
内置基板，安装有半导体芯片，且表面形成有包含电气路径端子的端子；
引线框，具有：经由导电性接合构件与所述半导体芯片的表面电连接的芯片连接电极部、与所述内置基板的电气路径端子电连接的基板连接电极部、以及从平面上看从所述芯片连接电极部或从所述基板连接电极部向外侧伸出的水平面支撑部；以及
引脚端子，在与所述引线框的所述基板连接电极部电连接的同时，沿与所述基板连接电极部的平面相垂直的方向竖立，
其中，所述水平面支撑部从平面上看伸出至比所述内置基板更靠近外侧的位置。
2.根据权利要求1所述的半导体装置，其特征在于：
其中，所述水平面支撑部的前端不与所述内置基板以及所述半导体芯片相接触。
3.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述芯片连接电极部、所述基板连接电极部、以及所述水平面支撑部延伸在同一平面上，
所述引脚端子经由导电性接合构件与所述内置基板上的所述电气路径端子电连接。
4.根据权利要求1至3中任意一项所述的半导体装置，其特征在于：
其中，所述引线框具有作为所述水平面支撑部的第一水平面支撑部和第二水平面支撑部，所述第一水平面支撑部从所述内置基板的一组对边伸出，所述第二水平面支撑部从所述内置基板的另一组对边伸出，
由所述第一水平面支撑部和所述第二水平面支撑部构成水平面支撑机构。
5.根据权利要求4所述的半导体装置，其特征在于：
其中，构成所述水平面支撑机构的多个所述水平面支撑部被形成为具有同等宽度。
6.根据权利要求1至5中任意一项所述的半导体装置，其特征在于：
其中，所述芯片连接电极部具有高度与所述半导体芯片的表面的导电性接合构件的厚度相对应的冲压凸起。
7.根据权利要求1至6中任意一项所述的半导体装置，其特征在于：
其中，所述内置基板进一步具有绝缘端子，
所述引线框进一步具有经由导电性接合构件与所述绝缘端子电连接的绝缘端子连结部，该绝缘端子连结部除一部分以外全部被模塑树脂覆盖。
8.一种引线框材料，用于被加工成半导体装置中的引线框，所述半导体装置包括：安装有半导体芯片且表面形成有包含电气路径端子的端子的内置基板；以及与所述半导体芯片以及所述内置基板电连接的所述引线框，其特征在于，在与所述内置基板相重叠并从平面上看时，包括：
外框部，用于包围所述内置基板；
芯片连接电极部，其至少一部分与所述半导体芯片重叠；
基板连接电极部，其至少一部分与所述内置基板的所述电气路径端子重叠；
第一水平面支撑部，其一端与所述芯片连接电极部或所述基板连接电极部相连，其另一端与所述外框部相连；以及
第二水平面支撑部，其一端与所述基板连接电极部相连，其另一端位于所述内置基板外侧且不与任何地方相连。
9.根据权利要求8所述的引线框材料，其特征在于：
其中，所述外框部、所述芯片连接电极部、所述基板连接电极部、以及所述水平面支撑部延伸在同一平面上。
10.根据权利要求8或9所述的引线框材料，其特征在于：
其中，在与所述内置基板相重叠并从平面上看时，在与所述电气路径端子相重叠的位置上形成有通孔。
11.根据权利要求8至10中任意一项所述的引线框材料，其特征在于：
其中，在与形成有作为所述端子的一部分的绝缘端子的所述内置基板相重叠并从平面上看时，所述引线框材料进一步包括：
绝缘端子连结部，其一端与所述绝缘端子相重叠，其另一端与所述外框部相连。
CN201980070979.0A 2019-04-10 2019-04-10 半导体装置以及引线框材料 Active CN112913009B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/015614 WO2020208741A1 (ja) 2019-04-10 2019-04-10 半導体装置、及びリードフレーム材

Publications (2)

Publication Number Publication Date
CN112913009A true CN112913009A (zh) 2021-06-04
CN112913009B CN112913009B (zh) 2024-08-16

Family

ID=72751599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980070979.0A Active CN112913009B (zh) 2019-04-10 2019-04-10 半导体装置以及引线框材料

Country Status (5)

Country Link
US (1) US11776929B2 (zh)
JP (1) JP6850938B1 (zh)
CN (1) CN112913009B (zh)
NL (1) NL2025196B1 (zh)
WO (1) WO2020208741A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114300451A (zh) * 2021-12-24 2022-04-08 江苏长电科技股份有限公司 封装结构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11439039B2 (en) 2020-12-07 2022-09-06 Hamilton Sundstrand Corporation Thermal management of electronic devices on a cold plate
JP2023011373A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 半導体装置
JP2023011371A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 端子部材及び半導体装置
JP2023011372A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 半導体装置
JP2023011374A (ja) 2021-07-12 2023-01-24 新電元工業株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136396A (zh) * 2006-08-30 2008-03-05 株式会社电装 包括两片带有多个半导体芯片和电子元件的衬底的功率电子封装件
CN101714545A (zh) * 2005-04-28 2010-05-26 三菱电机株式会社 半导体装置
CN102034769A (zh) * 2009-10-06 2011-04-27 揖斐电株式会社 电路基板以及半导体模块
CN103779311A (zh) * 2012-10-17 2014-05-07 瑞萨电子株式会社 半导体装置及其制造方法
CN107204296A (zh) * 2016-03-18 2017-09-26 富士电机株式会社 模制产品的制造方法及模制产品

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1907075B2 (de) * 1969-02-13 1974-07-04 Semikron Gesellschaft Fuer Gleichrichterbau Und Elektronik Mbh, 8500 Nuernberg Verfahren zur Herstellung von Halbleiter-Kleingleichrichtern
DE10008572B4 (de) 2000-02-24 2007-08-09 Infineon Technologies Ag Verbindungseinrichtung für Leistungshalbleitermodule
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
WO2010131679A1 (ja) * 2009-05-14 2010-11-18 ローム株式会社 半導体装置
JP5691475B2 (ja) * 2010-12-15 2015-04-01 富士電機株式会社 半導体装置およびその製造方法
JP6176320B2 (ja) * 2013-04-25 2017-08-09 富士電機株式会社 半導体装置
JP2016006806A (ja) * 2013-06-05 2016-01-14 富士電機株式会社 半導体装置
KR102153041B1 (ko) * 2013-12-04 2020-09-07 삼성전자주식회사 반도체소자 패키지 및 그 제조방법
JP6305302B2 (ja) 2014-10-02 2018-04-04 三菱電機株式会社 半導体装置およびその製造方法
JP6623811B2 (ja) * 2016-02-16 2019-12-25 富士電機株式会社 半導体モジュールの製造方法及び半導体モジュール
JP6897056B2 (ja) * 2016-10-20 2021-06-30 富士電機株式会社 半導体装置及び半導体装置製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714545A (zh) * 2005-04-28 2010-05-26 三菱电机株式会社 半导体装置
CN101136396A (zh) * 2006-08-30 2008-03-05 株式会社电装 包括两片带有多个半导体芯片和电子元件的衬底的功率电子封装件
CN102034769A (zh) * 2009-10-06 2011-04-27 揖斐电株式会社 电路基板以及半导体模块
CN103779311A (zh) * 2012-10-17 2014-05-07 瑞萨电子株式会社 半导体装置及其制造方法
CN107204296A (zh) * 2016-03-18 2017-09-26 富士电机株式会社 模制产品的制造方法及模制产品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114300451A (zh) * 2021-12-24 2022-04-08 江苏长电科技股份有限公司 封装结构

Also Published As

Publication number Publication date
JP6850938B1 (ja) 2021-03-31
JPWO2020208741A1 (ja) 2021-05-06
NL2025196B1 (en) 2020-10-30
US20210233885A1 (en) 2021-07-29
CN112913009B (zh) 2024-08-16
WO2020208741A1 (ja) 2020-10-15
US11776929B2 (en) 2023-10-03
NL2025196A (en) 2020-10-15

Similar Documents

Publication Publication Date Title
CN112913009B (zh) 半导体装置以及引线框材料
JP5451708B2 (ja) Ｌｅｄパッケージ組立体
US11183444B2 (en) Packaging of a semiconductor device with a plurality of leads
US20160035646A1 (en) Semiconductor device, method for assembling semiconductor device, semiconductor device component, and unit module
US20090057855A1 (en) Semiconductor die package including stand off structures
EP3226292A1 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
EP2690658A1 (en) Power semiconductor module and power unit device
CN107204321B (zh) 半导体装置及半导体装置的制造方法
CN106298717B (zh) 半导体装置
CN101556946B (zh) 形成半导体封装件的方法及其结构
WO2010068652A2 (en) Semiconductor die package with clip interconnection
CN103534796B (zh) 半导体装置和半导体装置的制造方法
KR200482370Y1 (ko) 반도체 패키지를 위한 클립 구조체 및 이를 이용한 반도체 패키지
JP5935374B2 (ja) 半導体モジュールの製造方法
US9666557B2 (en) Small footprint semiconductor package
US20110163432A1 (en) Semiconductor device and method of manufacturing the same
KR101644913B1 (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
JP2011204863A (ja) 半導体装置およびその製造方法
KR20150129269A (ko) 반도체 패키지를 위한 클립 구조체 및 이를 이용한 반도체 패키지, 제조 방법
US11978683B2 (en) Semiconductor apparatus
JP2013143519A (ja) 接続子および樹脂封止型半導体装置
US20230411250A1 (en) Power converter and power converter manufacturing method
CN115579346B (zh) 功率模块的连接结构、封装结构以及制作工艺
US20240304537A1 (en) Electronic device
CN119517922A (zh) 包括功率半导体模块和电流传感器的功率电子系统以及功率半导体模块

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant