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CN112750751B - 集成芯片及其形成方法 - Google Patents

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Abstract

本发明实施例涉及一种集成芯片及其形成方法，集成芯片包括绝缘体上硅衬底，绝缘体上硅衬底具有位于有源层与基础层之间的绝缘体层。半导体器件及浅沟槽隔离结构设置在绝缘体上硅衬底的前侧上。半导体芯结构连续地环绕半导体器件且穿过浅沟槽隔离结构并朝绝缘体上硅衬底的后侧延伸。第一绝缘体衬垫部分及第二绝缘体衬垫部分环绕半导体芯结构的第一最外侧壁及第二最外侧壁。第一绝缘体衬垫部分及第二绝缘体衬垫部分分别具有第一突起及第二突起。第一突起及第二突起配置在浅沟槽隔离结构与绝缘体上硅衬底的绝缘体层之间。

Description

集成芯片及其形成方法
技术领域
本发明实施例涉及一种集成芯片及其形成方法。
背景技术
现代集成芯片包括形成在半导体衬底(例如，硅)上的数百万或数十亿个半导体器件。集成芯片(integrated chip，IC)可根据集成芯片的应用而使用诸多不同类型的半导体器件。为减小集成芯片的面积，可彼此紧靠地形成半导体器件。为防止半导体器件之间发生干扰，正在研究在集成芯片中进行器件隔离的技术及/或特征。其中，深沟槽隔离(deeptrench isolation，DTI)结构是在半导体器件之间提供电隔离以提高器件性能而不会在集成芯片上占据大面积的有发展前景的候选。
发明内容
本发明实施例提供一种集成芯片包括：绝缘体上硅(SOI)衬底，包括位于有源层与基础层之间的绝缘体层；半导体器件，设置在所述绝缘体上硅衬底的前侧上；浅沟槽隔离(STI)结构，位于所述绝缘体上硅衬底的所述前侧上；半导体芯结构，连续地环绕所述半导体器件且在第一方向上从所述绝缘体上硅衬底的所述前侧朝所述绝缘体上硅衬底的后侧延伸，其中所述半导体芯结构延伸穿过所述浅沟槽隔离结构；以及第一绝缘体衬垫部分及第二绝缘体衬垫部分，分别环绕所述半导体芯结构的第一最外侧壁及所述半导体芯结构的第二最外侧壁，其中所述第一绝缘体衬垫部分包括配置在所述浅沟槽隔离结构与所述绝缘体层之间的第一突起，其中所述第一突起在与所述第一方向不同的第二方向上远离所述半导体芯结构的所述第一最外侧壁延伸，且其中所述第二绝缘体衬垫部分包括配置在所述浅沟槽隔离结构与所述绝缘体层之间的第二突起，其中所述第二突起在与所述第二方向相反的第三方向上远离所述半导体芯结构的所述第二最外侧壁延伸。
本发明实施例提供一种集成芯片包括：基础层；有源层，配置在所述基础层之上；绝缘体层，分隔所述有源层与所述基础层；浅沟槽隔离(STI)结构，从所述有源层的顶表面朝所述绝缘体层延伸；以及深沟槽隔离(DTI)结构，连续地分隔所述有源层的内侧区与所述有源层的外侧区，其中所述深沟槽隔离结构延伸穿过所述浅沟槽隔离结构、延伸穿过所述有源层并延伸到所述基础层中，且其中所述深沟槽隔离结构包括：半导体芯结构，从所述有源层延伸到所述基础层；以及绝缘体衬垫结构，覆盖所述半导体芯结构的最外侧壁，其中所述绝缘体衬垫结构及所述半导体芯结构直接接触所述基础层，且其中所述绝缘体衬垫结构在所述绝缘体衬垫结构的不同高度处具有变化的宽度且在位于所述浅沟槽隔离结构与所述绝缘体层之间的高度处具有最大宽度。
本发明实施例提供一种集成芯片的形成方法包括：形成延伸到绝缘体上硅(SOI)衬底的有源层中的浅沟槽隔离(STI)结构；在所述绝缘体上硅衬底的所述有源层之上形成掩蔽层，其中所述掩蔽层包括直接上覆在所述浅沟槽隔离结构上的开口；执行第一移除工艺以移除直接位于所述掩蔽层的所述开口之下的部分所述浅沟槽隔离结构，从而暴露出所述绝缘体上硅衬底的所述有源层；执行第二移除工艺，以在侧向上移除位于所述浅沟槽隔离结构下方的部分所述有源层；执行第三移除工艺，以移除直接位于所述掩蔽层的所述开口之下的所述绝缘体上硅衬底的所述有源层的剩余部分和所述绝缘体上硅衬底的绝缘体层，从而暴露出所述绝缘体上硅衬底的基础层；在由所述第一移除工艺、所述第二移除工艺及所述第三移除工艺界定的所述绝缘体上硅衬底的所述有源层的内表面、所述绝缘体层的内表面及所述基础层的内表面内形成绝缘体衬垫层；执行第四移除工艺以移除覆盖所述绝缘体上硅衬底的所述基础层的部分所述绝缘体衬垫层；以及形成位于所述绝缘体上硅衬底之上且接触所述绝缘体衬垫层的半导体材料。
附图说明
结合附图阅读以下详细说明，能最好地理解本发明的各方面。注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。
图1A及图1B示出具有深沟槽隔离结构的集成芯片的一些实施例的各种视图，所述深沟槽隔离结构环绕半导体器件且包括覆盖半导体芯结构的最外侧壁的绝缘体衬垫结构。
图2到图6示出包括绝缘体衬垫结构的深沟槽隔离结构的一些各种实施例的剖视图，所述绝缘体衬垫结构覆盖半导体芯结构的最外侧壁，其中绝缘体衬垫结构包括第一突起及第二突起。
图7示出具有耦合到接触通孔的深沟槽隔离结构的集成芯片的一些额外实施例的剖视图。
图8A到图18示出在衬底中形成深沟槽隔离结构的方法的一些实施例的各种视图，所述方法包括进行各向同性刻蚀以增大宽度且因此增大深沟槽隔离结构的绝缘体衬垫结构的可靠性。
图19示出阐述图8A到图18的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及布置的具体实例以使本发明简明。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括额外特征可形成在第一特征与第二特征之间以使得第一特征与第二特征不可直接接触的实施例。另外，本发明可在各种实例中重复使用参考编号及/或字母。此重复是出于简明及清晰目的，本质上并不规定所述的各种实施例及/或配置之间的关系。
此外，为便于说明起见，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间相对用语来阐述一个元件或特征与另外的元件或特征之间的关系，如图中所说明。除了图中所绘示的定向之外，所述空间相对用语还旨在囊括器件在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可据此对本文中所使用的空间相对描述符加以解释。
在一些应用中，可将一个以上半导体器件集成到同一衬底上。然而，随着器件尺寸减小及电压操作条件提高(例如，大于100伏特)，可能难以防止电流泄漏、半导体器件之间发生串扰及/或最终的器件性能劣化。为减轻电流泄漏及器件性能劣化，在一些实施例中，举例来说，可将多个半导体器件集成在绝缘体上硅(silicon-on-insulator，SOI)衬底上，其中绝缘体上硅衬底包括有源层与基础层之间的绝缘体层。在其他实施例中，为将半导体器件布置得更靠近彼此且提供更可靠的器件隔离，可形成隔离结构以将半导体器件彼此电隔开。举例来说，可形成填充有多晶硅的深沟槽隔离(DTI)结构以连续地环绕半导体器件中的每一者。DTI结构可延伸到基础层中，以使得多晶硅接触SOI衬底的基础层。可在操作期间将多晶硅接地从而将SOI衬底的基础层接地，以实现电隔离且提高器件性能。
为例如在SOI衬底中形成DTI结构，形成自有源层的顶表面延伸并延伸穿过绝缘体层以暴露出基础层的沟槽。形成绝缘体衬垫以为沟槽加衬。可进行移除工艺以从SOI衬底的基础层移除部分绝缘体衬垫，而绝缘体衬垫保留在由SOI衬底的有源层及绝缘体层界定的沟槽侧壁上。然而，移除工艺可致使绝缘体衬垫的上部部分的厚度减小，进而劣化DTI结构的有效性。举例来说，如果绝缘体衬垫过薄，则绝缘体衬垫的击穿电压可能过小，而绝缘体衬垫可被半导体器件在操作期间所产生的电压偏压击穿。
本发明的各种实施例涉及形成DTI结构的方法，所述方法是增大绝缘体衬垫的上部部分的厚度，使得当执行移除工艺以从SOI衬底的基础层移除绝缘体衬垫时，绝缘体衬垫厚度的减小不会影响到DTI结构性能。因此，在一些实施例中，所得的DTI结构环绕半导体器件且具有击穿电压大于半导体器件所产生的电压偏压的绝缘体衬垫。
图1A示出具有环绕半导体器件的深沟槽隔离(DTI)结构的集成芯片的一些实施例的剖视图100A。
图1A的集成芯片包括嵌置在绝缘体上硅(SOI)衬底101内的DTI结构110。SOI衬底101包括位于基础层102与有源层106之间的绝缘体层104。在一些实施例中，DTI结构110从SOI衬底101的前侧101f朝SOI衬底101的后侧101b延伸达第一高度h1，且接触基础层102。第一高度h1可在与SOI衬底101的前侧101f实质上正交的第一方向124上进行测量。在一些实施例中，第一高度h1处于例如大约4微米与大约8微米之间的范围中。在一些实施例中，集成芯片还包括从SOI衬底101的前侧101f延伸到有源层106中的浅沟槽隔离(STI)结构108。在这些实施例中，DTI结构110可完全延伸穿过STI结构108。
DTI结构110包括环绕半导体芯结构112的最外侧壁的绝缘体衬垫结构114。在一些实施例中，绝缘体衬垫结构114未覆盖半导体芯结构112的最底表面112b，且半导体芯结构112的最底表面112b直接接触SOI衬底101的基础层102。在一些实施例中，绝缘体衬垫结构114将半导体芯结构112与绝缘体层104、有源层106及STI结构108隔开。
在一些实施例中，DTI结构110连续且完全地环绕半导体器件120。半导体器件120可以是例如晶体管器件，例如金属氧化物半导体场效晶体管(metal oxide semiconductorfield effect transistor，MOSFET)，而在其他实施例中，可以是例如包括多个晶体管器件的双极互补金属氧化物半导体双扩散金属氧化物半导体(bipolar complementary metaloxide semiconductor double diffused metal oxide semiconductor，BCD)器件。因此，在一些实施例中，半导体器件120可包括：至少一个漏极区120a，耦合到漏极电压端子VD；源极区120b，耦合到源极电压端子Vs；及栅极电极120d，配置在栅极介电层120c之上且耦合到栅极电压端子VG。
在一些实施例中，半导体器件120可在高电压条件下操作，所述高电压条件可被量化为例如大于100伏特。应了解，其他类型的半导体器件及/或操作电压值也在本发明的范围内。在一些实施例中，DTI结构110可耦合到隔离电压端子Vi。在一些实施例中，可在操作期间将隔离电压端子Vi接地以将半导体芯结构112及基础层102接地，从而将集成在SOI衬底101上的其他器件电隔离。在其他实施例中，可对隔离电压端子Vi施加非零电压偏压，以将集成在SOI衬底101上的其他器件电隔离。
此外，在一些实施例中，绝缘体衬垫结构114包括覆盖半导体芯结构112的第一最外侧壁112f的第一部分114x，且包括覆盖半导体芯结构112的第二最外侧壁112s的第二部分114y。在一些实施例中，绝缘体衬垫结构114的第一部分114x具有在DTI结构110的整个第一高度h1上变化的第一厚度t1，且绝缘体衬垫结构114的第二部分114y具有在DTI结构110的整个第一高度h1上变化的第二厚度t2。在这些实施例中，绝缘体衬垫结构114的第一部分114x包括第一突起114f，且绝缘体衬垫结构114的第二部分114y包括第二突起114s。第一突起114f及第二突起114s可配置在STI结构108与绝缘体层104之间。在这些实施例中，第一突起114f及第二突起114s确保当绝缘体衬垫结构114未被STI结构108环绕时，绝缘体衬垫结构114足够厚以具有足够高的击穿电压，从而有效地将半导体器件120的高电压偏压(例如，大于100伏特)与集成在SOI衬底101上的其他器件隔离。举例来说，在一些实施例中，绝缘体衬垫结构114的第一厚度t1及第二厚度t2至少在低于STI结构108的高度处至少等于约5千埃，以隔离在高电压(例如，大于100伏特)下操作的半导体器件120。
图1B示出包括连续地环绕半导体器件的DTI结构的集成芯片的一些实施例的俯视图100B。在一些实施例中，图1A的剖视图100A可对应于图1B的横截面线AA’。
如图1B的俯视图100B中所说明，DTI结构110及STI结构108可完全且连续地环绕半导体器件120。此外，DTI结构110可连续地将有源层106的内侧区106i与有源层106的外侧区106o隔开。在这些实施例中，半导体器件120配置在有源层106的内侧区106i上，且其他器件可配置在有源层106的外侧区106o上。因此，DTI结构110及STI结构108可电隔离有源层106的内侧区106i上的器件与有源层106的外侧区106o上的器件。在一些实施例中，DTI结构110展现出一些类型的“类环(ring-like)”形状，这可意味着DTI结构110是例如具有内周界及外周界的连续连接结构。此外，在一些实施例中，DTI结构110可展现出类矩形环形状，而在其他实施例中，DTI结构110可展现出例如类圆环形状、类椭圆环形状或一些其他的类几何环形状。
图2到图6分别示出绝缘体衬垫结构的第一突起及第二突起的一些替代实施例的各种剖视图200到600。
如图2的剖视图200中所示，在一些实施例中，绝缘体衬垫结构114的第一突起114f及第二突起114s展现出实质上弯曲的轮廓。此外，在一些实施例中，绝缘体衬垫结构114的第一部分114x的第一突起114f可在与第一方向(图1A所示124)不同的第二方向202上远离半导体芯结构112的第一最外侧壁112f延伸。在一些实施例中，第二方向202垂直于第一方向(图1A所示124)。类似地，在一些实施例中，绝缘体衬垫结构114的第二部分114y的第二突起114s可在与第二方向202相反的第三方向204上远离半导体芯结构112的第二最外侧壁112s延伸。此外，在一些实施例中，绝缘体衬垫结构114的第一突起114f及第二突起114s直接位于STI结构108之下且直接接触STI结构108。
如图3的剖视图300中所示，在一些实施例中，绝缘体衬垫结构114的第一突起114f及第二突起114s可具有比图2中所说明的第一突起114f及第二突起114s更粗糙的轮廓。举例来说，在一些实施例中，第一突起114f及第二突起114s具有展现出如图2中所示类半椭圆轮廓的实质上平滑弯曲的轮廓，而在其他实施例中，例如在图3中，第一突起114f及第二突起114s具有包括一些弯曲部分及/或平坦部分的更参差轮廓，但未展现出常见形状(例如，类圆形、类椭圆、类细长矩形等)的轮廓。
此外，绝缘体衬垫结构114可具有在第二方向及/或第三方向(图2所示202、204)上测量的第一宽度w1，所述第一宽度w1在DTI结构110的整个第一高度h1上变化。在一些实施例中，第一宽度w1包括绝缘体衬垫结构114的第一部分114x及第二部分114y各自的第一厚度及第二厚度(图1A所示t1、t2)且也包括半导体芯结构112。在一些实施例中，绝缘体衬垫结构114的最大第一宽度w1mx包括绝缘体衬垫结构114的第一突起114f及第二突起114s。此外，在一些实施例中，绝缘体衬垫结构114的最大第一宽度w1mx是第一宽度w1的最大值，位于STI结构108与SOI衬底101的绝缘体层104之间的高度处，是在第二方向及/或第三方向(图2所示202、204)上测量，且包括绝缘体衬垫结构114的第一部分114x及第二部分114y。绝缘体衬垫结构114的最小宽度可以是第一宽度w1的最小宽度，且因此绝缘体衬垫结构114的最小宽度也是在第二方向及/或第三方向(图2所示202、204)上测量且包括绝缘体衬垫结构114的第一部分114x及第二部分114y。在一些实施例中，绝缘体衬垫结构114的最大第一宽度w1mx比绝缘体衬垫结构114的最小宽度大至少400埃，以确保配置在STI结构108下方的绝缘体衬垫结构114足够厚以具有足够高的击穿电压，从而有效地将半导体器件(图1A所示120)与集成在SOI衬底101上的其他器件隔离。
如图4的剖视图400中所示，在一些实施例中，绝缘体衬垫结构114的至少一第二突起114s具有位于STI结构108的最底表面404上方的最顶表面402。在这些实施例中，第一突起114f及第二突起114s的一些部分仍配置在STI结构108下方，以确配置在STI结构108下方的部分保绝缘体衬垫结构114有效地将半导体器件(图1A所示120)与集成在SOI衬底101上的其他器件隔离。
此外，在一些实施例中，半导体芯结构112可具有在第二方向及/或第三方向(图2所示202、204)上测量的第二宽度w2，所述第二宽度w2在DTI结构110的整个第一高度h1上变化。第二宽度w2可在半导体芯结构112的第一最外侧壁112f与第二最外侧壁112s之间测量。在一些实施例中，当在从SOI衬底101的前侧101f到SOI衬底101的后侧101b的各个高度处对第二宽度w2进行测量时，第二宽度w2连续地减小。因此，在一些实施例中，半导体芯结构112的最大第二宽度w2mx是第二宽度w2的最大值，且是在半导体芯结构112的最顶表面处测量。在一些实施例中，第二宽度w2处于例如大约1微米与大约1.5微米之间的范围中。应了解，第二宽度w2的其他值也在本发明的范围内。
如图5的剖视图500中所示，在一些实施例中，半导体芯结构112也可包括第一突起502及第二突起504。在这些实施例中，半导体芯结构112的第一突起502可配置在半导体芯结构112的第一最外侧壁112f上且在第二方向(图2所示202)上向外延伸，且半导体芯结构112的第二突起504可配置在半导体芯结构112的第二最外侧壁112s上且在第三方向(图2所示204)上向外延伸。在这些实施例中，半导体芯结构112的第一突起502及第二突起504可配置在STI结构108与SOI衬底101的绝缘体层104之间的高度处。在这些实施例中，当在从SOI衬底101的前侧101f到SOI衬底101的后侧101b的各个高度处对第二宽度w2进行测量时，第二宽度w2可不连续地减小。
如图6的剖视图600中所示，在一些实施例中，DTI结构110可具有总体弯曲的底表面。举例来说，在一些实施例中，半导体芯结构112的最底表面112b及绝缘体衬垫结构114的最底表面114b是实质上弯曲的。在一些实施例中，半导体芯结构112的最底表面112b配置在绝缘体衬垫结构114的最底表面114b下方。
图7示出集成芯片的一些实施例的剖视图700，所述集成芯片包括DTI结构及耦合到接触通孔的半导体器件。
在一些实施例中，下部内连结构701上覆在SOI衬底101上，且接触通孔702设置在介电结构704内。接触通孔702中的至少一者可耦合到DTI结构110的半导体芯结构112。此外，接触通孔702可将半导体器件120的漏极区120a耦合到漏极电压端子VD，将半导体器件120的栅极电极120d耦合到栅极电压端子VG，且将半导体器件120的源极区120b耦合到源极电压端子VS。在一些实施例中，内连通孔及导线(未示出)的网络耦合到接触通孔702。
在一些实施例中，介电结构704包含例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)、低k氧化物(例如，掺杂碳的氧化物、SiCOH)等。在一些实施例中，接触通孔702包含例如铜、钨、铝或一些其他的导电材料。
此外，在一些实施例中，半导体芯结构112、基础层102及有源层106可各自包含例如硅、锗等半导体材料。举例来说，在一些实施例中，基础层102可包含单晶硅，有源层106可包含经过掺杂的硅，且半导体芯结构112可包含多晶硅。在一些实施例中，绝缘体衬垫结构114、绝缘体层104及STI结构108可各自包含绝缘体及/或介电材料，例如二氧化硅、氮化硅、氧化锗、氮氧化硅等。举例来说，在一些实施例中，绝缘体衬垫结构114与STI结构108可包含相同的材料，例如二氧化硅；而绝缘体层104可包含不同的材料，例如氧化锗。在一些其他实施例中，绝缘体衬垫结构114、STI结构108及绝缘体层104可各自包含相同的材料或可各自包含不同的材料。此外，STI结构108、绝缘体层104及/或绝缘体衬垫结构114可包括击穿电压大于半导体器件120所产生的电压偏压(例如，大于100伏特)的绝缘体材料及结构(例如，厚度)，以减轻在操作期间从半导体器件120发生的泄漏。
图8A到图18示出形成具有深沟槽隔离(DTI)结构的集成芯片的方法的一些实施例的各种视图800A到1800。尽管关于方法阐述了图8A到图18，但应了解，图8A到图18中所公开的结构并不仅限于此方法，而是可独立于方法而作为结构单独存在。
如剖视图8A中所示，在一些实施例中，提供绝缘体上硅(SOI)衬底101。在一些实施例中，SOI衬底101包括基础层102、配置在基础层102之上的有源层106、配置在有源层106与基础层102之间的绝缘体层104。在一些实施例中，基础层102包含单晶半导体材料(例如硅、锗等)。类似地，有源层106也可包含半导体材料，例如硅、锗等。在一些实施例中，举例来说，有源层106可包含p型硅。在一些其他实施例中，SOI衬底101可以是一些其他类型的衬底，且包括任何类型的半导体主体(例如，硅/CMOS基体、SiGe等)。
在一些实施例中，有源层106具有在例如大约6.5微米与大约7.5微米之间的范围中的厚度。在其他实施例中，有源层106具有等于大约7微米的厚度。在一些实施例中，绝缘体层104可以是块状氧化物，所述块状氧化物包括例如氧化硅。在其他实施例中，绝缘体层104可包含例如氮化物、碳化物或一些其他的介电材料。绝缘体层104可具有在例如大约0.2微米与大约0.4微米之间的范围中的厚度。在其他实施例中，绝缘体层104可具有等于大约0.3微米的厚度。
在一些实施例中，在SOI衬底101内形成浅沟槽隔离(STI)结构108。STI结构108可从SOI衬底101的前侧101f朝SOI衬底101的后侧101b延伸。在一些实施例中，举例来说，STI结构108可在有源层106中延伸达大约1500埃的深度。在其他实施例中，STI结构108可在有源层106中延伸达在例如大约350纳米与大约400纳米之间的范围中的深度。应了解，其他值也在本发明的范围内。
在一些实施例中，通过各种步骤(光刻工艺、移除工艺及/或沉积工艺)形成STI结构108，以使得STI结构108包含介电材料。举例来说，在一些实施例中，STI结构108可包含二氧化硅。在其他实施例中，可通过选择性离子植入工艺形成STI结构108，以使得STI结构108具有与有源层106不同的掺杂浓度。
图8B示出配置在SOI衬底101的有源层106之上的STI结构108的一些实施例的俯视图800B。在一些实施例中，图8A的剖视图800A可对应于图8B的横截面线BB’。
如图8B的俯视图800B中所示，在一些实施例中，STI结构108是连续连接的类环结构。从俯视图800B来看，STI结构108可连续地将有源层106的内侧区106i与有源层106的外侧区106o隔开。
如图9的剖视图900中所示，在一些实施例中，在SOI衬底101的前侧101f上形成保护结构901。保护结构901可用于例如进行图案化且也保护SOI衬底101。在一些实施例中，保护结构901包括一个或多个硬掩模层(例如，氮化硅层、碳化硅层等)。举例来说，在一些实施例中，保护结构901可包括配置在SOI衬底101的前侧101f之上的氮化物层902及配置在氮化物层902之上的氧化物层904。在一些实施例中，氮化物层902包含氮化硅，且氧化物层904包含二氧化硅。在一些其他实施例中，保护结构901可包括更多或更少的层及/或可包含不同的材料。
在一些实施例中，氮化物层902可具有在例如大约150纳米与大约200纳米之间的范围中的厚度。在一些实施例中，氧化物层904可具有在例如大约950纳米与大约1000纳米之间的范围中的厚度。应了解，其他值也在本发明的范围内。在一些实施例中，可通过一种或多种沉积技术(例如物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、等离子增强化学气相沉积(plasma-enhancedchemical vapor deposition，PE-CVD)、原子层沉积(atomic layer deposition，ALD)、溅镀等)形成保护结构901的氮化物层902及/或氧化物层904。在一些其他实施例中，可通过热氧化工艺形成氧化物层904。
如图10的剖视图1000中所示，在保护结构901之上形成掩蔽层1002。掩蔽层1002包括直接上覆在STI结构108上的开口1004。在一些实施例中，开口1004具有比STI结构108的第四宽度w4小的第三宽度w3。在一些实施例中，STI结构108的第四宽度w4是STI结构108的最小宽度。在其他实施例中，STI结构108的第四宽度w4可大于STI结构108的最小宽度。在一些实施例中，掩蔽层1002包含经由旋转涂布工艺沉积的光刻胶材料。然后，可根据光掩模将掩蔽层1002选择性暴露于电磁辐射。电磁辐射会改变掩蔽层1002内的暴露区的可溶解性以界定可溶解区。随后，在移除可溶解区之后，对掩蔽层1002进行显影以界定开口1004。
如图11的剖视图1100中所示，在一些实施例中，执行第一移除工艺1102以移除直接位于掩蔽层1002的开口1004之下的部分保护结构901及部分STI结构108。在一些实施例中，第一移除工艺1102包括在实质上垂直的方向上进行的干式刻蚀工艺。在一些实施例中，在第一移除工艺1102期间使用相同干式刻蚀剂来移除氧化物层904、氮化物层902及STI结构108，而在其他实施例中，可在第一移除工艺1102中使用一种以上干式刻蚀剂来移除氧化物层904、氮化物层902及STI结构108。然而，在这些实施例中，在第一移除工艺1102之后，暴露出直接配置在掩蔽层1002的开口1004下方的部分有源层106。
如图12的剖视图1200中所示，在一些实施例中，执行第二移除工艺1202以在侧向上移除配置在STI结构108下方的部分有源层106。在一些实施例中，第二移除工艺1202是使用干式刻蚀剂的各向同性刻蚀工艺。在这些实施例中，第二移除工艺1202可在侧向上且在垂直方向上移除SOI衬底101的部分有源层106。在一些实施例中，第二移除工艺1202在侧向上移除了有源层106的至少第一距离d1。可从通过第一移除工艺(图11所示1102)形成的STI结构108的内侧壁108s到通过第二移除工艺1202形成的有源层106的内侧壁106s来测量第一距离d1。在一些实施例中，第一距离d1至少等于约200埃。在一些其他实施例中，举例来说，第一距离d1处于大约500埃与大约1000埃之间的范围中。此外，在一些实施例中，由于第二移除工艺1202是各向同性刻蚀工艺，因此第二移除工艺1202在垂直方向上移除SOI衬底101的有源层106的直接配置在STI结构108下方的至少第二距离d2。在一些实施例中，举例来说，第二距离d2可大于100纳米。应了解，第一距离d1及第二距离d2的其他值也在本发明的范围内。举例来说，在一些实施例中，如果第二移除工艺1202对有源层106的移除在所有方向上皆具有恒定的速率，则第二距离d2可约等于第一距离d1。在一些其他实施例中，如果对有源层106的移除速率在侧向方向上与在垂直方向上不同，则第二距离d2可大于或小于第一距离d1。
在一些实施例中，第二移除工艺1202使用移除SOI衬底101的有源层106但不移除STI结构108的干式刻蚀剂。在其他实施例中，由于第二移除工艺1202的残余效果，STI结构108的一些部分可被移除。在一些实施例中，在第二移除工艺1202中使用的干式刻蚀剂可包含例如各向同性地移除有源层106的部分的氙与氟化物的气体混合物(例如，XeF6)、硫与氟化物的气体混合物(例如，SF6)或一些其他适合的混合物(例如，气体混合物、湿式混合物)。此外，在一些实施例中，可调整气体混合物的组成、气体混合物的浓度及/或第二移除工艺1202的时间以对由第二移除工艺1202形成的第一距离d1及第二距离d2加以控制。举例来说，在一些实施例中，为使绝缘体衬垫结构(参见图18所示114)的击穿电压大于半导体器件(参见图18所示120)所产生的电压，由第二移除工艺1202形成的图12所示第一距离d1等于至少500埃。因此，可调整第二移除工艺1202的时间以使得第一距离d1等于至少500埃，从而确保绝缘体衬垫结构(参见图18所示114)电隔离半导体器件(参见图18所示120)与SOI衬底101上的其他器件。
如图13A的剖视图1300A中所示，在一些实施例中，执行第三移除工艺1302以移除直接位于掩蔽层1002的开口1004之下的有源层106的剩余部分。第三移除工艺1302也移除直接位于掩蔽层1002的开口1004之下的SOI衬底101的部分绝缘体层104，以暴露出SOI衬底101的基础层102。在一些实施例中，第三移除工艺1302移除直接位于掩蔽层1002的开口1004之下的基础层102的上部部分。在一些实施例中，第三移除工艺1302是或包括在实质上垂直的方向上进行的干式刻蚀工艺。在一些实施例中，在第三移除工艺1302期间使用相同的干式刻蚀剂来移除有源层106、绝缘体层104，且在一些实施例中移除基础层102。在其他实施例中，可在第三移除工艺1302中使用一种以上干式刻蚀剂来移除有源层106、绝缘体层104，且在一些实施例中移除基础层102。然而，在这些实施例中，在第三移除工艺1302之后，直接配置在掩蔽层1002的开口1004下方的部分有源层106及部分绝缘体层104被移除，且暴露出SOI衬底101的基础层102。
图13B示出在第三移除工艺(图13A所示1302)之后基础层102的暴露部分的一些实施例的俯视图1300B。在一些实施例中，图13A的剖视图1300A可对应于图13B的横截面线BB’。
如图13B的俯视图1300B中所示，在一些实施例中，掩蔽层1002的开口1004是连续连接的类环结构。因此，图13B中所说明的基础层102的暴露部分也展现出连续连接的类环结构。
如图14的剖视图1400中所示，在一些实施例中，在SOI衬底101之上且在由第一移除工艺、第二移除工艺及第三移除工艺(图11所示1102、图12所示1202、图13A所示1302)界定的STI结构108的内表面、有源层106的内表面、绝缘体层104的内表面及基础层102的内表面内形成绝缘体衬垫层1402。在一些实施例中，在形成绝缘体衬垫层1402之前，移除掩蔽层(图13A所示1002)。在其他实施例中，可不移除掩蔽层(图13A所示1002)，且因此掩蔽层存在于图14中的氧化物层904与绝缘体衬垫层1402之间。
在一些实施例中，在炉室中通过热生长工艺形成绝缘体衬垫层1402。在一些其他实施例中，可通过沉积工艺(例如CVD、PE-CVD、ALD等)形成绝缘体衬垫层1402。在一些实施例中，绝缘体衬垫层1402可包含氧化物，例如氧化硅。在其他实施例中，举例来说，绝缘体衬垫层1402可包含一些其他的介电材料，例如碳化硅、氧化硅或氮氧化硅。此外，在一些实施例中，绝缘体衬垫层1402可具有例如等于至少5千埃的第三厚度t3。在一些实施例中，在覆盖STI结构108的内表面、有源层106的内表面、绝缘体层104的内表面及基础层102的内表面的绝缘体衬垫层1402的部分之间存在具有第二宽度w2的空间。在一些实施例中，第二宽度w2处于例如大约1微米与大约1.5微米之间的范围中。举例来说，在一些实施例中，第二宽度w2等于约1.2微米。
在一些实施例中，由于第二移除工艺(图12所示1202)，绝缘体衬垫层1402包括配置在STI结构108与绝缘体层104之间的第一突起114f及第二突起114s。在一些实施例中，绝缘体衬垫层1402在第一突起114f及/或第二突起114s处具有最大第三厚度t3mx。举例来说，在一些实施例中，最大第三厚度t3mx是绝缘体衬垫层1402的第三厚度t3的最大值且等于至少5.2埃。应了解，第三厚度t3的其他值及最大第三厚度t3mx的其他值也在本发明的范围内。此外，在一些实施例中，绝缘体衬垫层1402包括在侧向上位于第一突起114f及第二突起114s旁边的凹进部1404。在这些实施例中，凹进部1404是由在第一突起114f及第二突起114s之上形成绝缘体衬垫层1402所致。在其他实施例中，绝缘体衬垫层1402中可不存在凹进部1404。
如图15的剖视图1500中所示，在一些实施例中，执行第四移除工艺1502以移除配置在基础层102之上的部分绝缘体衬垫层(图14所示1402)，以形成绝缘体衬垫结构114。在这些实施例中，第四移除工艺1502也可移除配置在保护结构901之上的部分绝缘体衬垫层(图14所示1402)。在第四移除工艺1502之后，在一些实施例中，暴露出SOI衬底101的基础层102。此外，在第四移除工艺1502之后，尽管暴露出基础层102，但绝缘体衬垫结构114的一些部分仍接触且覆盖基础层102的一些部分。在一些实施例中，由于第四移除工艺1502的残余效应，保护结构901的高度可减小。然而，在第四移除工艺1502之后，保护结构901仍可覆盖且保护SOI衬底101。在一些实施例中，在第四移除工艺1502之后，绝缘体衬垫结构114中的凹进部(图14所示1404)被减小或去除。在其他实施例中，凹进部(图14所示1404)如果存在不会受第四移除工艺1502影响。
在一些实施例中，在实质上垂直的方向上进行第四移除工艺1502。此外，在一些实施例中，第四移除工艺1502是使用干式刻蚀剂的刻蚀工艺，且不需要掩蔽层。在一些实施例中，第四移除工艺1502也移除绝缘体衬垫层(图14所示1402)的上部部分，以使得绝缘体衬垫结构114包括弯曲的上侧壁1504。换句话说，绝缘体衬垫结构114的第三厚度t3在邻近SOI衬底101的后侧101b处可比在邻近SOI衬底101的前侧101f处更大。因此，在第四移除工艺1502之后，绝缘体衬垫结构114的第三厚度t3在绝缘体衬垫结构114的上部部分中可减小。在这些实施例中，由于第二移除工艺(图2所示1202)所得的STI结构108以及第一突起114f及第二突起114s确保第三厚度t3在绝缘体衬垫结构114的上部部分中的减小不会使最终器件性能劣化。
如图16的剖视图1600中所示，在SOI衬底101之上形成半导体材料1602。半导体材料1602接触基础层102且覆盖绝缘体衬垫结构114。在一些实施例中，半导体材料1602是例如多晶硅或一些其他适合的半导体材料。在一些实施例中，通过沉积工艺(例如PVD、CVD、PE-CVD、低压CVD(low pressure CVD，LPCVD)、ALD)形成半导体材料1602。在一些实施例中，半导体材料1602完全填充绝缘体衬垫结构114的第一部分114x与第二部分114y之间的空间。
如图17A的剖视图1700A中所示，在一些实施例中，执行第五移除工艺以移除配置在SOI衬底101的前侧101f之上的部分半导体材料(图16所示1602)。剩余的半导体材料(图16所示1602)则是从SOI衬底101的前侧101f延伸到SOI衬底101的基础层102的半导体芯结构112。此外，在一些实施例中，第五移除工艺也移除配置在SOI衬底101的前侧101f之上的保护结构(图16所示901)及任何其他层。在一些实施例中，第五移除工艺是平坦化工艺，例如化学机械平坦化(chemical mechanical planarization，CMP)。在其他实施例中，第五移除工艺可包括例如刻蚀(例如，湿式刻蚀、干式刻蚀)工艺。在第五移除工艺之后，形成包括环绕半导体芯结构112的绝缘体衬垫结构114的深沟槽隔离(DTI)结构110。DTI结构110的上部部分被STI结构108环绕。此外，DTI结构110完全延伸穿过SOI衬底101的有源层106及绝缘体层104，以使得半导体芯结构112直接接触SOI衬底101的基础层102。
图17B示出在第五移除工艺之后DTI结构110的一些实施例的俯视图1700B。在一些实施例中，图17A的剖视图1700A可对应于图17B的横截面线BB’。
如图17B的俯视图1700B中所示，在一些实施例中，DTI结构110被STI结构108环绕。此外，DTI结构110可以是连续连接的类环结构。从俯视图1700B来看，DTI结构110可连续且完全地将SOI衬底101的内侧区106i与SOI衬底101的外侧区106o隔开。
如图18的剖视图1800中所示，在一些实施例中，可在SOI衬底101的前侧101f上形成半导体器件120。半导体器件120可配置在有源层106的内侧区106i上，以使得DTI结构110及STI结构108完全且连续地环绕半导体器件120。在一些实施例中，半导体器件120可以是或包括晶体管器件，例如金属氧化物半导体场效晶体管(MOSFET)，而在其他实施例中，可以是或包括例如包括多个晶体管器件的双极互补金属氧化物半导体双扩散金属氧化物半导体(BCD)器件。在一些实施例中，半导体器件120可包括至少一个漏极区120a、源极区120b及栅极电极120d，栅极电极120d配置在栅极介电层120c之上且位于漏极区120a与源极区120b之间。可使用例如层沉积、光刻及刻蚀工艺等常用制造方法来制造半导体器件120。
此外，在一些实施例中，可在SOI衬底101的前侧101f之上形成下部内连结构701，下部内连结构701包括位于介电结构704内的接触通孔702。在一些实施例中，接触通孔702中的至少一者可耦合到半导体芯结构112以将半导体芯结构112耦合到隔离电压端子Vi。此外，在一些实施例中，接触通孔702中的至少一者可将漏极区120a耦合到漏极电压端子VD，将栅极电极120d耦合到栅极电压端子VG，且将源极区120b耦合到源极电压端子VS。在一些实施例中，可借助镶嵌工艺(例如沉积工艺、光刻工艺及移除工艺的步骤)形成下部内连结构701。
在一些实施例中，介电结构704可包含例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k氧化物(例如，掺杂碳的氧化物、SiCOH)等。在一些实施例中，接触通孔702可包含导电材料，例如铝、钨、铜或一些其他适合的材料。下部内连结构701是在形成半导体器件120之后形成。
在一些实施例中，半导体器件120可在大于100伏特的电压下操作。DTI结构110及STI结构108可防止半导体器件120的操作电压从有源层106的内侧区106i泄漏到配置在有源层106的外侧区106o上的其他器件。举例来说，在一些实施例中，隔离电压端子Vi可将DTI结构110的半导体芯结构112接地，从而将SOI衬底101的基础层102接地以为半导体器件120提供电隔离。
此外，在一些实施例中，STI结构108及绝缘体衬垫结构114防止高电压偏压(例如，大于100伏特)泄漏且防止其他周围器件劣化。在一些实施例中，绝缘体衬垫结构114的第一部分114x具有第一厚度t1，且绝缘体衬垫结构114的第二部分114y具有第二厚度t2。由于第四移除工艺(图15所示1502)，第一厚度t1及第二厚度t2在绝缘体衬垫结构114的邻近SOI衬底101的前侧101f区域中比在邻近SOI衬底101的后侧101b的区域中小。然而，邻近SOI衬底101的前侧101f，绝缘体衬垫结构114被STI结构108环绕，STI结构108包含与绝缘体衬垫结构114相似的绝缘体及/或介电材料。此外，第一突起114f及第二突起114s位于STI结构108下方且比起SOI衬底101的后侧101b更靠近SOI衬底101的前侧101f。在一些实施例中，第一突起114f及第二突起114s对绝缘体衬垫结构114的弯曲的上侧壁1504做出补偿。因此，第一突起114f及第二突起114s确保绝缘体衬垫结构114具有足够高的第一厚度t1及第二厚度t2，以使得配置在STI结构108下方的部分绝缘体衬垫结构114的击穿电压高于半导体器件120在操作期间所产生的电压偏压(例如，大于100伏特)。因此，防止绝缘体衬垫结构114被击穿，且DTI结构110及STI结构108可有效地电隔离有源层106的内侧区106i上的半导体器件120与有源层106的外侧区106o上的器件。
图19示出形成具有DTI结构的集成芯片的方法1900的一些实施例的流程图。
虽然下文将方法1900说明并阐述为一系列动作或事件，但应了解，不应在限制意义上对这些动作或事件的所说明排序加以阐释。举例来说，除本文中所说明及/或所述的次序之外，一些动作还可按照不同的次序发生及/或与其他动作或事件同时发生。另外，实施本文中所说明的一个或多个方面或实施例可并不需要所有所说明的动作。此外，可在一个或多个单独的动作及/或阶段中实施本文中所绘示的动作中的一者或多者。
在动作1902处，形成浅沟槽隔离(STI)结构且所述STI结构延伸到绝缘体上硅(SOI)衬底的有源层中。SOI衬底包括位于有源层与基础层之间的绝缘体层。图8A示出与动作1902对应的一些实施例的剖视图800A。
在动作1904处，在有源层之上形成掩蔽层且所述掩蔽层包括直接上覆在STI结构上的开口。图10示出与动作1904对应的一些实施例的剖视图1000。
在动作1906处，执行第一移除工艺以移除直接位于掩蔽层的开口之下的部分STI结构。图11示出与动作1906对应的一些实施例的剖视图1100。
在动作1908处，执行第二移除工艺以在侧向上移除直接位于STI结构之下的部分有源层。图12示出与动作1908对应的一些实施例的剖视图1200。
在动作1910处，执行第三移除工艺以移除直接位于掩蔽层的开口之下的有源层的剩余部分且移除直接位于掩蔽层的开口之下的部分绝缘体层，以暴露出基础层。图13A示出与动作1910对应的一些实施例的剖视图1300A。
在动作1912处，在由第一移除工艺、第二移除工艺及第三移除工艺界定的有源层的内表面、绝缘体层的内表面及基础层的内表面内形成绝缘体衬垫。图14示出与动作1912对应的一些实施例的剖视图1400。
在动作1914处，执行第四移除工艺以移除覆盖SOI衬底的基础层的部分绝缘体衬垫。图15示出与动作1914对应的一些实施例的剖视图1500。
在动作1916处，形成位于SOI衬底之上且接触绝缘体衬垫的半导体材料。图16示出与动作1916对应的一些实施例的剖视图1600。
因此，本发明涉及一种制造深沟槽隔离结构的方法，所述方法使用各向同性刻蚀来确保深沟槽隔离结构的绝缘体衬垫结构可靠地将周围器件电隔离。
因此，在一些实施例中，本发明涉及一种集成芯片，所述集成芯片包括：绝缘体上硅(SOI)衬底，包括位于有源层与基础层之间的绝缘体层；半导体器件，设置在所述SOI衬底的前侧上；浅沟槽隔离(STI)结构，位于所述SOI衬底的所述前侧上；半导体芯结构，连续地环绕所述半导体器件且在第一方向上从所述SOI衬底的所述前侧朝所述SOI衬底的后侧延伸，其中所述半导体芯结构延伸穿过所述STI结构；以及第一绝缘体衬垫部分及第二绝缘体衬垫部分，分别环绕所述半导体芯结构的第一最外侧壁及所述半导体芯结构的第二最外侧壁，其中所述第一绝缘体衬垫部分包括配置在所述STI结构与所述绝缘体层之间的第一突起，其中所述第一突起在与所述第一方向不同的第二方向上远离所述半导体芯结构的所述第一最外侧壁延伸，且其中所述第二绝缘体衬垫部分包括配置在所述STI结构与所述绝缘体层之间的第二突起，其中所述第二突起在与所述第二方向相反的第三方向上远离所述半导体芯结构的所述第二最外侧壁延伸。
在一些实施例中，所述第一突起在所述第二方向上从所述第一绝缘体衬垫部分的侧壁延伸至少500埃，且其中所述第二突起在所述第三方向上从所述第二绝缘体衬垫部分的侧壁延伸至少500埃。在一些实施例中，所述第一突起及所述第二突起具有实质上弯曲的轮廓。在一些实施例中，所述第二方向及所述第三方向实质上垂直于所述第一方向。在一些实施例中，所述半导体芯结构包括在所述第二方向上向外延伸的第一突起及在所述第三方向上向外延伸的第二突起，其中所述第一突起及所述第二突起配置在所述浅沟槽隔离结构与所述绝缘体层之间。在一些实施例中，所述第一突起及所述第二突起具有最上表面，其配置在所述浅沟槽隔离结构的最底表面上方。在一些实施例中，所述第一突起及所述第二突起直接接触所述浅沟槽隔离结构。
在其他实施例中，本发明涉及一种集成芯片，所述集成芯片包括：基础层；有源层，配置在所述基础层之上；绝缘体层，分隔所述有源层与所述基础层；浅沟槽隔离(STI)结构，从所述有源层的顶表面朝所述绝缘体层延伸；以及深沟槽隔离(DTI)结构，连续地分隔所述有源层的内侧区与所述有源层的外侧区，其中所述DTI结构延伸穿过所述STI结构、延伸穿过所述有源层并延伸到所述基础层中，且其中所述DTI结构包括：半导体芯结构，从所述有源层延伸到所述基础层；以及绝缘体衬垫结构，覆盖所述半导体芯结构的最外侧壁，其中所述绝缘体衬垫结构及所述半导体芯结构直接接触所述基础层，且其中所述绝缘体衬垫结构在所述绝缘体衬垫结构的不同高度处具有变化的宽度且在位于所述STI结构与所述绝缘体层之间的高度处具有最大宽度。
在一些实施例中，所述集成芯片还包括：半导体器件，配置在所述有源层的所述内侧区之上，其中所述浅沟槽隔离结构及所述深沟槽隔离结构连续地环绕所述半导体器件。在一些实施例中，所述半导体芯结构为接地。在一些实施例中，所述绝缘体衬垫结构的第一部分包括第一突起，且所述绝缘体衬垫结构的第二部分包括第二突起，且其中所述绝缘体衬垫结构的所述第一部分与所述第二部分被所述半导体芯结构隔开。在一些实施例中，所述第一突起及所述第二突起被配置成比所述绝缘体层更靠近所述浅沟槽隔离结构。在一些实施例中，所述绝缘体衬垫结构的所述最大宽度是在所述第一突起与所述第二突起之间测量。
在另外的其他实施例中，本发明涉及一种在衬底中形成深沟槽隔离结构的方法，所述方法包括：形成延伸到绝缘体上硅(SOI)衬底的有源层中的浅沟槽隔离(STI)结构；在所述SOI衬底的所述有源层之上形成掩蔽层，其中所述掩蔽层包括直接上覆在所述STI结构上的开口；执行第一移除工艺以移除直接位于所述掩蔽层的所述开口之下的部分所述STI结构，从而暴露出所述SOI衬底的所述有源层；执行第二移除工艺，以在侧向上移除位于所述STI结构下方的部分所述有源层；执行第三移除工艺，以移除直接位于所述掩蔽层的所述开口之下的所述SOI衬底的所述有源层的剩余部分且移除直接位于所述掩蔽层的所述开口之下的所述SOI衬底的绝缘体层，从而暴露出所述SOI衬底的基础层；在由所述第一移除工艺、所述第二移除工艺及所述第三移除工艺界定的所述SOI衬底的所述有源层的内表面、所述绝缘体层的内表面及所述基础层的内表面内形成绝缘体衬垫层；执行第四移除工艺以移除覆盖所述SOI衬底的所述基础层的部分所述绝缘体衬垫层；以及形成位于所述SOI衬底之上且接触所述绝缘体衬垫层的半导体材料。
在一些实施例中，部分所述绝缘体衬垫层直接位于所述浅沟槽隔离结构之下。在一些实施例中，所述半导体材料是多晶硅。在一些实施例中，所述第一移除工艺、所述第二移除工艺、所述第三移除工艺及所述第四移除工艺各自包括干式刻蚀剂。在一些实施例中，所述第一移除工艺、所述第二移除工艺及所述第四移除工艺是垂直刻蚀工艺。在一些实施例中，所述第二移除工艺是各向同性刻蚀工艺且包括干式刻蚀剂。在一些实施例中，所述第二移除工艺中的所述干式刻蚀剂包含氙及氟化物。
上述内容概述了数个实施例的特征，以使所属领域的技术人员能够更好地理解本发明的各方面。所属领域的技术人员应了解，其可容易地使用本发明作为设计或修改其他工艺及结构以实现与本文中所介绍的实施例相同的目的及/或达成相同的优势的基础。所属领域的技术人员还应意识到这些等效构造并不背离本发明的精神及范围，且其可在不背离本发明的精神及范围的情况下在本文中做出各种变化、替代及更改。

Claims (27)

1.一种集成芯片，包括：
绝缘体上硅衬底，包括位于有源层与基础层之间的绝缘体层；
半导体器件，设置在所述绝缘体上硅衬底的前侧上；
浅沟槽隔离结构，位于所述绝缘体上硅衬底的所述前侧上；
半导体芯结构，连续地环绕所述半导体器件且在第一方向上从所述绝缘体上硅衬底的所述前侧朝所述绝缘体上硅衬底的后侧延伸，其中所述半导体芯结构延伸穿过所述浅沟槽隔离结构；以及
第一绝缘体衬垫部分及第二绝缘体衬垫部分，分别环绕所述半导体芯结构的第一最外侧壁及所述半导体芯结构的第二最外侧壁，
其中所述第一绝缘体衬垫部分包括配置在所述浅沟槽隔离结构与所述绝缘体层之间的第一突起，其中所述第一突起在与所述第一方向不同的第二方向上远离所述半导体芯结构的所述第一最外侧壁延伸，且
其中所述第二绝缘体衬垫部分包括配置在所述浅沟槽隔离结构与所述绝缘体层之间的第二突起，其中所述第二突起在与所述第二方向相反的第三方向上远离所述半导体芯结构的所述第二最外侧壁延伸。
2.根据权利要求1所述的集成芯片，其中所述第一突起在所述第二方向上从所述第一绝缘体衬垫部分的侧壁延伸至少500埃，且其中所述第二突起在所述第三方向上从所述第二绝缘体衬垫部分的侧壁延伸至少500埃。
3.根据权利要求1所述的集成芯片，其中所述第一突起及所述第二突起具有实质上弯曲的轮廓。
4.根据权利要求1所述的集成芯片，其中所述第二方向及所述第三方向实质上垂直于所述第一方向。
5.根据权利要求1所述的集成芯片，其中所述半导体芯结构包括在所述第二方向上向外延伸的第一突起及在所述第三方向上向外延伸的第二突起，其中所述第一突起及所述第二突起配置在所述浅沟槽隔离结构与所述绝缘体层之间。
6.根据权利要求1所述的集成芯片，其中所述第一突起及所述第二突起具有最上表面，其配置在所述浅沟槽隔离结构的最底表面上方。
7.根据权利要求1所述的集成芯片，其中所述第一突起及所述第二突起直接接触所述浅沟槽隔离结构。
8.一种集成芯片，包括：
基础层；
有源层，配置在所述基础层之上；
绝缘体层，分隔所述有源层与所述基础层；
浅沟槽隔离结构，从所述有源层的顶表面朝所述绝缘体层延伸；以及
深沟槽隔离结构，连续地分隔所述有源层的内侧区与所述有源层的外侧区，其中所述深沟槽隔离结构延伸穿过所述浅沟槽隔离结构、延伸穿过所述有源层并延伸到所述基础层中，且其中所述深沟槽隔离结构包括：
半导体芯结构，从所述有源层延伸到所述基础层，以及
绝缘体衬垫结构，覆盖所述半导体芯结构的最外侧壁，
其中所述绝缘体衬垫结构及所述半导体芯结构直接接触所述基础层，且
其中所述绝缘体衬垫结构在所述绝缘体衬垫结构的不同高度处具有变化的宽度，且在所述浅沟槽隔离结构与所述绝缘体层之间的高度处具有最大宽度。
9.根据权利要求8所述的集成芯片，还包括：
半导体器件，配置在所述有源层的所述内侧区之上，其中所述浅沟槽隔离结构及所述深沟槽隔离结构连续地环绕所述半导体器件。
10.根据权利要求8所述的集成芯片，其中所述半导体芯结构为接地。
11.根据权利要求8所述的集成芯片，其中所述绝缘体衬垫结构的第一部分包括第一突起，且所述绝缘体衬垫结构的第二部分包括第二突起，且其中所述绝缘体衬垫结构的所述第一部分与所述第二部分被所述半导体芯结构隔开。
12.根据权利要求11所述的集成芯片，其中所述第一突起及所述第二突起被配置成比所述绝缘体层更靠近所述浅沟槽隔离结构。
13.根据权利要求11所述的集成芯片，其中所述绝缘体衬垫结构的所述最大宽度是在所述第一突起与所述第二突起之间测量。
14.一种集成芯片的形成方法，所述方法包括：
形成延伸到绝缘体上硅衬底的有源层中的浅沟槽隔离结构；
在所述绝缘体上硅衬底的所述有源层之上形成掩蔽层，其中所述掩蔽层包括直接上覆在所述浅沟槽隔离结构上的开口；
执行第一移除工艺以移除直接位于所述掩蔽层的所述开口之下的部分所述浅沟槽隔离结构，从而暴露出所述绝缘体上硅衬底的所述有源层；
执行第二移除工艺，以在侧向上移除位于所述浅沟槽隔离结构下方的部分所述有源层；
执行第三移除工艺，以移除直接位于所述掩蔽层的所述开口之下的所述绝缘体上硅衬底的所述有源层的剩余部分和所述绝缘体上硅衬底的绝缘体层，从而暴露出所述绝缘体上硅衬底的基础层；
在由所述第一移除工艺、所述第二移除工艺及所述第三移除工艺界定的所述绝缘体上硅衬底的所述有源层的内表面、所述绝缘体层的内表面及所述基础层的内表面内形成绝缘体衬垫层；
执行第四移除工艺以移除覆盖所述绝缘体上硅衬底的所述基础层的部分所述绝缘体衬垫层；以及
形成位于所述绝缘体上硅衬底之上且接触所述绝缘体衬垫层的半导体材料。
15.根据权利要求14所述的集成芯片的形成方法，其中部分所述绝缘体衬垫层直接位于所述浅沟槽隔离结构之下。
16.根据权利要求14所述的集成芯片的形成方法，其中所述半导体材料是多晶硅。
17.根据权利要求14所述的集成芯片的形成方法，其中所述第一移除工艺、所述第二移除工艺、所述第三移除工艺及所述第四移除工艺各自包括干式刻蚀剂。
18.根据权利要求14所述的集成芯片的形成方法，其中所述第一移除工艺、所述第二移除工艺及所述第四移除工艺是垂直刻蚀工艺。
19.根据权利要求14所述的集成芯片的形成方法，其中所述第二移除工艺是各向同性刻蚀工艺且包括干式刻蚀剂。
20.根据权利要求19所述的集成芯片的形成方法，其中所述第二移除工艺中的所述干式刻蚀剂包含氙及氟化物。
21.一种集成芯片，包括：
衬底；
浅沟槽隔离结构，设置在所述衬底的前侧之上；
深沟槽隔离结构，从所述衬底的所述前侧延伸穿过所述浅沟槽隔离结构并朝向所述衬底的后侧，其中所述深沟槽隔离结构包括：
半导体芯结构；以及
第一绝缘体衬垫部分和第二绝缘体衬垫部分，分别环绕所述半导体芯结构的第一最外侧壁和所述半导体芯结构的第二最外侧壁，
其中所述深沟槽隔离结构的最大宽度是在所述浅沟槽隔离结构与所述衬底的所述后侧之间的高度处所测量的，其中所述最大宽度包括所述半导体芯结构的宽度、所述第一绝缘体衬垫部分的宽度以及所述第二绝缘体衬垫部分的宽度。
22.根据权利要求21所述的集成芯片，其中所述第一绝缘体衬垫部分通过所述半导体芯结构与所述第二绝缘体衬垫部分完全分隔开。
23.根据权利要求21所述的集成芯片，还包括：
半导体器件，配置在所述衬底的所述前侧之上，其中所述浅沟槽隔离结构及所述深沟槽隔离结构连续地环绕所述半导体器件。
24.根据权利要求21所述的集成芯片，其中所述第一绝缘体衬垫部分包括远离所述半导体芯结构延伸的第一突起，其中所述第二绝缘体衬垫部分包括远离所述半导体芯结构延伸的第二突起，且其中所述深沟槽隔离结构的所述最大宽度包括所述第一突起和所述第二突起。
25.根据权利要求21所述的集成芯片，其中所述衬底是包括有源层与基础层之间的绝缘体层的绝缘体上硅衬底。
26.根据权利要求25所述的集成芯片，其中所述深沟槽隔离结构延伸完全穿过所述有源层及所述绝缘体层中。
27.根据权利要求25所述的集成芯片，其中所述深沟槽隔离结构的所述最大宽度设置在所述浅沟槽隔离结构与所述绝缘体上硅衬底的所述绝缘体层之间。
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