[go: up one dir, main page]

CN112714946A - 半导体器件和电子电路 - Google Patents

半导体器件和电子电路 Download PDF

Info

Publication number
CN112714946A
CN112714946A CN201980059653.8A CN201980059653A CN112714946A CN 112714946 A CN112714946 A CN 112714946A CN 201980059653 A CN201980059653 A CN 201980059653A CN 112714946 A CN112714946 A CN 112714946A
Authority
CN
China
Prior art keywords
region
drain
source
channel region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201980059653.8A
Other languages
English (en)
Inventor
佐藤正启
川村昂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN112714946A publication Critical patent/CN112714946A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的是减小MOS晶体管的布线线路的长度。源极区形成为使得该源级区的两个端部的宽度比该源级区的中心部分的宽度小，并且第一沟道区和第二沟道区布置成邻近于由端部界定的每个外围。第一漏极区和第二漏极区布置成分别邻近于第一沟道区和第二沟道区。栅极电极分别布置在第一沟道区和第二沟道区的表面上而绝缘膜介于其间，该栅极电极在源极区的第一端部的附近彼此接合，并且连接至栅极布线线路。漏极电极分别布置在第一漏极区和第二漏极区的表面上，该漏极电极在第二端部的附近彼此接合，并且连接至漏极布线线路。栅极布线线路和漏极布线线路中的至少一个形成具有比源极区的中心部分的宽度小的宽度。

Description

半导体器件和电子电路
技术领域
本公开涉及一种半导体器件和电子电路。更具体地，本公开涉及一种包括MOS晶体管的半导体器件和使用半导体器件的电子电路。
背景技术
作为高频模拟信号放大器电路中所使用的MOS晶体管，已经提出了包括八边形环状栅极电极、栅极电极内部的漏极区、以及栅极电极外部的八边形源极区的MOS晶体管(例如，见专利文献1)。在该MOS晶体管中，通过使栅极电极形成八边形形状并且将栅极引线连接至栅极电极的两个相对侧中的每侧来减少栅极导线的电阻。此外，通过将多个触点放置在源极区中并且并联连接来减少源极导线的电阻。此外，漏极导线经由放置在漏极区中的触点连接至漏极区。通过减小栅极导线和源极导线的电阻，有效地减少了根据常规技术的MOS晶体管的最小噪音指数。
现有技术文献
专利文献
专利文献1：日本专利申请公开号H10-214971
发明内容
发明要解决的问题
在上述常规技术中，因为漏极区具有由环状栅极电极包围的形状，所以经由触点的多层布线需要从漏极连接至导线。因此，存在布线长度变长的问题。如果栅极布线和漏极布线变长，则对毫米波段信号进行放大的电路具有增加损耗的问题。
鉴于上述问题提出了本公开。本公开的目标是缩短MOS晶体管的布线长度。
问题的解决方案
已经提出本公开来解决上述问题。本公开的第一方面是半导体器件，包括：源极区，放置在半导体基板上并且两个端部在宽度上比中心部分小；第一沟道区和第二沟道区，放置成在半导体基板上邻近于由两个端部划分的源极区的对应外围部分；第一漏极区和第二漏极区，放置成在半导体基板上分别邻近于第一沟道区和第二沟道区；栅极电极，通过绝缘膜放置在第一沟道区和第二沟道区的各个表面上并且在第一源极端附近彼此接合，该第一源极端为源极区的一端部；栅极导线，连接至栅极电极接合的部分；漏极电极，放置在第一漏极区和第二漏极区的各个表面上并且在第二源极端附近彼此接合，该第二源极端为源极区的与第一源极端不同的另一端部；以及漏极导线，连接至漏极电极接合的部分；其中，栅极导线以及漏极导线中的至少一个在宽度上比源极区的中心部分小。
此外，在第一方面中，还可以包括：过孔插塞，形成在源极区中并且延伸通过半导体基板；以及源极导线，通过过孔插塞连接至源极区。
此外，在第一方面中，栅极导线以及漏极导线中的至少一个可以在宽度上比过孔插塞小。
此外，在第一方面中，源极区可以在两个端部中的每个端部处形成锥形形状。
此外，在第一方面中，源极区在两个端部可以形成具有约90度的角的锥形形状。
此外，在第一方面中，还可以包括：第三沟道区，放置成邻近于第一漏极区；第二源极区，放置成邻近于第三沟道区；以及第二栅极电极，通过绝缘膜放置在第三沟道区的表面上并且连接至栅极导线。
此外，在第一方面中，还可以包括：第四沟道区，放置成邻近于第二漏极区、第三源极区，放置成邻近于第四沟道区；以及第三栅极电极，通过绝缘膜放置在第四沟道区的表面上并且连接至栅极导线。
此外，本公开的第二方面是电子电路，包括：至少一个半导体器件，包括：源极区，放置在半导体基板上并且两个端部在宽度上比中心部分小；第一沟道区和第二沟道区，放置成在半导体基板上邻近于由两个端部划分的源极区的对应外围部分；第一漏极区和第二漏极区，放置成在半导体基板上分别邻近于第一沟道区和第二沟道区；栅极电极，通过绝缘膜放置在第一沟道区和第二沟道区的各个表面上并且在第一源极端附近彼此接合，该第一源极端为源极区的一端部；栅极导线，连接至栅极电极接合的部分；漏极电极，放置在第一漏极区和第二漏极区的各个表面上并且在第二源极端附近彼此接合，该第二源极端为源极区的与第一源极端不同的另一端部；以及漏极导线，连接至漏极电极接合的部分；其中，栅极导线以及漏极导线中的至少一个在宽度上比源极区的中心部分小；输入信号线，连接至栅极导线，以传输输入信号；以及输出信号线，连接至漏极导线，以传输输出信号。
此外，在第二方面中，至少一个半导体器件还可以包括：第五沟道区，放置成邻近于第一漏极区；以及第四栅极电极，通过绝缘膜放置在第五沟道区的表面上并且连接至栅极导线。
此外，在第二方面中，电子电路可以包括两个半导体器件，还可以包括：共同源极区，放置成邻近于两个半导体器件的两个五个沟道区；输入信号线，可以连接至两个半导体器件的各个栅极导线，以传输输入信号；以及输出信号线，可以连接至两个半导体器件的各个漏极导线，以传输输出信号。
此外，在第二方面中，还可以包括：源极电极，放置在共同源极区的表面上，以及电路元件，连接在源极电极与输入信号线以及输出信号线中的至少一个之间。
此外，在第二方面中，电路元件可以是阻抗元件。
此外，在第二方面中，阻抗元件可以由电阻器、电感器、或电容器形成。
此外，在第二方面中，电路元件可以是短截线。
通过采用这种方面，预期由栅极导线和漏极导线形成的信号线的长度被缩短，该栅极导线和漏极导线在宽度上比源极区的中心部分小。
附图说明
图1是示出根据本公开的第一实施方式的放大器电路的配置例的电路图。
图2是示出根据本公开的第一实施方式的放大器电路的配置例的图。
图3是示出常规放大器电路的配置例的图。
图4是示出根据本公开的第一实施方式的半导体器件的配置例的图。
图5是示出根据本公开的第一实施方式的第一修改的半导体器件的配置例的图。
图6是示出根据本公开的第一实施方式的第二修改的半导体器件的配置例的图。
图7是示出根据本公开的第一实施方式的第三修改的半导体器件的配置例的图。
图8是示出根据本公开的第一实施方式的第四修改的半导体器件的配置例的图。
图9是示出根据本公开的第二实施方式的放大器电路的配置例的图。
图10是示出根据本公开的第二实施方式的修改的半导体器件的配置例的图。
图11是示出根据本公开的第三实施方式的放大器电路的配置例的电路图。
图12是示出根据本公开的第三实施方式的半导体器件的配置例的图。
图13是示出根据本公开的第三实施方式的放大器电路的配置例的图。
图14是示出常规放大器电路的配置例的图。
图15是示出根据本公开的第四实施方式的放大器电路的配置例的图。
图16是示出根据本公开的第五实施方式的放大器电路的配置例的电路图。
图17是示出根据本公开的第五实施方式的放大器电路的配置例的图。
图18是示出根据本公开的第六实施方式的半导体器件的配置例的图。
具体实施方式
接着，将参考附图对用于执行本公开的模式(以下被称为实施方式)进行描述。在下述附图中，相同或类似的零件被分配相同或相似的附图标记。然而，附图是示意性性的，并且各个零件等的尺寸比并不总是与实际尺寸比一致。此外，无需多言，附图包括彼此的尺寸关系和尺寸比在其间不同的部分。此外，将按照下列顺序对实施方式进行描述。
1.第一实施方式
2.第二实施方式
3.第三实施方式
4.第四实施方式
5.第五实施方式
6.第六实施方式
<1.第一实施方式>
[电路配置]
图1是示出根据本公开的第一实施方式的放大器电路的配置例的电路图。该图中的放大器电路1包括输入端子2、输出端子3、以及MOS晶体管21至MOS晶体管24。
图1中的放大器电路1是对输入至输入端子2的信号进行放大并且将其输出至输出端子3的电路。MOS晶体管21、MOS晶体管22、MOS晶体管23、以及MOS晶体管24的栅极经由输入信号线14一起连接至输入端子2。MOS晶体管21、MOS晶体管22、MOS晶体管23、以及MOS晶体管24的源极连接至接地导体。MOS晶体管21、MOS晶体管22、MOS晶体管23、以及MOS晶体管24的漏极经由输出信号线15一起连接至输出端子3。以这种方式，MOS晶体管21至MOS晶体管24并联连接，以对输入至该MOS晶体管的相应栅极的信号进行放大。应注意，经由输出端子3供应MOS晶体管21、MOS晶体管22、MOS晶体管23、以及MOS晶体管24的电力。如后面所述，MOS晶体管21、MOS晶体管22、MOS晶体管23、以及MOS晶体管24作为单个半导体器件(半导体器件10)形成在半导体基板上。应注意，放大器电路1是权利要求中所描述的电子电路的示例。
[半导体器件的配置]
图2是示出根据本公开的第一实施方式的放大器电路的配置例的图。该图是示出放大器电路1的配置例的平面图。放大器电路1形成在半导体基板100上。图中的放大器电路1包括半导体器件10、输入信号线14、以及输出信号线15。
此外，图中的半导体器件10包括源极区101至源极区103、沟道区121至沟道区124、漏极区141和漏极区142、栅极电极131、栅极电极133、以及栅极电极134、栅极导线163、漏极电极151、以及漏极导线164。图中的半导体器件10还包括源极电极181至源极电极183以及和过孔插塞111至过孔插塞113。在图中，折线指示沟道区121至沟道区124，虚线指示栅极导线163和漏极导线164，并且点划线表示过孔插塞111至过孔插塞113。
源极区101构成图1中所描述的MOS晶体管22和MOS晶体管23的共同源极。源极区101形成水平伸长的六边形形状，并且具有在宽度上比其中心部分小的两端(端部161和端部162)。图中的源极区101表示具有以锥形形状形成的端部161和端部162的示例。此外，图中的端部161和端部162中的每个表示通过以90度的角的锥形形状形成的示例。源极电极181被放置成邻近于源极区101的表面。此外，过孔插塞111形成于源极区101中。过孔插塞111延伸通过半导体基板100，以连接后面所述的源极电极181和源极导线109(未示出)。
沟道区121构成MOS晶体管22的沟道。此外，沟道区122构成MOS晶体管23的沟道。沟道区121和沟道区122被放置成邻近于源极区101、并且放置成围绕由端部161和端部162划分的源极区101的对应外围部分。在图中的半导体器件10中，沟道区121和沟道区122分别放置在置于图的中心的源极区101的上方和下方。应注意，沟道区121是权利要求中所描述的第一沟道区的示例。沟道区122是权利要求中所描述的第二沟道区的示例。
漏极区141构成MOS晶体管22和MOS晶体管21的共同漏极。此外，漏极区142构成MOS晶体管23和MOS晶体管24的共同漏极。漏极区141和漏极区142被放置成分别邻近于沟道区121和沟道区122。应注意，漏极区141是权利要求中所描述的第一漏极区的示例。漏极区142是权利要求中所描述的第二漏极区的示例。
栅极电极131构成MOS晶体管22和MOS晶体管23的栅极。栅极电极131通过绝缘膜171(未示出)放置在沟道区121和沟道区122的表面上。图中的栅极电极131表示以包围源极区101的形状放置的示例。栅极电极131由分别形成在沟道区121和沟道区122的表面上的两个栅极电极形成，该两个栅极电极在源极区101的端部161与端部162附近接合在一起。
栅极导线163是连接至栅极电极131的接合处的导线。图中的栅极导线163在源极101的端部161附近连接至栅极电极131。栅极导线163连接至输入信号线14并且将输入信号传输至MOS晶体管22和MOS晶体管23的栅极电极。应注意，图示出了栅极电极131和栅极导线163耦接的示例。
漏极电极151是放置在漏极区141和漏极区142的相应表面上的电极。漏极电极151由分别形成在漏极区141和漏极区142的表面上的电极形成，该电极在源极区101的端部162附近接合在一起。具体地，位于漏极区141的表面上的漏极电极和漏极区142的表面上的漏极电极在端部162附近接合在一起，该端部162是源极区101的端部中的与栅极电极131和栅极导线163之间的连接处附近的端部161侧不同侧的端部。因此，漏极电极151在漏极区141和漏极区142的两个方向上形成从端部162分叉的形状。应注意，端部161是权利要求中所描述的第一源极端的示例。端部162是权利要求中所描述的第二源极端的示例。
漏极导线164是连接至漏极电极151的接合处的导线。漏极导线164连接至输出信号线15并且传输通过MOS晶体管22和MOS晶体管23放大的信号。应注意，图示出了漏极电极151与漏极导线164耦接的示例。
沟道区123被放置成邻近于漏极区141并且构成MOS晶体管21的沟道。源极区102被放置成邻近于沟道区123并且构成MOS晶体管21的源极。源极电极182和过孔插塞112形成于源极区102中。栅极电极133通过绝缘膜172(未示出)放置在沟道区123的表面上并且构成MOS晶体管21的栅极。栅极电极133在端部161附近连接至栅极导线163。应注意，沟道区123是权利要求中所描述的第三沟道区的示例。源极区102是权利要求中所描述的第二源极区的示例。栅极电极133是权利要求中所描述的第二栅极电极的示例。
沟道区124被放置成邻近于漏极区142并且构成MOS晶体管24的沟道。源极区103被放置成邻近于沟道区124并且构成MOS晶体管24的源极。源极电极183和过孔插塞113形成于源极区103中。栅极电极134通过绝缘膜放置在沟道区124的表面上并且构成MOS晶体管24的栅极。如同栅极电极133，栅极电极133在端部161附近连接至栅极导线163。应注意，沟道区124是权利要求中所描述的第四沟道区的示例。源极区103是权利要求中所描述的第三源极区的示例。栅极电极134是权利要求中所描述的第三栅极电极的示例。
如上所述，在图中的半导体器件10中，源极区101放置在中心部分。沟道区121、漏极区141、沟道区123、以及源极区102按照此顺序放置成邻近于由端部161和端部162划分的源极区的一侧外围部分。此外，沟道区122、漏极区142、沟道区124、以及源极区103按照此顺序放置成邻近于源极区101的另一侧外围部分。以这种方式，形成并联的MOS晶体管21至MOS晶体管24。栅极电极131、栅极电极133、以及栅极电极134在源极区101的端部161附近连接至栅极导线163，以连接至输入信号线14。漏极电极151在源极区101的端部162附近连接至漏极导线164，以连接至输出信号线15。
因此，输入信号被分配给端部161附近的栅极电极131、栅极电极133、以及栅极电极134。此外，通过漏极电极151的部分而传输的输出信号在端部162附近合并，该漏极电极151在漏极区141和漏极区142的方向上分叉。这可以减少MOS晶体管21至MOS晶体管24中的输入信号和输出信号的偏斜。此外，因为输入信号线14与输出信号线15被半导体器件10间隔开，所以能够减少输入信号线14与输出信号线15之间的耦接。
图中的源极区101具有在宽度上比中心部分小的端部161和端部162。栅极导线163和漏极导线164分别放置在端部161和端部162附近。沟道区121、漏极区141、和沟道区123与沟道区122、漏极区142、和沟道区124被放置成沿着端部变窄的源极区101的外围邻近于彼此。因此，可以使栅极导线163和漏极导线164的宽度比源极区101的中心部分的宽度小。此外，在图中，可以使栅极导线163的宽度(图中的B)和漏极导线164的宽度(图中的C)比过孔插塞111的宽度(图中的A)更小。
因此，在图中的半导体器件10中，邻近于形成具有相对较大形状的过孔插塞111的源极区101的多个栅极电极和漏极电极被捆绑，以分别连接至宽度相对较小的栅极导线163和漏极导线164。这可以在放置尺寸相对较大的过孔插塞111的同时缩短输入信号线14与输出信号线15以及栅极电极与漏极电极之间的相应距离。可以提高在毫米波段中工作的放大器电路1的效率。
应注意，半导体器件10的配置并不局限于该示例。例如，如同漏极电极151，栅极电极131可以在端部162处被划分(即，从端部161起在两个方向上分叉)。此外，对于源极区101，可以使端部161和端部162中的一个在宽度上比中心部位小。此外，可以排除沟道区123、栅极电极133、以及源极区102、或沟道区124、栅极电极134、以及源极区103。
图3是示出常规放大器电路的配置例的图。该图是示出作为比较例的常规放大器电路的图。图中的半导体器件10包括矩形源极区101。栅极电极和漏极电极以90度的角垂直且水平地布线。因此，栅极导线163和漏极导线164的宽度比源极区101的宽度更大。从输入信号线14至栅极电极的距离变长。类似地，从漏极电极至输出信号线15的距离变长，从而增加布线电阻。此外，阻抗在以90度角弯曲的部分处发生改变，从而引起反射。而且，从90度的拐角处产生许多不需要的发射。这些因素增加了常规放大器电路的损耗并且降低了常规放大器电路的效率。相反，在图2中的半导体器件10中，从栅极导线163至每个栅极电极的布线是呈45度角的斜线布线。从每个漏极电极至漏极导线164的布线同样是呈45度角的斜线布线。因此，在图2中的半导体器件10中，可以缩短布线长度。此外，可以减少拐角处的反射等。能够降低损耗。
[半导体器件的截面配置]
图4是示出根据本公开的第一实施方式的半导体器件的配置例的图。该图是示出半导体器件10的配置例的图并且是沿着图2中的线D-D'截取的截面图。如上所述，半导体器件10形成在半导体基板100上。半导体基板100例如可以由硅(Si)制成。源极区101和源极区102以及漏极区141形成在半导体基板100的表面上。源极区101和源极区102以及漏极区141可以形成为与半导体基板100的导电类型不同的导电类型。例如，半导体基板100可以形成为p型半导体，并且源极区101和源极区102和漏极区141可以形成为n型半导体。
栅极电极131通过绝缘膜171放置在源极区101与漏极区141之间的半导体基板100的表面上。此外，栅极电极133通过绝缘膜172放置在源极区102与漏极区141之间的半导体基板100的表面上。沟道区121和沟道区123分别形成在位于栅极电极131和栅极电极133下方的半导体基板100中。漏极电极151放置在漏极区141的表面上。
源极电极181和过孔插塞111以及源极电极182和过孔插塞112分别放置在源极区101和源极区102中。过孔插塞111和过孔插塞112中的每个包括导体118和使导体118绝缘的绝缘层119。源极导线109放置在半导体基板100的背面上，并且通过过孔插塞111和过孔插塞112分别连接至源极电极181和源极电极182。源极导线109和图1中所描述的接地导体相对应。
[修改1]
图5是示出根据本公开的第一实施方式的第一修改的半导体器件的配置例的图。该图中的半导体器件10与图2中所描述的半导体器件10的不同在于，该半导体器件10还包括位于中心部分的源极区104和包围源极区104的栅极电极132。沟道区125和沟道区126被放置成邻近于源极区104，在该源级区104中放置了源极电极184和过孔插塞114。漏极区143放置在沟道区122与沟道区125之间，并且漏极电极153放置在漏极区143的表面上。栅极电极132连接至栅极导线163，并且漏极电极153连接至漏极导线164。应注意，漏极电极152放置在图中的漏极区142的表面上并且连接至漏极导线164。
以此方式，即使在放置两个源极区101和104的情况下，也可以通过使源极区101和源极区104的端部比中心部分窄来使栅极导线163和漏极导线164的宽度变窄。
[修改2]
图6是示出根据本公开的第一实施方式的第二修改的半导体器件的配置例的图。该图中的半导体器件10与图2中所描述的半导体器件10的不同在于，非对称地形成源极区101的端部161和端部162。图示出了具有以比端部161更小的角渐缩的端部162的源极区101的示例。应注意，在图中，省去了沟道区的描述。
[修改3]
图7是示出根据本公开的第一实施方式的第三修改的半导体器件的配置例的图。该图中的半导体器件10与图2中所描述的半导体器件10的不同在于，源极区101的外围发生弯曲。此外，对于图中的栅极电极131、栅极电极133、以及栅极电极134、漏极区141和漏极区142、以及漏极电极151，其外围也发生弯曲。还是在该情况下，端部161和端部162形成具有比源极区101的中心部分的宽度小的宽度。因为栅极电极131、以及栅极电极133、以及以及栅极电极134、和漏极电极151形成弯曲形状，所以可以进一步减小损耗。应注意，在图中，省去了沟道区的描述。
[修改4]
图8是示出根据本公开的第一实施方式的第四修改的半导体器件的配置例的图。该图中的半导体器件10与图2中所描述的半导体器件10的不同在于，源极区101的端部161和端部162由侧边形成。还是在该情况下，端部161和端部162形成具有比源极区101的中心部分的宽度小的宽度。
如上所述，在本公开的第一实施方式的半导体器件10中，使源极区101的两端在宽度上比中心部分更小，并且使得栅极导线163或漏极导线164中的至少一个的宽度比源极区101的中心部分的宽度小。这可以缩短栅极和漏极中的至少一个的布线长度，以减小损耗。
<2.第二实施方式>
上述第一实施方式中的半导体器件10包括四个沟道区。相反，本公开的第二实施方式的半导体器件10与上述第一实施方式的不同在于，该半导体器件10包括两个沟道区。
[半导体器件的配置]
图9是示出根据本公开的第二实施方式的放大器电路的配置例的图。该图中的半导体器件10与图2中所描述的半导体器件10的不同在于，排除了沟道区123和沟道区124、栅极电极133和栅极电极134、源极区102和源极区103、以及过孔插塞112和过孔插塞113。
图中的半导体器件10与包括对应于两个沟道区121及122的MOS晶体管22及MOS晶体管23的半导体器件相对应。还是在该图中的半导体器件10中，可以使栅极导线163和漏极导线164的宽度比源极区101的中心部分的宽度小。
[修改5]
图10是示出根据本公开的第二实施方式的修改的半导体器件的配置例的图。该图中的半导体器件10与图9中所描述的半导体器件10的不同在于，该半导体器件10还包括位于中心部分的源极区104和包围源极区104的栅极电极132。沟道区125和沟道区126被放置成邻近于源极区104，在该源极区104中，放置源极电极184和过孔插塞114。漏极区143放置在沟道区122与沟道区125之间，并且漏极电极153放置在漏极区143的表面上。栅极电极132连接至栅极导线163，并且漏极电极153连接至漏极导线164。漏极电极152放置在图中的漏极区142的表面上并且连接至漏极导线164。还是在该图中的半导体器件10中，可以通过使源极区101和源极区104的端部比中心部分窄，使栅极导线163和漏极导线164的宽度变窄。
放大器电路1的其他配置与本公开的第一实施方式中所描述的放大器电路1的配置类似，并且因此将不进行描述。
如上所述，在本公开的第二实施方式的半导体器件10中，包括两个沟道区121和122的半导体器件10中的栅极和漏极的布线长度可以缩短。这可以减小半导体器件10中的损耗。
<3.第三实施方式>
上述第一实施方式中的放大器电路1包括四个MOS晶体管。相反，本公开的第三实施方式的放大器电路1与上述第一实施方式的不同在于，该放大器电路1包括八个MOS晶体管。
[电路配置]
图11是示出根据本公开的第三实施方式的放大器电路的配置例的电路图。该图中的放大器电路1与图1中所描述的放大器电路1的不同在于，该放大器电路1还包括半导体器件11(MOS晶体管25至MOS晶体管28)并且还包括电容器31和电容器32作为电路元件。MOS晶体管25、MOS晶体管26、MOS晶体管27、以及MOS晶体管28的栅极一起连接至输入信号线14。MOS晶体管25、MOS晶体管26、MOS晶体管27、以及MOS晶体管28的源极连接至接地导体。MOS晶体管25、MOS晶体管26、MOS晶体管27、以及MOS晶体管28的漏极一起连接至输出信号线15。电容器31连接在输入信号线14与接地导体之间，并且电容器32连接在输出信号线15与接地导体之间。其他连接与图1中的连接类似，并且因此将不进行描述。
如所示出的，MOS晶体管21至MOS晶体管28并联连接，以对输入至该MOS晶体管的相应栅极的信号进行放大。此外，电容器31和电容器32是用于匹配阻抗的电容器。MOS晶体管25至MOS晶体管28构成半导体器件11。
[半导体器件的配置]
图12是示出根据本公开的第三实施方式的半导体器件的配置例的图。该图是示出半导体器件10和半导体器件11的配置的图。半导体器件11包括源极区103、源极区105、以及源极区106、沟道区126至沟道区129、漏极区144和漏极区145、栅极电极135、栅极电极137、以及栅极电极138、栅极导线165、以及漏极电极154。此外，半导体器件11还包括漏极导线166、源极电极183、源极电极185、以及源极电极186、及过孔插塞113、过孔插塞115、以及过孔插塞116。
应注意，在半导体器件10与半导体器件11之间共享源极区103。具体地，源极区103被放置成邻近于半导体器件10的沟道区124和半导体器件11的沟道区128，并且构成与相应沟道区相对应的MOS晶体管24和MOS晶体管25中的共同源极区。因此，与分开放置两个半导体器件的情况相比较，可以减小半导体基板上的占用面积。
此外，图中的源极电极183形成具有延伸至源极区103的端部的附加矩形图案的形状。该源极电极183在源极区103的端部处连接至电容器31和电容器32。栅极导线163栅极导线165一起连接至输入信号线14。类似地，漏极导线164和漏极导线166一起连接至输出信号线15。
应注意，图中的沟道区124和沟道区128是权利要求中所描述的第五沟道区的示例。图中的栅极电极134和栅极电极137是权利要求中所描述的第四栅极电极的示例。图中的源极区103是权利要求中所描述的共同源极区的示例。源极电极183是权利要求中所描述的源极电极的示例。
[放大器电路的配置]
图13是示出根据本公开的第三实施方式的放大器电路的配置例的图。该图中的放大器电路1是使用图12中所描述的半导体器件10和半导体器件11而形成的电路。
电容器31放置在栅极导线163与栅极导线165与输入信号线14之间，并且连接在输入信号线14的分叉至栅极导线163和栅极导线165的部分与源极电极183之间。电容器32放置在漏极导线164与漏极导线166与输出信号线15之间，并且连接在输出信号线15的分叉至漏极导线164和漏极导线166的部分与源极电极183之间。电容器31需要放置在距栅极电极134和栅极电极137及栅极导线163和栅极电极165的指定距离处。这减少了与信号布线的电磁耦接。出于相同的原因，电容器32也放置在距栅极电极134和栅极电极137及漏极导线164和漏极导线166的指定距离处。
因为源极区101和源极区105的端部在宽度上比半导体器件10和半导体器件11的中心部分小，所以可以使栅极导线163和栅极导线165以及漏极导线164和漏极导线166的宽度变窄。此外，栅极电极134和栅极电极137可以被放置成朝向栅极导线163和栅极导线165倾斜。漏极电极151和漏极电极154也可以被放置成朝向漏极导线164和漏极导线166倾斜。因此，可以在半导体器件10和半导体器件11的端部附近提供相对较大的空间。通过将电容器31和电容器32放置在空间中，可以在确保上述距离的同时使放大器电路1微型化。
图14是示出常规放大器电路的配置例的图。该图是作为比较例示出的图，并且是示出使用图3中所描述的半导体器件的放大器电路1的图。在图中的半导体器件10中，栅极导线163和漏极导线164形成为具有与半导体器件10的宽度大致相同的宽度。类似地，在半导体器件11中，栅极导线165和漏极导线166形成为具有与半导体器件11的宽度大致相同的宽度。因此，不能提供距栅极导线165等的指定距离，并且电容器31和电容器32不能放置在源极区103的附近。额外的源极区107和源极区108被放置以分别连接至电容器31和电容器32，从而增加输入信号线14和输出信号线15的布线长度。此外，放大器电路1所占用的面积增大。
应注意，放大器电路1的配置并不局限于该示例。例如，可以使用其他阻抗元件代替电容器31和电容器32作为电路元件。此处，阻抗元件例如与电阻器、电容器、电感器、或其复合元件相对应。
放大器电路1的其他配置与本公开的第一实施方式中所描述的放大器电路1的配置类似，并且因此将不进行描述。
如上所述，在本公开的第三实施方式的放大器电路1中，通过使半导体器件10和半导体器件11的源极区101和源极区105的端部比中心部分窄，可以在半导体器件10和半导体器件11的附近提供放置电路元件的空间。这允许放大器电路11微型化。
<4.第四实施方式>
上述第三实施方式的放大器电路1使用电容器31和电容器32作为电路元件。相反，本公开的第四实施方式的放大器电路1和上述第三实施方式的不同在于，使用短截线作为电路元件。
[放大器电路的配置]
图15是示出根据本公开的第四实施方式的放大器电路的示例的电路图。该图中的放大器电路1与图13中所描述的放大器电路1的不同在于，该放大器电路1包括短截线37和短截线38而非电容器31和电容器32。此处，短截线是短路分布的恒定电路(short-circuited distributed constant circuit)。图中的短截线37和短截线38通过使输入信号线14与输出信号线15与源极电极183之间短路的导线而形成。
放大器电路1的其他配置与本公开的第三实施方式中所描述的放大器电路1的配置类似，并且因此将不进行描述。
如上所述，本公开的第四实施方式的放大器电路1允许放置短截线37和短截线38的放大器电路1微型化。
<5.第五实施方式>
上述第三实施方式的放大器电路1包括两个半导体器件10和导体器件11。相反，本公开的第五实施方式的放大器电路1与上述第三实施方式的不同在于，该放大器电路1包括四个半导体器件。
[电路配置]
图16是示出根据本公开的第五实施方式的放大器电路的配置例的电路图。该图中的放大器电路1与图11中所描述的放大器电路1的不同在于，该放大器电路1还包括半导体器件12和半导体器件13和电容器33至电容器36。半导体器件12和半导体器件13中所包括的MOS晶体管的栅极和漏极分别一起连接至输入信号线14和输出信号线15。半导体器件12和和半导体器件13中所包括的MOS晶体管的源极连接至接地导体。电容器33和电容器35布线在输入信号线14与接地导体之间。电容器34和电容器36布线在输出信号线15与接地导体之间。其他连接与图11中的连接类似，并且因此将不进行描述。
如所示出的，半导体器件10至半导体器件13中所包括的MOS晶体管并联连接，以对输入至该MOS晶体管的相应栅极的信号进行放大。此外，电容器31至电容器36是用于匹配阻抗的电容器。
[放大器电路的配置]
图17是示出根据本公开的第五实施方式的放大器电路的配置例的图。如所示出的，半导体器件10至半导体器件13按照此顺序邻近地放置。输入信号线14从输入端子分叉两次，以连接至半导体器件10至半导体器件13的栅极导线。类似地，输出信号线15从输出端子分叉两次，以连接至半导体器件10至半导体器件13的漏极导线。电容器33和电容器34放置在半导体器件12和半导体器件13的附近。电容器35放置在半导体器件11与半导体器件12与输入信号线14之间。电容器36放置在半导体器件11与半导体器件12与输出信号线15之间。
放大器电路1的其他配置与本公开的第三实施方式中所描述的放大器电路1的配置类似，并且因此将不进行描述。
如上所述，在本公开的第五实施方式的放大器电路1中，通过使半导体器件10至半导体器件13的源极区的端部比中心部分窄，可以在半导体器件10至半导体器件13的附近提供放置电路元件的空间。这允许放大器电路1微型化。
<6.第六实施方式>
上述第一实施方式的放大器电路1使用由Si制成的MOS晶体管。相反，本公开的第六实施方式的放大器电路1与上述第一实施方式的不同在于，该放大器电路1使用由氮化镓(GaN)制成的MOS晶体管。
[半导体器件的截面配置]
图18是示出根据本公开的第六实施方式的半导体器件的配置例的图。与图4类似，该图是示出半导体器件10的配置例的截面图。图中的半导体器件10和图4中所描述的半导体器件10的不同在于，该半导体器件10使用由GaN制成的半导体基板100。
图中的半导体基板100包括按照此顺序堆叠在彼此的顶部上的Si基板194、缓冲层193、GaN层192、以及沟道层191。可以使用由氮化铝(AlN)和GaN的混合晶体制成的半导体层作为沟道层191。绝缘膜172和绝缘膜171被放置成邻近于沟道层191，该绝缘膜172和绝缘膜171上分别分层放置栅极电极131和栅极电极133。
源极区101和源极区102形成在沟道层191中。具体地，源极电极187和源极电极188被放置成邻近于沟道层191。使用位于源极电极187和源极电极188正下方的沟道层191作为源极区101和源极区102。过孔插塞111和过孔插塞112形成在源极电极187和源极电极188与源极导线109之间。
放大器电路1的其他配置与本公开的第一实施方式中所描述的放大器电路1的配置类似，并且因此将不进行描述。
如上所述，即使在使用由GaN制成的半导体器件的情况下，本公开的第六实施方式中的放大器电路1也允许放大器电路1微型化。
最后，上述每个实施方式的描述是本公开的示例，并且本公开并不局限于上述实施方式。因此，无需多言，除上述实施方式之外，在不偏离本公开的技术理念的情况下，可以根据设计等做出各种改变。
应注意，本技术还可以具有下列配置。
(1)一种半导体器件，包括：
源极区，放置在半导体基板上并且两个端部在宽度上比中心部分小；
第一沟道区和第二沟道区，放置成在半导体基板上邻近于由两个端部划分的源极区的对应外围部分；
第一漏极区和第二漏极区，放置成在半导体基板上分别邻近于第一沟道区和第二沟道区；
栅极电极，通过绝缘膜放置在第一沟道区和第二沟道区的各个表面上并且在第一源极端附近彼此接合，该第一源极端为源极区的一端部；
栅极导线，连接至栅极电极接合的部分；
漏极电极，放置在第一漏极区和第二漏极区的各个表面上并且在第二源极端附近彼此接合，该第二源极端为源极区的与第一源极端不同的另一端部；以及
漏极导线，连接至漏极电极接合的部分；
其中，栅极导线以及漏极导线中的至少一个在宽度上比源极区的中心部分小。
(2)根据上述(1)的半导体器件，还包括：
过孔插塞，形成在源极区中并且延伸通过半导体基板；以及
源极导线，通过过孔插塞连接至源极区。
(3)根据上述(2)的半导体器件，其中，栅极导线以及漏极导线中的至少一个在宽度上比过孔插塞小。
(4)根据上述(1)至(3)中任一项的半导体器件，其中，源极区在两个端部中的每个端部处形成锥形形状。
(5)根据上述(4)的半导体器件，其中，源极区在两个端部形成具有约90度的角的锥形形状。
(6)根据上述(1)至(5)中任一项的半导体器件，还包括：
第三沟道区，放置成邻近于第一漏极区；
第二源极区，放置成邻近于第三沟道区；以及
第二栅极电极，通过绝缘膜放置在第三沟道区的表面上并且连接至栅极导线。
(7)根据上述(6)的半导体器件，还包括：
第四沟道区，放置成邻近于第二漏极区；
第三源极区，放置成邻近于第四沟道区；以及
第三栅极电极，通过绝缘膜放置在第四沟道区的表面上并且连接至栅极导线。
(8)一种电子电路，包括：
至少一个半导体器件，包括：
源极区，放置在半导体基板上并且两个端部在宽度上比中心部分小；
第一沟道区和第二沟道区，放置成在半导体基板上邻近于由两个端部划分的源极区的对应外围部分；
第一漏极区和第二漏极区，放置成在半导体基板上分别邻近于第一沟道区和第二沟道区；
栅极电极，通过绝缘膜放置在第一沟道区和第二沟道区的各个表面上并且在第一源极端附近彼此接合，该第一源极端为源极区的一端部；
栅极导线，连接至栅极电极接合的部分；
漏极电极，放置在第一漏极区和第二漏极区的各个表面上并且在第二源极端附近彼此接合，该第二源极端为源极区的与第一源极端不同的另一端部；以及
漏极导线，连接至漏极电极接合的部分；
其中，栅极导线以及漏极导线中的至少一个在宽度上比源极区的中心部分小；
输入信号线，连接至栅极导线，以传输输入信号；以及
输出信号线，连接至漏极导线，以传输输出信号。
(9)根据上述(8)的电子电路，其中，
至少一个半导体器件还包括：
第五沟道区，被放置成邻近于第一漏极区；以及
第四栅极电极，通过绝缘膜放置在第五沟道区的表面上并且连接至栅极导线。
(10)根据上述(9)的电子电路，其中，
电子电路包括两个半导体器件；
电子电路还包括被放置成邻近于两个半导体器件的两个第五沟道区的共同源极区；
输入信号线连接至两个半导体器件的各个栅极导线，以传输输入信号；并且
输出信号线连接至两个半导体器件的各个漏极导线，以传输输出信号。
(11)根据上述(10)的电子电路，还包括：
源极电极，放置在共同源极区的表面上；以及
电路元件，连接在源极电极与输入信号线以及输出信号线中的至少一个之间。
(12)根据上述(11)的电子电路，其中，电路元件是阻抗元件。
(13)根据上述(12)的电子电路，其中，阻抗元件由电阻器、电感器、或电容器形成。
(14)根据上述(11)的电子电路，其中，电路元件是短截线。
附图标记列表
1 放大器电路
2 输入端子
3 输出端子
10 至13半导体器件
14 输入信号线
15 输出信号线
21 至28MOS晶体管
31 至36电容器
37 短截线
100 半导体基板
101至108 源极区
109 源极导线
111至116 过孔插塞
121至129 沟道区
131至138 栅极电极
141至145 漏极区
151至154 漏极电极
161、162 端部
163、165 栅极导线
164、166 漏极导线
171、172 绝缘膜
181至188 源极电极。

Claims (14)

1.一种半导体器件，包括：
源极区，放置在半导体基板上并且所述源极区的两个端部在宽度上比中心部分小；
第一沟道区和第二沟道区，放置成在所述半导体基板上邻近于由两个所述端部划分的所述源极区的每个外围部分；
第一漏极区和第二漏极区，放置成在所述半导体基板上分别邻近于所述第一沟道区和所述第二沟道区；
栅极电极，通过绝缘膜放置在所述第一沟道区和所述第二沟道区的各个表面上并且在第一源极端附近接合在一起，所述第一源极端为所述源极区的所述端部之一；
栅极导线，连接至所述栅极电极接合的部分；
漏极电极，放置在所述第一漏极区和所述第二漏极区的各个表面上并且在第二源极端附近接合在一起，所述第二源极端为所述源极区的所述端部中的与所述第一源极端不同的端部；以及
漏极导线，连接至所述漏极电极接合的部分；
其中，所述栅极导线以及所述漏极导线中的至少一个在宽度上比所述源极区的所述中心部分小。
2.根据权利要求1所述的半导体器件，还包括：
过孔插塞，形成在所述源极区中并且延伸通过所述半导体基板；以及
源极导线，通过所述过孔插塞连接至所述源极区。
3.根据权利要求2所述的半导体器件，其中，所述栅极导线以及所述漏极导线中的至少一个在宽度上比所述过孔插塞小。
4.根据权利要求1所述的半导体器件，其中，所述源极区在两个所述端部中的每个端部处形成锥形形状。
5.根据权利要求4所述的半导体器件，其中，所述源极区在两个所述端部处形成具有约90度的角的锥形形状。
6.根据权利要求1所述的半导体器件，还包括：
第三沟道区，放置成邻近于所述第一漏极区；
第二源极区，放置成邻近于所述第三沟道区；以及
第二栅极电极，通过所述绝缘膜放置在所述第三沟道区的表面上并且连接至所述栅极导线。
7.根据权利要求6所述的半导体器件，还包括：
第四沟道区，放置成邻近于所述第二漏极区；
第三源极区，放置成邻近于所述第四沟道区；以及
第三栅极电极，通过所述绝缘膜放置在所述第四沟道区的表面上并且连接至所述栅极导线。
8.一种电子电路，包括：
半导体器件，包括：
源极区，放置在半导体基板上并且所述源极区的两个端部在宽度上比中心部分小；
第一沟道区和第二沟道区，放置成在所述半导体基板上邻近于由两个所述端部划分的所述源极区的每个外围部分；
第一漏极区和第二漏极区，放置成在所述半导体基板上分别邻近于所述第一沟道区和所述第二沟道区；
栅极电极，通过绝缘膜放置在所述第一沟道区和所述第二沟道区的各个表面上并且在第一源极端附近接合在一起，所述第一源极端为所述源极区的所述端部之一；
栅极导线，连接至所述栅极电极接合的部分；
漏极电极，放置在所述第一漏极区和所述第二漏极区的各个表面上并且在第二源极端附近接合在一起，所述第二源极端为所述源极区的所述端部中的与所述第一源极端不同的端部；以及
漏极导线，连接至所述漏极电极接合的部分；
其中，所述栅极导线以及所述漏极导线中的至少一个在宽度上比所述源极区的所述中心部分小；
输入信号线，连接至所述栅极导线，以传输输入信号；以及
输出信号线，连接至所述漏极导线，以传输输出信号。
9.根据权利要求8所述的电子电路，其中，
所述半导体器件还包括：
第五沟道区，放置成邻近于所述第一漏极区；以及
第四栅极电极，通过所述绝缘膜放置在所述第五沟道区的表面上并且连接至所述栅极导线。
10.根据权利要求9所述的电子电路，其中，
所述电子电路包括两个所述半导体器件；并且
所述电子电路还包括共同源极区，所述共同源极区被放置成共同邻近于两个所述半导体器件中的每个的所述第五沟道区；
所述输入信号线共同连接至两个所述半导体器件中的每个的所述栅极导线，以传输所述输入信号；并且
所述输出信号线共同连接至两个所述半导体器件中的每个的所述漏极导线，以传输所述输出信号。
11.根据权利要求10所述的电子电路，还包括：
源极电极，放置在所述共同源极区的表面上；以及
电路元件，连接在所述源极电极与所述输入信号线以及所述输出信号线中的至少一个之间。
12.根据权利要求11所述的电子电路，其中，所述电路元件是阻抗元件。
13.根据权利要求12所述的电子电路，其中，所述阻抗元件由电阻器、电感器、或电容器形成。
14.根据权利要求11所述的电子电路，其中，所述电路元件是短截线。
CN201980059653.8A 2018-09-21 2019-08-02 半导体器件和电子电路 Withdrawn CN112714946A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018177640 2018-09-21
JP2018-177640 2018-09-21
PCT/JP2019/030459 WO2020059322A1 (ja) 2018-09-21 2019-08-02 半導体素子および電子回路

Publications (1)

Publication Number Publication Date
CN112714946A true CN112714946A (zh) 2021-04-27

Family

ID=69887067

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980059653.8A Withdrawn CN112714946A (zh) 2018-09-21 2019-08-02 半导体器件和电子电路

Country Status (5)

Country Link
US (1) US20210257472A1 (zh)
EP (1) EP3832699B1 (zh)
CN (1) CN112714946A (zh)
TW (1) TW202013737A (zh)
WO (1) WO2020059322A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020112069B4 (de) * 2020-02-27 2022-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Source-leckstromunterdrückung durch source-umgebende gate-struktur und verfahren zur herstellung der gate-struktur
US12074123B2 (en) 2020-04-03 2024-08-27 Macom Technology Solutions Holdings, Inc. Multi level radio frequency (RF) integrated circuit components including passive devices
KR20220162147A (ko) * 2020-04-03 2022-12-07 울프스피드, 인크. 후면측 소스, 게이트 및/또는 드레인 단자들을 갖는 iii족 질화물계 라디오 주파수 증폭기들
WO2021202358A1 (en) 2020-04-03 2021-10-07 Cree, Inc. Group iii nitride-based radio frequency transistor amplifiers having source, gate and/or drain conductive vias
US11430874B2 (en) * 2020-12-16 2022-08-30 Nxp Usa, Inc. Semiconductor device with a crossing region
JP2022116735A (ja) * 2021-01-29 2022-08-10 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07112064B2 (ja) * 1986-02-10 1995-11-29 株式会社東芝 絶縁ゲート電界効果型トランジスタ
US5192989A (en) * 1989-11-28 1993-03-09 Nissan Motor Co., Ltd. Lateral dmos fet device with reduced on resistance
JPH06310955A (ja) * 1993-04-22 1994-11-04 Fujitsu Ltd 高出力電界効果トランジスタ
US5355008A (en) * 1993-11-19 1994-10-11 Micrel, Inc. Diamond shaped gate mesh for cellular MOS transistor array
JP3276325B2 (ja) 1996-11-28 2002-04-22 松下電器産業株式会社 半導体装置
JPH1174505A (ja) * 1997-08-27 1999-03-16 Fujitsu Ltd 半導体装置
US6002156A (en) * 1997-09-16 1999-12-14 Winbond Electronics Corp. Distributed MOSFET structure with enclosed gate for improved transistor size/layout area ratio and uniform ESD triggering
JPH11251445A (ja) * 1998-02-27 1999-09-17 Rohm Co Ltd 半導体素子
US6445052B1 (en) * 2001-01-05 2002-09-03 United Microelectronics Corp. Power lateral diffused MOS transistor
JP2003007844A (ja) * 2001-04-09 2003-01-10 Seiko Instruments Inc 半導体装置
US6436773B1 (en) * 2001-05-01 2002-08-20 Advanced Micro Devices, Inc. Fabrication of test field effect transistor structure
JP3524908B2 (ja) * 2002-01-21 2004-05-10 株式会社半導体理工学研究センター 半導体装置
JP4868710B2 (ja) * 2004-03-24 2012-02-01 富士通セミコンダクター株式会社 横型ｍｏｓトランジスタ
TWI261891B (en) * 2004-12-24 2006-09-11 Richtek Technology Corp Power metal oxide semiconductor transistor layout with lower output resistance and high current limit
US8178908B2 (en) * 2008-05-07 2012-05-15 International Business Machines Corporation Electrical contact structure having multiple metal interconnect levels staggering one another
US8604525B2 (en) * 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
CN103035718B (zh) * 2012-08-17 2015-10-14 上海华虹宏力半导体制造有限公司 半导体器件及其制作方法

Also Published As

Publication number Publication date
US20210257472A1 (en) 2021-08-19
EP3832699A1 (en) 2021-06-09
WO2020059322A1 (ja) 2020-03-26
EP3832699B1 (en) 2025-03-05
EP3832699A4 (en) 2021-10-06
TW202013737A (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
CN112714946A (zh) 半导体器件和电子电路
US8431973B2 (en) High frequency semiconductor device
US7851832B2 (en) Semiconductor device
KR102632903B1 (ko) 트랜지스터 레벨 입력 및 출력 고조파 종단들
JP6074747B2 (ja) 共鳴結合器
DE69934717D1 (de) Leistungstransistoranordnung höher frequenz
US8680941B2 (en) Microwave harmonic processing circuit
US20120013019A1 (en) Semiconductor device
TW560013B (en) Chemical semiconductor switch circuit device
TWI548226B (zh) 差動至單端傳輸線介面
JP2008112810A (ja) 回路基板、半導体素子収納用パッケージおよび半導体装置
US9472497B2 (en) Semiconductor device
CN101371345A (zh) 高频用半导体器件
JP2021069068A (ja) 半導体装置
US11121072B1 (en) Semiconductor device with isolation structure
US8589832B2 (en) On chip shielding structure for integrated circuits or devices on a substrate and method of shielding
KR102752888B1 (ko) 선택 가능한 입출력 포트를 구비한 복수개의 전력 결합 증폭기를 포함하는 반도체 소자
US20250081582A1 (en) Semiconductor device
JP2014207332A (ja) 電界効果トランジスタおよび高周波増幅回路
US6613616B2 (en) Method for fabricating field-effect transistors in integrated semiconductor circuits and integrated semiconductor circuit fabricated with a field-effect transistor of this type including a dual gate
CN113707646A (zh) 半导体器件
JP2021125713A (ja) 高周波半導体装置
WO1998012751A1 (en) High-frequency integrated circuit device and its manufacture
JPH01194368A (ja) 電界効果トランジスタ
JP2006019789A (ja) 高周波増幅器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20210427