CN112530341B - 像素电路 - Google Patents

Abstract

一种像素电路，包括电容及第一至第六晶体管。第一晶体管的第一端、控制端及第二端分别耦接第一至第三节点。第二晶体管的第一端接收数据信号。第二晶体管的第二端耦接第三节点。第三晶体管的第一及第二端分别耦接第一及第二节点。第四晶体管的第一端接收系统高电压。第四晶体管的第二端耦接第一节点。第五晶体管的第一及第二端分别耦接第三节点及发光元件。第六晶体管的第一端耦接第五晶体管的第二端。第六晶体管的第二端接收参考电压。电容耦接于第二节点和第六晶体管的第一端之间。第二及第三晶体管同时导通及关断。

Description

像素电路

技术领域

本发明有关于一种像素电路，特别有关于一种适用于低画面更新率的像素电路。

背景技术

随着数字显示装置的需求日益增加，低画面更新率(或称低帧率，Low FrameRate)广泛应用在显示装置中，用以降低电源消耗，达到省电、延长使用时间的目的。

然而，在画面未进行更新时，维持先前画面的帧数在发光阶段显示的亮度会不稳定，将导致闪烁。

因此，如何解决以上问题为本领域的重要课题。

发明内容

本发明提供一种像素电路。像素电路包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管以及电容。第一晶体管的第一端耦接第一节点。第一晶体管的控制端耦接第二节点。第一晶体管的第二端耦接第三节点。第二晶体管的第一端接收数据信号。第二晶体管的第二端耦接第三节点。第三晶体管的第一端耦接第一节点。第三晶体管的第二端耦接第二节点。第四晶体管的第一端接收系统高电压。第四晶体管的第二端耦接第一节点。第五晶体管的第一端耦接第三节点。第五晶体管的第二端耦接发光元件。第六晶体管的第一端耦接第五晶体管的第二端。第六晶体管的第二端接收参考电压。电容耦接于第二节点和第六晶体管的第一端之间。第二晶体管和第三晶体管同时导通及关断。

本发明还提供一种像素电路。像素电路包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管以及电容。第一晶体管的第一端耦接第一节点，第一晶体管的控制端耦接第二节点，第一晶体管的第二端耦接第三节点。第二晶体管的第一端耦接第三节点，第二晶体管的第二端接收数据信号。第三晶体管的第一端耦接第一节点，第三晶体管的第二端耦接第二节点。第四晶体管的第一端耦接第一节点，第四晶体管的第二端接收系统高电压。第五晶体管的第一端耦接发光元件，第五晶体管的第二端耦接第三节点。第六晶体管的第一端耦接第五晶体管的第一端，第六晶体管的第二端接收参考电压。电容耦接于第二节点和第六晶体管的第一端之间。第二晶体管和第六晶体管同时导通及关断。

综上所述，藉由本发明像素电路的设计，在未进行画面更新的帧数与进行画面更新的帧数中，经由相同电压电平及相同时间长度，对像素电路的发光元件的阳极端进行重置，使得像素电路的暗态能保持一致。且藉由本发明像素电路的设计，在未进行画面更新的帧数中，第一晶体管的控制端的电压电平保持在相近于前一次进行画面信号更新的电压电平(即补偿电压电平)。如此一来，便能在降低画面更新率时，稳定发光亮度，避免产生闪烁的现象。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为根据本发明的部分实施例绘示一种显示装置的示意图。

图2为根据本发明额部分实施例绘示一种像素电路的示意图。

图3为根据本发明的部分实施例绘示一种像素电路在进行画面更新时的信号波形示意图。

图4A为根据本发明的部分实施例绘示在进行画面更新中第一期间内像素电路中各晶体管的状态示意图。

图4B为根据本发明的部分实施例绘示在进行画面更新中第二期间内像素电路中各晶体管的状态示意图。

图4C为根据本发明的部分实施例绘示在进行画面更新中第三期间内像素电路中各晶体管的状态示意图。

图5为根据本发明的部分实施例绘示一种像素电路在未进行画面更新时的信号波形示意图。

图6A为根据本发明的部分实施例绘示在未进行画面更新中第一期间内像素电路中各晶体管的状态示意图。

图6B为根据本发明的部分实施例绘示在未进行画面更新中第二期间内像素电路中各晶体管的状态示意图。

图6C为根据本发明的部分实施例绘示在未进行画面更新中第三期间内像素电路中各晶体管的状态示意图。

图7为根据本发明的部分实施例绘示另一种像素电路的示意图。

图8为根据本发明的部分实施例绘示另一种像素电路在进行画面更新时的信号波形示意图。

图9A为根据本发明的部分实施例绘示在进行画面更新中第一期间内像素电路中各晶体管的状态示意图。

图9B为根据本发明的部分实施例绘示在进行画面更新中第二期间内像素电路中各晶体管的状态示意图。

图9C为根据本发明的部分实施例绘示在进行画面更新中第三期间内像素电路中各晶体管的状态示意图。

图10为根据本发明的部分实施例绘示另一种像素电路在未进行画面更新时的信号波形示意图。

图11A为根据本发明的部分实施例绘示在未进行画面更新中第一期间内像素电路中各晶体管的状态示意图。

图11B为根据本发明的部分实施例绘示在未进行画面更新中第二期间内像素电路中各晶体管的状态示意图。

图11C为根据本发明的部分实施例绘示在未进行画面更新中第三期间内像素电路中各晶体管的状态示意图。

附图标记

900:显示装置

910:控制器

920:源极驱动器

930:栅极驱动器

940:显示面板

950:多工电路

Tr、Tg、Tb:晶体管

CSr、CSg、CSb:多工控制信号

DLr、DLg、DLb:数据线

GL:扫描线

100、200:像素电路

T1、T2、T3、T4、T5、T6:晶体管

C1:电容

LU:发光元件

N1、N2、N3、N4:节点

OVDD:系统高电压

OVSS:系统低电压

S、S2:扫描信号

EM1、EM2:发光控制信号

Vdata:数据信号

Vref:参考电压

Id:驱动电流

Fa、Fs、P1、P2、P3、P4、P5、P6、Ta、Ts:期间

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

参考图1。图1为根据本发明的部分实施例绘示一种显示装置900的示意图。如图1所示，显示装置900包含控制器910、源极驱动器920、栅极驱动器930、显示面板940以及多工电路950。显示面板940包含以阵列排列的多个像素电路100。多工电路950包含多个晶体管Tr、Tg、Tb。

结构上，控制器910耦接源极驱动器920及栅极驱动器930。源极驱动器920耦接多工电路950，多工电路950通过数据线DLr、DLg、DLb连接显示面板940中的像素电路100。栅极驱动器930通过扫描线GL连接显示面板940中的像素电路100。

操作上，控制器910用以输出垂直同步信号、水平同步信号、时脉信号等控制信号至源极驱动器920及栅极驱动器930。源极驱动器920用以根据控制器910所输出的控制信号，传送数据信号至多工电路950。多工电路950中的晶体管Tr、Tg、Tb分别根据多工控制信号CSr、CSg、CSb选择性导通，以将数据信号(如图2中的数据信号Vdata)经由数据线DLr、DLg、DLb提供至各个像素电路100。栅极驱动器930用以根据控制器910所输出的控制信号，经由扫描线GL传送扫描信号(如图2中的扫描信号S1、S2)及发光控制信号(如图2中的发光控制信号EM1、EM2)至各个像素电路100。

值得注意的是，虽然在图1的实施例中，显示装置900包含一个栅极驱动器930，但仅为方便说明的示例，并非用以限制本发明。在其他部分实施例中，显示装置900亦可包含设置于显示面板940两侧的双边栅极驱动器，用以输出相应的信号。此外，多工电路950仅为方便说明的示例，并非用以限制本发明，本领域的普通技术人员可依照实际需求进行设计。

请参考图2。图2为根据本发明的部分实施例绘示一种像素电路100的示意图。在部分实施例中，像素电路100可用于主动式液晶显示器(Active Matrix Liquid CrystalDisplays，AMLCD)、主动式有机发光二极管显示器(Active Matrix Organic LightEmitting Display，AMOLED)、主动式微发光二极管显示器(Active Matrix Micro LightEmitting Display，AMμLED)等等。显示装置900中可包含多个如图2所示的像素电路100以组成完整的显示画面。

如图2所示，像素电路100包含晶体管T1、T2、T3、T4、T5、T6以及电容C1。结构上，晶体管T1的第一端耦接节点N1。晶体管T1的控制端耦接节点N2。晶体管T1的第二端耦接节点N3。

晶体管T2的第一端耦接数据线(如图1中的数据线DLr、DLg、DLb)，并用以接收数据信号Vdata。晶体管T2的控制端用以接收扫描信号S2。晶体管T2的第二端耦接节点N3。晶体管T2用以根据扫描信号S2选择性地导通。

晶体管T3的第一端耦接节点N1。晶体管T3的控制端用以接收扫描信号S2。晶体管T3的第二端耦接节点N2。晶体管T3也用以根据扫描信号S2选择性地导通。换言之，晶体管T2及晶体管T3同时导通及关断。

晶体管T4的第一端用以接收系统高电压OVDD。晶体管T4的控制端用以接收发光控制信号EM2。晶体管T4的第二端耦接节点N1。晶体管T4用以根据发光控制信号EM2选择性地导通。

晶体管T5的第一端耦接节点N3。晶体管T5的控制端用以接收发光控制信号EM1。晶体管T5的第二端耦接节点N4。晶体管T5用以根据发光控制信号EM1选择性地导通。

晶体管T6的第一端耦接节点N4。晶体管T6的控制端用以接收扫描信号S1。晶体管T6的第二端用以接收参考电压Vref。晶体管T6用以根据扫描信号S1选择性地导通。

电容C1的第一端耦接节点N2。电容C1的第二端耦接节点N4。发光元件LU的阳极端耦接节点N4。发光元件LU的阴极端耦接系统低电压OVSS。

在本实施例中，如图2所示，晶体管T1、T2、T3、T4、T5、T6皆为N型薄膜晶体管，但本发明并不以此为限。在其他部分实施例中，本领域的普通技术人员亦可以P型薄膜晶体管据以实现。另外，在部分实施例中，发光元件LU可为发光二极管或微发光二极管等等。

为便于说明起见，像素电路100当中各个元件的具体操作将于以下段落中搭配图式进行说明。

在部分实施例中，在正常模式下，显示装置900的每一帧皆进行画面更新。而在省电模式下，显示装置900的部分帧数(active frame)进行画面更新，其他部分帧数(skipframe)则未进行画面更新。当进行画面更新时，像素电路100的信号如图3中期间Fa所示，而当未进行画面更新时，像素电路100的信号如图5中期间Fs所示。

举例来说，在正常模式下，画面更新频率可约为60赫兹，即每秒包含60次期间Fa的信号。而在省电模式下，画面更新频率可约为1赫兹，即每秒包含1次期间Fa的信号以及59次期间Fs的信号。换言之，在省电模式下，以60帧为一次循环，循环中的第1帧会进行画面更新(信号如期间Fa所示)，第2～60帧不进行画面更新(信号如期间Fs所示)。值得注意的是，上述画面更新频率的数值仅为方便说明的例子，并非用以限制本发明。本领域的普通技术人员可依据实际需求进行调整。

关于进行画面更新时像素电路100的进一步详细说明，请一并参考图3及图4A～图4C。图3绘示像素电路100在进行画面更新时的信号波形示意图。图4A～图4C分别绘示在进行画面更新中期间P1～P3内像素电路100中各晶体管T1～T6的状态示意图。如图3所示，期间Fa包含期间P1、期间P2和期间P3。具体而言，期间P1为重置阶段，期间P2为写入及补偿阶段，期间P3为发光阶段。此外，期间Ta为重置发光元件LU的阳极端的阶段。期间Ta等于期间P1至期间P2。

在进行画面更新的重置阶段(即期间P1)，如图3所示，发光控制信号EM1由导通电压电平转为关断电压电平，发光控制信号EM2维持导通电压电平，扫描信号S1及扫描信号S2由关断电压电平转为导通电压电平。举例来说，对于N型晶体管而言，导通电压电平为高电压电平(如图3所示的高电平)，关断电压电平为低电压电平(如图3所示的低电平)。

如图4A所示，在重置阶段(即期间P1)，晶体管T5根据低电平的发光控制信号EM1关断，晶体管T4根据高电平的发光控制信号EM2导通，晶体管T2及T3根据高电平的扫描信号S2导通，而晶体管T6根据高电平的扫描信号S1导通。

因此，在重置阶段(即期间P1)，晶体管T3及T4导通以提供系统高电压OVDD至节点N2。晶体管T6导通以提供参考电压Vref至节点N4。发光元件LU的阳极端经由晶体管T6导通以重置至参考电压Vref。

此外，为了避免系统高电压OVDD与数据信号Vdata之间发生短路，虽然在重置阶段(即期间P1)晶体管T2导通，但连接晶体管T2的多工电路950中的晶体管Tr、Tg、Tb将关断。详细来说，如图1所示，多工控制信号CSr、CSg、CSb将位于关断电压电平，使得多工电路950中的晶体管Tr、Tg、Tb不会导通，因此像素电路100中的晶体管T2便不会经由数据线DLr、DLg、DLb接收到信号。

接着，在进行画面更新的写入及补偿阶段(即期间P2)，如图3所示，发光控制信号EM2由导通电压电平转为关断电压电平(即低电平)。其他信号维持不变，因此不再赘述。此外，多工控制信号CSr、CSg、CSb将位于导通电压电平，使得晶体管Tr、Tg、Tb导通以传送数据信号Vdata至晶体管T2。

如图4B所示，在写入及补偿阶段(即期间P2)，晶体管T4根据低电平的发光控制信号EM2关断，晶体管T5维持关断，晶体管T2、T3及T6维持导通。

因此，晶体管T1的第二端(即，节点N3)的电压电平为数据信号Vdata。晶体管T1的控制端和第二端的电压差为系统高电压OVDD减去数据信号Vdata。由于此电压差大于晶体管T1的临界电压，因此晶体管T1将导通并持续放电，直到晶体管T1的第二端和控制端之间的电压差缩小至晶体管T1的临界电压。

也就是说，在期间P2，晶体管T1的控制端(即，节点N2)被补偿至补偿电压电平，此补偿电压电平即为数据信号Vdata加上晶体管T1的临界电压。由于此时节点N4的电压电平维持在参考电压Vref，因此，电容C1的跨压(即，节点N2与节点N4之间的电压差)为数据信号Vdata加上晶体管T1的临界电压减去参考电压Vref。

接着，在进行画面更新的发光阶段(即期间P3)，如图3所示，发光控制信号EM1及EM2由关断电压电平转为导通电压电平(即高电平)，扫描信号S1及S2由导通电压电平转为关断电压电平(即低电平)。

如图4C所示，在发光阶段(即期间P3)，晶体管T2、T3及T6根据低电平的扫描信号S2及S1关断，而晶体管T4及T5根据高电平的发光控制信号EM2及EM1导通，以提供系统高电压OVDD至晶体管T1的第一端(即，节点N1)。

因此，晶体管T1输出驱动电流Id如下式(1)所示。

其中Vth为晶体管T1的临界电压。k为导电参数(Conduction Parameter)。

如此一来，藉由期间P2所产生的补偿电压进行补偿，便能使像素电路100进行显示时，驱动电流Id的大小将不受晶体管T1的元件特性(如临界电压不同)而影响，可提供相对稳定的驱动电流Id。

关于未进行画面更新时像素电路100的进一步详细说明，请一并参考图5及图6A～图6C。图5绘示像素电路100在未进行画面更新时的信号波形示意图。图6A～图6C分别绘示在未进行画面更新中期间P4～P6内像素电路100中各晶体管T1～T6的状态示意图。如图5所示，期间Fs包含期间P4、期间P5和期间P6。具体而言，在期间Fs中不进行写入及补偿。在期间P4至期间P5(即期间Ts)为重置发光元件LU的阳极端的阶段，而期间P6为发光阶段。

在期间Ts中，如图5所示，发光控制信号EM1由导通电压电平转为关断电压电平(即低电平)，扫描信号S1由关断电压电平转为导通电压电平(即高电平)，扫描信号S2维持在关断电压电平(即低电平)。

如图6A及图6B所示，在期间Ts中，晶体管T2及T3根据低电平的扫描信号S2关断，晶体管T5根据低电平的发光控制信号EM1关断，而晶体管T6根据高电平的扫描信号S1导通。因此，节点N2的电压电平维持在补偿电压(即数据信号Vdata加上晶体管T1的临界电压)。而发光元件LU的阳极端被重置至参考电压Vref，以确保发光元件LU没有残存的电荷影响发光亮度。

换言之，不论是否进行画面更新，在每一帧(即期间Fa及期间Fs)中，像素电路100的发光元件LU的阳极端皆经由导通的晶体管T6以重置至参考电压Vref。此外，在每一帧中，像素电路100的发光元件LU的阳极端被重置至参考电压Vref的时间长度皆相同(即，期间Ta与期间Ts的长度相同)。

如此一来，不论在进行画面更新的帧数中，或是在未进行画面更新的帧数中，像素电路100都使用相同的电压电平(即，参考电压Vref)且经由相同的泄流路径(如图4A及图6A中的晶体管T6所示)，并以相同的时间长度(即期间Ta及期间Ts)来进行发光元件LU的阳极端的电压电平的重置。因此，在每一帧中，像素电路100的暗态能保持一致。

此外，由于在未进行画面更新的帧数中，是以参考电压Vref进行发光元件LU的阳极端的电压电平的重置，不需要使用额外的信号，因此能减少布局面积并降低电力的消耗。

在未进行画面更新的发光阶段，图5中期间P6的信号相似于图3中期间P3的信号，因此不再赘述。而在图6C中像素电路100的晶体管T1～T6的状态相似于图4C中像素电路100的晶体管T1～T6的状态，晶体管T2、T3及T6关断，晶体管T4及T5导通以提供系统高电压OVDD至晶体管T1的第一端(即，节点N1)，使得晶体管T1输出驱动电流Id。

如此一来，藉由本发明提出的像素电路100的设计，晶体管T1的控制端(即，节点N2)的电压电平较不容易受到影响，在未进行画面更新的期间Fs中仍可保持与在期间Fa的期间P2中相近的电压电平。因此，在期间Fs中的期间P6和期间Fa中的期间P3的发光亮度能较为接近，避免产生闪烁的现象。此外，由于在期间Fs中不用写入数据信号Vdata，也不用提供脉冲至扫描信号S2，可达到节省电力消耗。

综上所述，藉由像素电路100的设计，在未进行画面更新的帧数(如期间Fs)与进行画面更新的帧数(如期间Fa)中，经由相同电压电平(如参考电压Vref)及相同时间长度(如期间Ta及期间Ts)，对像素电路100的发光元件LU的阳极端进行重置，使得像素电路100的暗态能保持一致。且藉由像素电路100的设计，在未进行画面更新的帧数(如期间Fs)中，不写入新的数据信号Vdata，但能使得晶体管T1的控制端(即节点N2)的电压电平保持在相近于前一次进行画面信号更新的电压电平(即补偿电压电平)。如此一来，便能在降低画面更新率时，达到节省功耗并稳定发光亮度，避免产生闪烁的现象。

请参考图7。图7为根据本发明的之部分实施例绘示另一种显示装置(图中未示)中的像素电路200的示意图。在部分实施例中，像素电路200可用于主动式液晶显示器(ActiveMatrix Liquid Crystal Displays，AMLCD)、主动式有机发光二极管显示器(ActiveMatrix Organic Light Emitting Display，AMOLED)、主动式微发光二极管显示器(ActiveMatrix Micro Light Emitting Display，AMμLED)等等。显示装置中可包含多个如图7所示的像素电路200以组成完整的显示画面。

如图7所示，像素电路200包含晶体管T1、T2、T3、T4、T5、T6以及电容C1。结构上，晶体管T1的第一端耦接节点N1。晶体管T1的控制端耦接节点N2。晶体管T1的第二端耦接节点N3。

晶体管T2的第一端耦接节点N3。晶体管T2的控制端用以接收扫描信号S2。晶体管T2的第二端耦接数据线(图中未示出)，并用以接收数据信号Vdata。晶体管T2用以根据扫描信号S2选择性地导通。

晶体管T3的第一端耦接节点N1。晶体管T3的控制端用以接收扫描信号S1。晶体管T3的第二端耦接节点N2。晶体管T3用以根据扫描信号S1选择性地导通。

晶体管T4的第一端耦接节点N1。晶体管T4的控制端用以接收发光控制信号EM2。晶体管T4的第二端用以接收系统高电压OVDD。晶体管T4用以根据发光控制信号EM2选择性地导通。

晶体管T5的第一端耦接节点N4。晶体管T5的控制端用以接收发光控制信号EM1。晶体管T5的第二端耦接节点N3。晶体管T5用以根据发光控制信号EM1选择性地导通。

晶体管T6的第一端耦接节点N4。晶体管T6的控制端用以接收扫描信号S2。晶体管T6的第二端用以接收参考电压Vref。晶体管T6也用以根据扫描信号S2选择性地导通。换言之，晶体管T2及晶体管T6同时导通及关断。

电容C1的第一端耦接节点N2。电容C1的第二端耦接节点N4。发光元件LU的阳极端耦接节点N4。发光元件LU的阴极端耦接系统低电压OVSS。

在本实施例中，晶体管T1、T2、T3、T4、T5、T6皆为N型薄膜晶体管，但本发明并不以此为限。在其他部分实施例中，本领域的普通技术人员亦可以P型薄膜晶体管据以实现。另外，在部分实施例中，发光元件LU可为发光二极管或微发光二极管等等。

为便于说明起见，像素电路200当中各个元件的具体操作将于以下段落中搭配图式进行说明。

在部分实施例中，在正常模式下，显示装置的每一帧皆进行画面更新。而在省电模式下，显示装置的部分帧数(active frame)进行画面更新，其他部分帧数(skip frame)则未进行画面更新。当进行画面更新时，像素电路200的信号如图8中期间Fa所示，而当未进行画面更新时，像素电路200的信号如图10中期间Fs所示。

举例来说，在正常模式下，画面更新频率可约为60赫兹，即每秒包含60次期间Fa的信号。而在省电模式下，画面更新频率可约为1赫兹，即每秒包含1次期间Fa的信号以及59次期间Fs的信号。换言之，在省电模式下，以60帧为一次循环，循环中的第1帧会进行画面更新(信号如期间Fa所示)，第2～60帧不进行画面更新(信号如期间Fs所示)。值得注意的是，上述画面更新频率的数值仅为方便说明的例子，并非用以限制本发明。本领域的普通技术人员可依据实际需求进行调整。

关于进行画面更新时像素电路200的进一步详细说明，请一并参考图8及图9A～图9C。图8绘示像素电路200在进行画面更新时的信号波形示意图。图9A～图9C分别绘示在进行画面更新中期间P1～P3内像素电路200中各晶体管T1～T6的状态示意图。如图8所示，期间Fa包含期间P1、期间P2和期间P3。具体而言，期间P1为重置阶段，期间P2为写入及补偿阶段，期间P3为发光阶段。此外，期间Ta为重置发光元件LU的阳极端的阶段。期间Ta等于期间P1至期间P2。

在进行画面更新的重置阶段(即期间P1)，如图8所示，发光控制信号EM1由导通电压电平转为关断电压电平，发光控制信号EM2维持导通电压电平，扫描信号S1及扫描信号S2由关断电压电平转为导通电压电平。举例来说，对于N型晶体管而言，导通电压电平为高电压电平(如图8所示的高电平)，关断电压电平为低电压电平(如图8所示的低电平)。

如图9A所示，在重置阶段(即期间P1)，晶体管T5根据低电平的发光控制信号EM1关断，晶体管T4根据高电平的发光控制信号EM2导通，晶体管T2及T6根据高电平的扫描信号S2导通，而晶体管T3根据高电平的扫描信号S1导通。

因此，在重置阶段(即期间P1)，晶体管T3及T4导通以提供系统高电压OVDD至节点N2。晶体管T6导通以提供参考电压Vref至节点N4。发光元件LU的阳极端经由晶体管T6导通以重置至参考电压Vref。

此外，为了避免系统高电压OVDD与数据信号Vdata之间发生短路，虽然在重置阶段(即期间P1)晶体管T2导通，但连接晶体管T2的多工电路(图中未示出，请一并参考图1中的多工电路950)中的晶体管(图中未示出)将关断。详细来说，多工控制信号(图中未示)将位于关断电压电平，使得多工电路中的晶体管不会导通，因此像素电路200中的晶体管T2便不会经由数据线接收到信号。

接着，在进行画面更新的写入及补偿阶段(即期间P2)，如图8所示，发光控制信号EM2由导通电压电平转为关断电压电平(即低电平)。其他信号维持不变，因此不再赘述。此外，多工控制信号将位于导通电压电平，使得多工电路中的晶体管导通以传送数据信号Vdata至晶体管T2。

如图9B所示，在写入及补偿阶段(即期间P2)，晶体管T4根据低电平的发光控制信号EM2关断，晶体管T5维持关断，晶体管T2、T3及T6维持导通。

因此，晶体管T1的第二端(即，节点N3)的电压电平为数据信号Vdata。晶体管T1的控制端和第二端的电压差为系统高电压OVDD减去数据信号Vdata。由于此电压差大于晶体管T1的临界电压，因此晶体管T1将导通并持续放电，直到晶体管T1的第二端和控制端之间的电压差缩小至晶体管T1的临界电压。

也就是说，在期间P2，晶体管T1的控制端(即，节点N2)被补偿至补偿电压电平，此补偿电压电平即为数据信号Vdata加上晶体管T1的临界电压。由于此时节点N4的电压电平维持在参考电压Vref，因此，电容C1的跨压(即，节点N2与节点N4之间的电压差)为数据信号Vdata加上晶体管T1的临界电压减去参考电压Vref。

接着，在进行画面更新的发光阶段(即期间P3)，如图8所示，发光控制信号EM1及EM2由关断电压电平转为导通电压电平(即高电平)，扫描信号S1及S2由导通电压电平转为关断电压电平(即低电平)。

如图9C所示，在发光阶段(即期间P3)，晶体管T2、T3及T6根据低电平的扫描信号S2及S1关断，而晶体管T4及T5根据高电平的发光控制信号EM2及EM1导通，以提供系统高电压OVDD至晶体管T1的第一端(即，节点N1)。

因此，晶体管T1输出驱动电流Id如下式(2)所示。

其中Vth为晶体管T1的临界电压。k为导电参数(Conduction Parameter)。

如此一来，藉由期间P2所产生的补偿电压进行补偿，便能使像素电路200进行显示时，驱动电流Id的大小将不受晶体管T1的元件特性(如临界电压不同)而影响，可提供相对稳定的驱动电流Id。

关于未进行画面更新时像素电路200的进一步详细说明，请一并参考图10及图11A～图11C。图10绘示像素电路200在未进行画面更新时的信号波形示意图。图9A～图9C分别绘示在未进行画面更新中期间P4～P6内像素电路200中各晶体管T1～T6的状态示意图。如图10所示，期间Fs包含期间P4、期间P5和期间P6。具体而言，在期间Fs中不进行写入及补偿。在期间P4至期间P5(即期间Ts)为重置发光元件LU的阳极端的阶段，而期间P6为发光阶段。

在期间Ts中，如图10所示，发光控制信号EM1由导通电压电平转为关断电压电平(即低电平)，扫描信号S1维持在关断电压电平(即低电平)，扫描信号S2由关断电压电平转为导通电压电平(即高电平)。

如图11A及图11B所示，在期间Ts中，晶体管T3根据低电平的扫描信号S1关断，晶体管T5根据低电平的发光控制信号EM1关断，而晶体管T2及T6根据高电平的扫描信号S2导通。其中，在期间P4，多工控制信号将位于关断电压电平，使得多工电路中的晶体管不会导通，因此像素电路200中的晶体管T2便不会经由数据线接收到信号。在期间P5，多工控制信号将位于导通电压电平，使得多工电路中的晶体管导通以传送数据信号Vdata至晶体管T2。

在期间Ts中，由于晶体管T6导通，参考电压Vref再次被提供至节点N4。此时，藉由电容C1耦合，节点N2的电压电平再次回复至补偿电压(即数据信号Vdata加上晶体管T1的临界电压)。

于部分实施例中，在期间P5，由于晶体管T2导通，数据信号Vdata被提供至节点N3。此时，若参考电压Vref受系统影响而降低，藉由晶体管T1的控制端与第二端之间的寄生电容(图中未示)耦合，节点N2的电压电平也可再次回复至补偿电压(即数据信号Vdata加上晶体管T1的临界电压)。

因此，如图11B所示，在期间P5，晶体管T1的第二端(即，节点N3)的电压电平为数据信号Vdata，节点N2的电压电平维持在补偿电压(即数据信号Vdata加上晶体管T1的临界电压)。而发光元件LU的阳极端被重置至参考电压Vref，以确保发光元件LU没有残存的电荷影响发光亮度。

换言之，不论是否进行画面更新，在每一帧(即期间Fa及期间Fs)中，像素电路200的发光元件LU的阳极端皆经由导通的晶体管T6以重置至参考电压Vref。此外，在每一帧中，像素电路200的发光元件LU的阳极端被重置至参考电压Vref的时间长度皆相同(即，期间Ta与期间Ts的长度相同)。

如此一来，不论在进行画面更新的帧数中，或是在未进行画面更新的帧数中，像素电路200都使用相同的电压电平(即，参考电压Vref)且经由相同的泄流路径(如图9A及图11A中的晶体管T6所示)，并以相同的时间长度(即期间Ta及期间Ts)来进行发光元件LU的阳极端的电压电平的重置。因此，在每一帧中，像素电路200的暗态能保持一致。

在未进行画面更新的发光阶段，图10中期间P6的信号相似于图8中期间P3的信号，因此不再赘述。而在图11C中像素电路100的晶体管T1～T6的状态相似于图9C中像素电路100的晶体管T1～T6的状态，晶体管T2、T3及T6关断，晶体管T4及T5导通以提供系统高电压OVDD至晶体管T1的第一端(即，节点N1)，使得晶体管T1输出驱动电流Id。

如此一来，藉由本发明提出的像素电路200的设计，晶体管T1的控制端(即，节点N2)的电压电平较不容易受到影响，在未进行画面更新的期间Fs中仍可保持与在期间Fa的期间P2中相近的电压电平。因此，在期间Fs中的期间P6和期间Fa中的期间P3的发光亮度能较为接近，避免产生闪烁的现象。

综上所述，藉由像素电路200的设计，在未进行画面更新的帧数(如期间Fs)与进行画面更新的帧数(如期间Fa)中，经由相同电压电平(如参考电压Vref)及相同时间长度(如期间Ta及期间Ts)，对像素电路200的发光元件LU的阳极端进行重置，使得像素电路200的暗态能保持一致。且藉由像素电路200的设计，在未进行画面更新的帧数(如期间Fs)中，藉由同时提供数据信号Vdata(藉由晶体管T1的寄生电容耦合)与参考电压Vref(藉由电容C1耦合)，使得晶体管T1的控制端(即节点N2)的电压电平稳定保持在相近于前一次进行画面信号更新的电压电平(即补偿电压电平)。如此一来，便能在降低画面更新率时，稳定发光亮度，避免产生闪烁的现象。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (16)

1.一种像素电路，其特征在于，包含：

一第一晶体管，该第一晶体管的一第一端耦接一第一节点，该第一晶体管的一控制端耦接一第二节点，该第一晶体管的一第二端耦接一第三节点；

一第二晶体管，该第二晶体管的一第一端接收一数据信号，该第二晶体管的一第二端耦接该第三节点；

一第三晶体管，该第三晶体管的一第一端耦接该第一节点，该第三晶体管的一第二端耦接该第二节点；

一第四晶体管，该第四晶体管的一第一端接收一系统高电压，该第四晶体管的一第二端耦接该第一节点；

一第五晶体管，该第五晶体管的一第一端耦接该第三节点，该第五晶体管的一第二端耦接一发光元件；

一第六晶体管，该第六晶体管的一第一端耦接该第五晶体管的该第二端，该第六晶体管的一第二端接收一参考电压；以及

一电容，该电容耦接于该第二节点和该第六晶体管的该第一端之间，

其中该第二晶体管和该第三晶体管同时导通及关断；

其中该第六晶体管用以根据一第一扫描信号选择性导通，该第二晶体管和该第三晶体管用以根据一第二扫描信号选择性导通，该第五晶体管用以根据一第一发光控制信号选择性导通，该第四晶体管用以根据一第二发光控制信号选择性导通；

在一第一帧中该第一扫描信号及该第二扫描信号的电压电平相同，在一第二帧中该第二扫描信号维持在一关断电压电平。

2.如权利要求1所述的像素电路，其特征在于，其中在每一帧中，该发光元件的一阳极端经由导通的该第六晶体管以重置至该参考电压。

3.如权利要求1所述的像素电路，其特征在于，其中在每一帧中，使该发光元件的一阳极端接收该参考电压的一时间长度皆相同。

4.如权利要求1所述的像素电路，其特征在于，其中在一第一帧的一第一期间，该第三晶体管及该第四晶体管导通使得该第二节点的电压电平为该系统高电压，该第六晶体管导通及该第五晶体管关断使得该发光元件的一阳极端重置至该参考电压。

5.如权利要求1所述的像素电路，其特征在于，其中在一第一帧的一第二期间，该第四晶体管关断，该第一晶体管、该第二晶体管及该第三晶体管导通，使得该第二节点的电压电平为一补偿电压，该补偿电压为该数据信号的电压电平加上该第一晶体管的一临界电压。

6.如权利要求1所述的像素电路，其特征在于，其中在一第一帧的一第三期间，该第二晶体管、该第三晶体管及该第六晶体管关断，该第一晶体管、该第四晶体管及该第五晶体管导通，使得该发光元件进行发光。

7.如权利要求1所述的像素电路，其特征在于，其中在一第二帧的一第一期间及一第二期间，该第二晶体管、该第三晶体管及该第五晶体管维持关断，该第六晶体管导通，使得该发光元件的一阳极端重置至该参考电压，该第二节点的电压电平维持在一补偿电压，该补偿电压为该数据信号的电压电平加上该第一晶体管的一临界电压。

8.如权利要求1所述的像素电路，其特征在于，其中在一第二帧的一第三期间，该第二晶体管、该第三晶体管及该第六晶体管关断，该第一晶体管、该第四晶体管及该第五晶体管导通，使得该发光元件进行发光。

9.一种像素电路，其特征在于，包含：

一第一晶体管，该第一晶体管的一第一端耦接一第一节点，该第一晶体管的一控制端耦接一第二节点，该第一晶体管的一第二端耦接一第三节点；

一第二晶体管，该第二晶体管的一第一端耦接该第三节点，该第二晶体管的一第二端接收一数据信号；

一第三晶体管，该第三晶体管的一第一端耦接该第一节点，该第三晶体管的一第二端耦接该第二节点；

一第四晶体管，该第四晶体管的一第一端耦接该第一节点，该第四晶体管的一第二端接收一系统高电压；

一第五晶体管，该第五晶体管的一第一端耦接一发光元件，该第五晶体管的一第二端耦接该第三节点；

一第六晶体管，该第六晶体管的一第一端耦接该第五晶体管的该第一端，该第六晶体管的一第二端接收一参考电压；以及

一电容，该电容耦接于该第二节点和该第六晶体管的该第一端之间，

其中该第二晶体管和该第六晶体管同时导通及关断；

该第三晶体管用以根据一第一扫描信号选择性导通，该第二晶体管和该第六晶体管用以根据一第二扫描信号选择性导通，该第五晶体管用以根据一第一发光控制信号选择性导通，该第四晶体管用以根据一第二发光控制信号选择性导通；

在一第一帧的一第一期间、一第二期间与第三期间中该第一扫描信号及该第二扫描信号的电压电平相同，在一第二帧中该第一扫描信号维持在一关断电压电平。

10.如权利要求9所述的像素电路，其特征在于，其中在每一帧中，该发光元件的一阳极端经由导通的该第六晶体管以重置至该参考电压。

11.如权利要求9所述的像素电路，其特征在于，其中在每一帧中，使该发光元件的一阳极端接收该参考电压的一时间长度皆相同。

12.如权利要求9所述的像素电路，其特征在于，其中在一第一帧的一第一期间，该第三晶体管及该第四晶体管导通使得该第二节点的电压电平为该系统高电压，该第六晶体管导通及该第五晶体管关断使得该发光元件的一阳极端重置至该参考电压。

13.如权利要求9所述的像素电路，其特征在于，其中在一第一帧的一第二期间，该第四晶体管关断，该第一晶体管、该第二晶体管及该第三晶体管导通，使得该第二节点的电压电平为一补偿电压，该补偿电压为该数据信号的电压电平加上该第一晶体管的一临界电压。

14.如权利要求9所述的像素电路，其特征在于，其中在一第一帧的一第三期间，该第二晶体管、该第三晶体管及该第六晶体管关断，该第一晶体管、该第四晶体管及该第五晶体管导通，使得该发光元件进行发光。

15.如权利要求9所述的像素电路，其特征在于，其中在一第二帧的一第一期间及一第二期间，该第三晶体管及该第五晶体管维持关断，该第二晶体管及该第六晶体管导通，使得该发光元件的一阳极端重置至该参考电压，该第二节点的电压电平维持在一补偿电压，该补偿电压为该数据信号的电压电平加上该第一晶体管的一临界电压。

16.如权利要求9所述的像素电路，其特征在于，其中在一第二帧的一第三期间，该第二晶体管、该第三晶体管及该第六晶体管关断，该第一晶体管、该第四晶体管及该第五晶体管导通，使得该发光元件进行发光。

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