CN112398466A - 一种低压高速驱动电路 - Google Patents
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Abstract
本发明公开了一种低压高速驱动电路，涉及集成电路技术领域。该电路包括高速差分数据输出子电路，还包括第一级缓冲输入子电路和与其连接的第二级缓冲输入子电路，第一级缓冲输入子电路包括连接于第一差分信号输入端的第一场效应管、连接于第二差分信号输入端的第二场效应管和分别连接于第一场效应管和第二场效应管的第一电阻和第二电阻，第一场效应管和第二场效应管还连接有第三场效应管，第三场效应管连接于第一使能信号输入端；第二级缓冲输入子电路连接于高速差分数据输出子电路，高速差分数据输出子电路还连接于第三场效应管。本发明技术方案将输入的低压数据信息信息经过差分输入放大，从而解决低压的数据信息达不到高压器件阈值电压的问题。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种低压高速驱动电路。
背景技术
通用串行总线(Universal Serial Bus, USB)2.0支持高速(High Speed, 480M)、全速（Full Speed, 12M）和低速(Low Speed, 1.5M)的数据传输。针对高速数据传输有高速驱动电路，其中输入缓冲级B和输出级C构成了高速驱动电路的核心电路，输入的高速差分数据经过输入缓冲级B之后到输出级C，然后经过输出负载电路E输出高速差分数据。现有技术中，USB驱动的电源电压一般为3.3V，若输入数据的电源电压较低（例如0.81V）时，较低的电压有时会有驱动不了3.3V的USB驱动中高压管的情况。同时，由于电路中数据传输速率高达480MHz，无法使用电平转换将低压（例如0.81V）的输入信号转换成3.3V的高压信号。而且，更换电路中原本的高压管会增加电路成本和设计难度。
发明内容
本发明的主要目的在于提供一种低压高速驱动电路，旨在低电压数据信息输入时驱动高电压的高速通用串行总线。
为实现上述目的，本发明提供一种低压高速驱动电路，包括高速差分数据输出子电路，所述电路还包括第一级缓冲输入子电路和与其连接的第二级缓冲输入子电路；
所述第一级缓冲输入子电路包括连接于第一差分信号输入端的第一场效应管、连接于第二差分信号输入端的第二场效应管和分别连接于所述第一场效应管和所述第二场效应管的第一电阻和第二电阻，所述第一场效应管和所述第二场效应管还连接有第三场效应管，所述第三场效应管连接于第一使能信号输入端；所述第二级缓冲输入子电路连接于所述高速差分数据输出子电路；
所述第一差分信号输入端和所述第二差分信号输入端输入低压的数据信息至所述第一级缓冲输入子电路进行放大，将放大后的数据信息发送至所述第二级缓冲输入子电路进行再次放大，将再次放大后的数据信息发送至所述高速差分数据输出子电路，所述高速差分数据输出子电路将放大后的数据信息由负载子电路输出。
优选地，所述第一场效应管的栅极连接于所述第一差分信号输入端，其源极连接于第一偏置电流，其漏极连接于所述第一电阻的一端，所述第一电阻的另一端接地；
所述第二场效应管的栅极连接于所述第二差分信号输入端，其源极连接于所述第一偏置电流，其漏极连接于所述第二电阻的一端，所述第二电阻的另一端接地；
所述第三场效应管的栅极连接于所述第一使能信号输入端，其源极连接于电源，其漏极连接于所述第一偏置电流。
优选地，所述第二级缓冲输入子电路包括第四场效应管、第五场效应管、第六场效应管、第七场效应管和第八场效应管；所述第四场效应管连接于所述第一场效应管和所述第六场效应管，所述第五场效应管连接于所述第二场效应管和所述第七场效应管，所述第八场效应管连接于所述第六场效应管和所述第七场效应管；所述第六场效应管还连接有第三电阻，所述第七场效应管还连接有第四电阻。
优选地，所述第四场效应管的栅极连接于所述第一场效应管的漏极和所述第六场效应管的栅极，其源极连接于第二偏置电流，其漏极连接于所述第六场效应管的漏极；
所述第五场效应管的栅极连接于所述第二场效应管的漏极和所述第七场效应管的栅极，其源极连接于所述第二偏置电流，其漏极连接于所述第七场效应管的漏极；
所述第六场效应管的漏极连接于所述第三电阻的一端，其源极连接于所述第三电阻的另一端和所述第八场效应管的漏极；
所述第七场效应管的漏极连接于所述第四电阻的一端，其源极连接于所述第四电阻的另一端和所述第八场效应管的漏极；
所述第八场效应管的栅极连接于第二使能信号输入端，其源极接地。
优选地，所述高速差分数据输出子电路包括第九场效应管、第十场效应管、第十一场效应管和第十二场效应管，所述第九场效应管连接于所述第二使能信号输入端和所述第四场效应管，所述第十场效应管连接于所述第二使能信号输入端和所述第五场效应管，所述第十一场效应管连接于所述第四场效应管，所述第十二场效应管连接于所述第五场效应管。
优选地，所述第九场效应管的栅极连接于所述第二使能信号输入端，其源极连接于所述电源，其漏极连接于所述第四场效应管的漏极；
所述第十场效应管的栅极连接于所述第二使能信号输入端，其源极连接于所述电源，其漏极连接于所述第五场效应管的漏极；
所述第十一场效应管的栅极连接于所述第四场效应管的漏极，其源极连接于第三偏置电流，其漏极连接于第一差分信号输出端；
所述第十二场效应管的栅极连接于所述第五场效应管的漏极，其源极连接于所述第三偏置电流，其漏极连接于所述第二差分信号输出端。
优选地，所述第一偏置电流小于所述第二偏置电流；所述第二偏置电流小于所述第三偏置电流。
本发明技术方案通过第二级缓冲输入子电路前增加了第一级缓冲输入子电路，使得输入的低压数据信息信息经过差分输入放大，在电路中数据传输速率高达480MHz时，达到足以驱动高压器件的电压范围，从而解决低压的数据信息达不到高压器件阈值电压的问题。
附图说明
图1为本发明低压高速驱动电路的电路原理图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
一种低压高速驱动电路，如图1所示，包括高速差分数据输出子电路，所述电路还包括第一级缓冲输入子电路和与其连接的第二级缓冲输入子电路；
所述第一级缓冲输入子电路包括连接于第一差分信号输入端DP_in的第一场效应管M1、连接于第二差分信号输入端DM_in的第二场效应管M2和分别连接于所述第一场效应管M1和所述第二场效应管M2的第一电阻R1和第二电阻R2，所述第一场效应管M1和所述第二场效应管M2还连接有第三场效应管M3，所述第三场效应管M3连接于第一使能信号输入端HS_ENN1；所述第二级缓冲输入子电路连接于所述高速差分数据输出子电路；
所述第一差分信号输入端DP_in和所述第二差分信号输入端DM_in输入低压的数据信息至所述第一级缓冲输入子电路进行放大，将放大后的数据信息发送至所述第二级缓冲输入子电路进行再次放大，将再次放大后的数据信息发送至所述高速差分数据输出子电路，所述高速差分数据输出子电路将放大后的数据信息由负载子电路输出。
优选地，所述第一场效应管M1的栅极连接于所述第一差分信号输入端DP_in，其源极连接于第一偏置电流I1，其漏极连接于所述第一电阻R1的一端，所述第一电阻R1的另一端接地GND；
所述第二场效应管M2的栅极连接于所述第二差分信号输入端DM_in，其源极连接于所述第一偏置电流I1，其漏极连接于所述第二电阻R2的一端，所述第二电阻R2的另一端接地GND；
所述第三场效应管M3的栅极连接于所述第一使能信号输入端HS_ENN1，其源极连接于电源VCC，其漏极连接于所述第一偏置电流I1。
优选地，所述第二级缓冲输入子电路包括第四场效应管M4、第五场效应管M5、第六场效应管M6、第七场效应管M7和第八场效应管M8；所述第四场效应管M4连接于所述第一场效应管M1和所述第六场效应管M6，所述第五场效应管M5连接于所述第二场效应管M2和所述第七场效应管M7，所述第八场效应管M8连接于所述第六场效应管M6和所述第七场效应管M7；所述第六场效应管M6还连接有第三电阻R3，所述第七场效应管M7还连接有第四电阻R4。
优选地，所述第四场效应管M4的栅极连接于所述第一场效应管M1的漏极和所述第六场效应管M6的栅极，其源极连接于第二偏置电流I2，其漏极连接于所述第六场效应管M6的漏极；所述第五场效应管M5的栅极连接于所述第二场效应管M2的漏极和所述第七场效应管M7的栅极，其源极连接于所述第二偏置电流I2，其漏极连接于所述第七场效应管M7的漏极；所述第六场效应管M6的漏极连接于所述第三电阻R3的一端，其源极连接于所述第三电阻R3的另一端和所述第八场效应管M8的漏极；所述第七场效应管M7的漏极连接于所述第四电阻R4的一端，其源极连接于所述第四电阻R4的另一端和所述第八场效应管M8的漏极；所述第八场效应管M8的栅极连接于第二使能信号输入端HS_EN1，其源极接地GND。
优选地，所述高速差分数据输出子电路包括第九场效应管M9、第十场效应管M10、第十一场效应管M11和第十二场效应管M12，所述第九场效应管M9连接于所述第二使能信号输入端HS_EN1和所述第四场效应管M4，所述第十场效应管M10连接于所述第二使能信号输入端HS_EN1和所述第五场效应管M5，所述第十一场效应管M11连接于所述第四场效应管M4，所述第十二场效应管M12连接于所述第五场效应管M5。
优选地，所述第九场效应管M9的栅极连接于所述第二使能信号输入端HS_EN1，其源极连接于所述电源VCC，其漏极连接于所述第四场效应管M4的漏极；所述第十场效应管M10的栅极连接于所述第二使能信号输入端HS_EN1，其源极连接于所述电源VCC，其漏极连接于所述第五场效应管M5的漏极；所述第十一场效应管M11的栅极连接于所述第四场效应管M4的漏极，其源极连接于第三偏置电流I3，其漏极连接于第一差分信号输出端DP_out；所述第十二场效应管M12的栅极连接于所述第五场效应管M5的漏极，其源极连接于所述第三偏置电流I3，其漏极连接于第二差分信号输出端DM_out。
在具体实施例中，第一场效应管M1、第二场效应管M2、第三场效应管M3、第四场效应管M4、第五场效应管M5、第九场效应管M9、第十场效应管M10、第十一场效应管M11和第十二场效应管M12为PMOS场效应管，第六场效应管M6、第七场效应管M7和第八场效应管M8为NMOS场效应管。
优选地，所述第一偏置电流I1小于所述第二偏置电流I2；所述第二偏置电流I2小于所述第三偏置电流I3。
如图1所示，本发明实施例的工作原理为：
使能之前，第一使能信号端HS_ENN1输入的使能信号为高，第二使能信号端HS_EN1输入的使能信号为低，则第一级缓冲输入子电路中的第三场效应管M3断开，第一级缓冲输入子电路不工作，同时第二级缓冲输入子电路中的第八场效应管M8关断，第二级缓冲输入子电路不工作；高速差分数据输出子电路的输入被第九场效应管M9和第十场效应管M10上拉到电源，即此时第十一场效应管M11和第十二场效应管M12管关断，则此时没有数据输出，即第一差分信号输出端DP_out和第二差分信号输出端DM_out输出为低。
使能之后，第一使能信号端HS_ENN1输入的使能信号为低，第二使能信号端HS_EN1输入的使能信号为高，第一级缓冲输入子电路中的第三场效应管M3导通，第二级缓冲输入子电路中的第八场效应管M8导通，第一级缓冲输入子电路和第二级缓冲输入子电路可以正常工作；第九场效应管M9和第十场效应管M10关断，第二级缓冲输入子电路的输出数据可以正常的输入给高速差分数据输出子电路，然后经过负载电路的第一差分信号输出端DP_out和第二差分信号输出端DM_out输出。
具体地，当有低压（例如0.81V）的数据信息输入时，第一差分信号输入端DP_in为高（0.81V），第二差分信号输入端DM_in为低（0V），第一偏置电流I1通过第二场效应管M2、流过第二电阻R2，即可产生一个可以开启第二级缓冲输入子电路中第七场效应管M7的电压Vn1，从而使第七场效应管M7导通，其中，点Vn2的电压被下拉为0V，进而驱动高速差分数据输出子电路中的第十二场效应管M12，使第十二场效应管M12导通；
当第二差分信号输入端DM_in为高（0.81V），第一差分信号输入端DP_in为低（0V）时，第一偏置电流I1通过第一场效应管M1、流过第一电阻R1，即可产生一个可以开启第二级缓冲输入子电路中的第六场效应管M6的电压Vp1，从而使第六场效应管M6导通，点Vp2的电压被下拉为0V，进而驱动高速差分数据输出子电路中的第十一场效应管M11，使第十一场效应管M11导通，完成整个差分驱动过程。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (7)
1.一种低压高速驱动电路，包括高速差分数据输出子电路，其特征在于，所述电路还包括第一级缓冲输入子电路和与其连接的第二级缓冲输入子电路；
所述第一级缓冲输入子电路包括连接于第一差分信号输入端的第一场效应管、连接于第二差分信号输入端的第二场效应管和分别连接于所述第一场效应管和所述第二场效应管的第一电阻和第二电阻，所述第一场效应管和所述第二场效应管还连接有第三场效应管，所述第三场效应管连接于第一使能信号输入端；所述第二级缓冲输入子电路连接于所述高速差分数据输出子电路；
所述第一差分信号输入端和所述第二差分信号输入端输入低压的数据信息至所述第一级缓冲输入子电路进行放大，将放大后的数据信息发送至所述第二级缓冲输入子电路进行再次放大，将再次放大后的数据信息发送至所述高速差分数据输出子电路，所述高速差分数据输出子电路将放大后的数据信息由负载子电路输出。
2.根据权利要求1所述的低压高速驱动电路，其特征在于，所述第一场效应管的栅极连接于所述第一差分信号输入端，其源极连接于第一偏置电流，其漏极连接于所述第一电阻的一端，所述第一电阻的另一端接地；
所述第二场效应管的栅极连接于所述第二差分信号输入端，其源极连接于所述第一偏置电流，其漏极连接于所述第二电阻的一端，所述第二电阻的另一端接地；
所述第三场效应管的栅极连接于所述第一使能信号输入端，其源极连接于电源，其漏极连接于所述第一偏置电流。
3.根据权利要求2所述的低压高速驱动电路，其特征在于，所述第二级缓冲输入子电路包括第四场效应管、第五场效应管、第六场效应管、第七场效应管和第八场效应管；所述第四场效应管连接于所述第一场效应管和所述第六场效应管，所述第五场效应管连接于所述第二场效应管和所述第七场效应管，所述第八场效应管连接于所述第六场效应管和所述第七场效应管；所述第六场效应管还连接有第三电阻，所述第七场效应管还连接有第四电阻。
4.根据权利要求3所述的低压高速驱动电路，其特征在于，所述第四场效应管的栅极连接于所述第一场效应管的漏极和所述第六场效应管的栅极，其源极连接于第二偏置电流，其漏极连接于所述第六场效应管的漏极；
所述第五场效应管的栅极连接于所述第二场效应管的漏极和所述第七场效应管的栅极，其源极连接于所述第二偏置电流，其漏极连接于所述第七场效应管的漏极；
所述第六场效应管的漏极连接于所述第三电阻的一端，其源极连接于所述第三电阻的另一端和所述第八场效应管的漏极；
所述第七场效应管的漏极连接于所述第四电阻的一端，其源极连接于所述第四电阻的另一端和所述第八场效应管的漏极；
所述第八场效应管的栅极连接于第二使能信号输入端，其源极接地。
5.根据权利要求4所述的低压高速驱动电路，其特征在于，所述高速差分数据输出子电路包括第九场效应管、第十场效应管、第十一场效应管和第十二场效应管，所述第九场效应管连接于所述第二使能信号输入端和所述第四场效应管，所述第十场效应管连接于所述第二使能信号输入端和所述第五场效应管，所述第十一场效应管连接于所述第四场效应管，所述第十二场效应管连接于所述第五场效应管。
6.根据权利要求5所述的低压高速驱动电路，其特征在于，所述第九场效应管的栅极连接于所述第二使能信号输入端，其源极连接于所述电源，其漏极连接于所述第四场效应管的漏极；
所述第十场效应管的栅极连接于所述第二使能信号输入端，其源极连接于所述电源，其漏极连接于所述第五场效应管的漏极；
所述第十一场效应管的栅极连接于所述第四场效应管的漏极，其源极连接于第三偏置电流，其漏极连接于第一差分信号输出端；
所述第十二场效应管的栅极连接于所述第五场效应管的漏极，其源极连接于所述第三偏置电流，其漏极连接于第二差分信号输出端。
7.根据权利要求6所述的低压高速驱动电路，其特征在于，所述第一偏置电流小于所述第二偏置电流；所述第二偏置电流小于所述第三偏置电流。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI844127B (zh) * | 2022-03-25 | 2024-06-01 | 大陸商長鑫存儲技術有限公司 | 控制電路以及半導體記憶體 |
| US12224741B2 (en) | 2022-03-25 | 2025-02-11 | Changxin Memory Technologies, Inc. | Control circuit with bias circuitry for a semiconductor memory |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010040466A1 (en) * | 1998-07-10 | 2001-11-15 | Satoshi Ide | High speed low voltage differential signal driver having reduced pulse width distortion |
| US6366126B1 (en) * | 1998-12-11 | 2002-04-02 | Nec Corporation | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit |
| CN101447785A (zh) * | 2007-11-30 | 2009-06-03 | 索尼株式会社 | 差分驱动电路和通信设备 |
| CN101868914A (zh) * | 2007-09-27 | 2010-10-20 | 美商豪威科技股份有限公司 | 电压降低的差分接收器 |
| CN102088284A (zh) * | 2010-12-24 | 2011-06-08 | 厦门优迅高速芯片有限公司 | 一种pecl电平接口电路 |
| CN107645280A (zh) * | 2016-07-21 | 2018-01-30 | 成都锐成芯微科技股份有限公司 | 高速放大电路 |
| CN109962705A (zh) * | 2019-04-19 | 2019-07-02 | 成都锐成芯微科技股份有限公司 | 一种通用串行总线高速驱动电路 |
-
2019
- 2019-08-15 CN CN201910751280.2A patent/CN112398466A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010040466A1 (en) * | 1998-07-10 | 2001-11-15 | Satoshi Ide | High speed low voltage differential signal driver having reduced pulse width distortion |
| US6366126B1 (en) * | 1998-12-11 | 2002-04-02 | Nec Corporation | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit |
| CN101868914A (zh) * | 2007-09-27 | 2010-10-20 | 美商豪威科技股份有限公司 | 电压降低的差分接收器 |
| CN101447785A (zh) * | 2007-11-30 | 2009-06-03 | 索尼株式会社 | 差分驱动电路和通信设备 |
| CN102088284A (zh) * | 2010-12-24 | 2011-06-08 | 厦门优迅高速芯片有限公司 | 一种pecl电平接口电路 |
| CN107645280A (zh) * | 2016-07-21 | 2018-01-30 | 成都锐成芯微科技股份有限公司 | 高速放大电路 |
| CN109962705A (zh) * | 2019-04-19 | 2019-07-02 | 成都锐成芯微科技股份有限公司 | 一种通用串行总线高速驱动电路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI844127B (zh) * | 2022-03-25 | 2024-06-01 | 大陸商長鑫存儲技術有限公司 | 控制電路以及半導體記憶體 |
| US12224741B2 (en) | 2022-03-25 | 2025-02-11 | Changxin Memory Technologies, Inc. | Control circuit with bias circuitry for a semiconductor memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20210223 |
|
| WD01 | Invention patent application deemed withdrawn after publication |