[go: up one dir, main page]

CN112397514A - 包括单晶材料的设备以及相关方法、电子装置和电子系统 - Google Patents

包括单晶材料的设备以及相关方法、电子装置和电子系统 Download PDF

Info

Publication number
CN112397514A
CN112397514A CN202010799624.XA CN202010799624A CN112397514A CN 112397514 A CN112397514 A CN 112397514A CN 202010799624 A CN202010799624 A CN 202010799624A CN 112397514 A CN112397514 A CN 112397514A
Authority
CN
China
Prior art keywords
crystal
metal
forming
single crystal
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010799624.XA
Other languages
English (en)
Other versions
CN112397514B (zh
Inventor
井脇孝之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112397514A publication Critical patent/CN112397514A/zh
Application granted granted Critical
Publication of CN112397514B publication Critical patent/CN112397514B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及包括单晶材料的设备以及相关方法、电子装置和电子系统。一种包括存储器阵列的设备，所述存储器阵列包括字线、数字线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的数字线。每个存储器单元包括与存取装置相邻的单晶硅材料、与所述单晶半导体材料直接接触的单晶金属硅化物材料、与所述单晶金属硅化物材料直接接触的金属材料以及与所述金属材料相邻的存储装置。还公开了电子装置、电子系统和形成电子装置的方法。

Description

包括单晶材料的设备以及相关方法、电子装置和电子系统
优先权要求
本申请要求2019年8月13日申请的题为“包括单晶半导体材料和单晶金属硅化物材料的设备以及相关方法、电子装置和电子系统(Apparatus ComprisingMonocrystalline Semiconductor Materials and Monocrystalline Metal SilicideMaterials,and Related Methods,Electronic Devices,and Electronic Systems)”的第16/539,520号美国专利申请序列号的申请日的权益。
技术领域
本文公开的实施例涉及一种设备(例如，电子装置)和设备制造。更具体地，本公开的实施例涉及包含单晶金属硅化物材料和单晶半导体材料的设备以及相关方法、电子装置和电子系统。
背景技术
电子装置设计者希望通过减小个别特征的尺寸并且通过减小相邻特征之间的间隔距离来增加电子装置内的特征的集成度或密度。另外，电子装置设计者经常希望设计不仅紧凑而且提供性能优点以及简化设计的架构。相对常见的电子装置是存储器装置。存储器装置可包含具有以栅格图案布置的多个存储器单元的存储器阵列。一种类型的存储器单元是动态随机存取存储器(DRAM)装置，所述DRAM装置是除非它被外部电源周期性地刷新否则它可能随时间推移而丢失存储状态的易失性存储器装置。在最简单的设计配置中，DRAM单元包含一个存取装置(例如，晶体管)和一个存储装置(例如，电容器)。用于存储器装置的现代应用可利用被布置成行和列的阵列的大量DRAM单位单元。DRAM单元可通过沿阵列的行和列布置的数字线和字线进行电存取。
随着特征的尺寸和间距减小，触点电阻由于较小的特征尺寸而增加。为了在常规的电子装置中形成触点，形成延伸到电子装置的作用区域的触点孔。在触点孔中和作用区域上方进行硅的外延生长，从而形成单晶硅，并且在单晶硅上方形成多晶硅。单晶硅和多晶硅掺杂有磷。然后在多晶硅上方形成金属硅化物，诸如硅化钴。然而，多晶硅有助于增加这些常规的电子装置中的触点电阻。在包含金属-绝缘体-半导体(MIS)触点的其它常规的电子装置中，以低厚度(诸如从约
Figure BDA0002626902600000022
至约
Figure BDA0002626902600000021
)形成绝缘体，诸如氧化钛。然而，控制绝缘体的厚度增大了制造包含MIS触点的常规的电子装置的复杂性和成本。
发明内容
公开了一种包括存储器阵列的设备，所述存储器阵列包括字线、位线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的位线。每个存储器单元包括：存取装置；单晶半导体材料，所述单晶半导体材料外延生长在所述存取装置上；所述单晶半导体材料和金属的一部分的金属硅化物材料；金属插塞材料，所述金属插塞材料在所述金属硅化物材料上方；以及存储节点，所述存储节点在所述金属插塞材料上方。
还公开了一种包括存储器阵列的设备，所述存储器阵列包括字线、数字线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的数字线。每个存储器单元包括：单晶硅材料，所述单晶硅材料与存取装置相邻；单晶金属硅化物材料，所述单晶金属硅化物材料与所述单晶半导体材料直接接触；金属材料，所述金属材料与所述单晶金属硅化物材料直接接触；以及存储装置，所述存储装置与所述金属材料相邻。
公开了一种形成电子装置的方法。权利要求的方法包括在存储器单元的数字线结构和作用区域附近形成单晶硅材料。在所述单晶硅材料和所述数字线结构附近形成多晶硅材料。选择性地去除所述多晶硅材料以暴露所述单晶硅材料和所述数字线结构。在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料。在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料。
公开了一种电子装置，并且所述电子装置包括：行解码器，所述行解码器可操作地耦合到存储器控制器；列解码器，所述列解码器可操作地耦合到所述存储器控制器；字线，所述字线可操作地耦合到所述行解码器；数字线，所述数字线可操作地耦合到所述列解码器；以及存储器单元，所述存储器单元位于所述字线与所述数字线的交点处。所述存储器单元包括存取装置与存储装置之间的触点结构，所述触点结构包括：单晶金属硅化物材料，所述单晶金属硅化物材料直接接触单晶半导体材料；以及金属材料，所述金属材料直接接触所述单晶金属硅化物材料。
公开了一种电子系统，并且所述电子系统包括：输入装置；输出装置；处理器装置，所述处理器装置可操作地耦合到所述输入装置和所述输出装置；电子装置，所述电子装置可操作地耦合到所述处理器装置并且包括存储器单元。所述存储器单元耦合到相关联的字线和相关联的数字线，并且每个存储器单元包括在单晶硅材料与金属材料之间的单晶金属硅化物。
附图说明
图1A和1B是根据本公开的实施例的包含触点结构的电子装置的简化局部横截面视图；
图2A至13B是示出了形成电子装置的方法的实施例的简化局部横截面视图；
图14A和14B是根据本公开的实施例的触点结构的显微照片；
图15是根据本公开的实施例的电子装置的功能框图；并且
图16是根据本公开的实施例的电子系统的示意性框图。
具体实施方式
公开了一种设备(例如，电子装置、半导体装置、存储器装置)，所述设备包含数字线结构(位线结构、数据线结构)、存取线结构(例如，字线结构)和存储器单元。存储器单元中的每一者耦合到相关联的存取线结构并且耦合到相关联的位线结构。所述设备包含与所述设备的作用区域相邻(例如，在作用区域上方)的单晶半导体材料、与单晶半导体材料相邻(例如，在单晶半导体材料上方)的金属硅化物，以及在金属硅化物材料上方的金属材料。单晶半导体材料、金属硅化物和金属材料构成被定位成与作用区域相邻(例如，在作用区域下方)的存取装置(例如，晶体管)与金属材料上方的存储装置(例如，存储节点、电容器)之间的触点结构。单晶半导体材料可为单晶硅材料。金属硅化物是包含单晶硅与金属的硅化物的单晶材料。为了形成触点结构，通过外延生长工艺形成单晶半导体材料，并且通过外延生长工艺并且在单晶半导体材料上方形成多晶半导体材料。选择性地去除多晶半导体材料，并且将单晶半导体材料的一部分转化为单晶金属硅化物。在单晶金属硅化物上方形成金属材料。
通过在单晶半导体材料正上方(例如，与单晶半导体材料直接接触)形成金属硅化物，根据本公开的实施例的存储器单元相对于常规的存储器单元的触点表现出降低的触点电阻。单晶金属硅化物相对于由常规的触点结构中的多晶硅产生的电子散射减少(例如，消除)了电子散射。因此，根据本公开的实施例的存储器单元的电子迁移率可较高，而电阻率可较低。根据本公开的实施例，减少的电子散射还提供对存储器单元的减少的触点电阻。根据本公开的实施例的存储器单元在单晶半导体材料与金属硅化物之间不包含多晶硅。通过从触点结构中消除多晶硅，可以在触点结构中利用更大量的金属材料，这进一步减小了存储器单元的触点电阻。
以下描述提供特定细节，诸如材料类型、材料厚度和加工条件，以便提供对本公开的实施例的全面描述。然而，一般领域的技术人员应当理解，可在不采用这些特定细节的情况下实践本公开的实施例。实际上，本公开的实施例可结合工业中所采用的常规制造技术来实践。另外，下面提供的描述没有形成用于制造电子装置的完整工艺流程。下面描述的电子装置没有形成完整的电子装置。下面仅详细描述理解本公开的实施例所必需的那些工艺作用和结构。可以通过常规制造技术来执行用于形成完整电子装置的附加作用。还应注意，本申请所附的任何附图均仅用于说明性目的，并且因此没有按比例绘制。另外，附图之间共有的元件可保留相同的数字标记。
除非上下文另有指示，否则本文所述的材料可通过任何合适的工艺形成，所述工艺包含但不限于旋涂、毯覆涂敷(blanket coating)、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强ALD、物理气相沉积(“PVD”)(包含溅射、蒸发、离子化PVD和/或等离子体增强CVD)或外延生长。根据要形成的具体材料，本领域的一般技术人员可选择用于沉积或生长材料的技术。另外，除非上下文另有指示，否则本文所述的材料的去除可以通过任何合适的工艺来实现，所述工艺包含但不限于蚀刻(例如，干法蚀刻、湿法蚀刻、气相蚀刻)、离子研磨、研磨平面化(例如，化学-机械平面化)或其它已知的方法。
本文呈现的附图仅用于说明性目的，而并不意味着是任何特定材料、部件、结构、装置或电子系统的实际视图。附图中所描绘的由于例如制造技术和/或公差而导致的形状变化是可以预期的。因此，本文所述的实施例不应被解释为限于所示的特定形状或区域，而是包含例如由于制造导致的形状偏差。例如，被示为或描述为盒状的区域可具有粗糙和/或非线性特征，而被示为或描述为圆形的区域可包含一些粗糙和/或线性特征。此外，所示的锐角可为圆角，反之亦然。因此，附图中所示的区域本质上是示意性的，并且它们的形状不旨在示出区域的精确形状，并且不限制本权利要求的范围。附图不一定比例绘制。另外，附图之间共有的元件可保留相同的数字标记。
如本文所使用，除非上下文另有明确指示，否则单数形式“一(a、an)”和“该/所述(the)”也旨在包含复数形式。
如本文所使用，“和/或”包含相关联的列出项中的一者或多者的任何和所有组合。
如本文所使用，关于特定参数的数值的“约”或“大约”包含所述数值，并且与本领域的一般技术人员应当理解的数值的偏差程度在所述特定参数的可接受公差内。例如，关于数值的“约”或“大约”可包含在数值的90.0％至110.0％的范围内、诸如在数值的95.0％至105.0％的范围内、在数值的97.5％至102.5％的范围内、在数值的99.0％至101.0％的范围内、在数值的99.5％至100.5％的范围内或在数值的99.9％至100.1％的范围内的附加数值。
如本文所使用，术语“设备”包含但不限于电子装置、存储器装置以及半导体装置，所述半导体装置可包含或不包含存储器，诸如逻辑装置、处理器装置或射频(RF)装置。此外，除了其它功能之外，所述设备还可包含存储器，诸如，例如包含处理器和存储器的所谓“片上系统”(SoC)或者包含逻辑和存储器的电子装置。所述设备例如可为三维(3D)电子装置，包含但不限于动态随机存取存储器(DRAM)装置。
如本文所使用，诸如“下面”、“下方”、“下侧”、“底部”、“上面”、“上侧”、“顶部”、“前部”、“后部”、“左”、“右”等之类的空间相对术语可以为便于描述而用于描述如附图中所示的一个元件或特征与另一个(另一些)元件或特征的关系。除非另有规定，否则空间相对术语旨在除了附图中所描绘的取向之外还包含材料的不同取向。例如，如果附图中的材料是倒置的，则被描述为在其它元件或特征的“下方”或“下面”或“之下”或“底部”将被取向在其它元件或特征的“上面”或“顶部”。因此，根据使用术语的上下文，术语“下方”可包含上面和下方这两个取向，这对于本领域的一般技术人员来说是显而易见的。材料可以其它方式取向(例如，旋转90度、倒置、翻转)，并且相应地解释在本文使用的空间相对描述符。
如本文所使用，术语“被配置”是指至少一个结构和至少一个设备中的一者或多者的尺寸、形状、材料成分、材料分布、取向和布置促进以预定方式操作所述结构和所述设备中的一者或多者。
如本文所使用，术语“触点”意味着并且包含连接，所述连接促进电子装置的至少两个结构之间的导电路径。例如，在表现出双位存储器单元结构的DRAM装置中，在数字线与形成在衬底中或上面的存取装置(例如，晶体管)之间提供位线触点，并且在存取装置与可以存储电荷的存储装置(例如，电容器)之间形成存储装置触点。
如本文所使用，术语“触点结构”意味着并且包含连接结构，所述连接结构包含单晶半导体材料、单晶金属硅化物以及存取装置与存储装置之间的金属材料。
如本文所使用，术语“外延生长”意味着并且包含通过生长工艺形成的材料，在所述生成工艺中，待形成材料具有与在其上形成有晶体的材料的晶体取向基本上相似的晶体取向(例如，晶形、晶体状态)。
如本文所使用，术语“纵向”、“竖直”、“横向”和“水平”是关于其中或其上形成有一个或多个结构和/或特征并且不必由地球重力场限定的衬底(例如，基底材料、基底结构、基底构造等)的主平面。“横向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“竖直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由与衬底的其它表面相比具有相对较大面积的衬底表面限定。
如本文所使用，将元件称为在另一个元件“上面”或“上方”意味着并且包含所述元件直接在另一元件的顶部上、与另一元件相邻(例如，与另一元件横向相邻、竖直相邻)、在另一元件之下或与另一元件直接接触。它还包含元件间接地在另一元件的顶部上、与另一元件相邻(例如，与另一元件横向相邻、竖直相邻)、在另一元件之下或靠近另一元件，其中所述元件与另一元件存在其它元件。相反，当元件被称为“直接在另一元件上面”或“与另一元件直接相邻”时，不存在中间元件。
如本文中所使用，术语“可选择性蚀刻”意味着并且包含响应于相对于暴露于给定的蚀刻化学和/或工艺条件的另一材料暴露于相同的蚀刻化学和/或工艺条件表现出较大蚀刻速率的材料。例如，所述材料可表现出的蚀刻速率是另一材料的蚀刻速率的至少约五倍，诸如是另一材料的蚀刻速率的约十倍、约二十倍或约四十倍的蚀刻速率。用于选择性地蚀刻期望材料的蚀刻化学和蚀刻条件可由本领域的一般技术人员来选择。
如本文中所使用，关于给定参数、属性或条件的术语“基本上”意味着并且在一定程度上包含本领域的一般技术人员将理解满足具有一定程度的差异的给定参数、属性或条件，诸如在可接受公差内。举例来说，根据基本上满足的特定参数、属性或条件，参数、属性或条件可以是至少90.0％满足，至少95.0％满足，至少99.0％满足，至少99.9％满足，或甚至100.0％满足。
如本文所使用，术语“衬底”意味着并且包含其上形成有附加材料的材料(例如，基底材料)或构造。衬底可为半导体衬底、支撑结构上的基础半导体层、金属电极，或其上形成一种或多种材料、层、结构或区域的半导体衬底。半导体衬底上的材料可包含但不限于半导体材料、绝缘材料、导电材料等。
衬底可为常规的硅衬底或包含半导体材料层的其它体衬底。如这里所使用，术语“体衬底”意味着并且不仅包含硅晶片，而且包含绝缘体上硅(“SOI”)衬底，诸如蓝宝石上硅(“SOS”)衬底和玻璃上硅(“SOG”)衬底、在基础半导体基底上的硅外延层，以及其它半导体或光电材料，诸如硅锗、锗、砷化镓、氮化镓和磷化铟。衬底可以是掺杂的或未掺杂的。
图1A中示出了设备100，所述设备包含作用区域105、浅沟槽隔离(STI)结构110、数字触点115、扩散区120、绝缘间隔物材料125、阻挡金属材料130、数字线135、绝缘帽材料140、145、数字线帽150、蚀刻终止材料155、未掺杂多晶硅160、单晶硅材料165(例如，外延硅材料)、金属硅化物170和单元触点180，所述图是设备100沿第一方向(例如，数字线方向)的横截面视图。数字线结构210包含数字线135和与数字线135竖直相邻的材料。图1B示出了沿垂直于第一方向的第二方向(例如，字线方向)的设备100，所述设备具有字线185、STI结构110、蚀刻终止材料190、单晶硅材料165、金属硅化物170和单元触点180。如图1A和1B所示，单晶硅材料165在作用区域105和STI结构110上(例如，在它正上方、直接接触它)。金属硅化物170在单晶硅材料165上(例如，在它正上方、直接接触它)。金属硅化物170和单晶硅材料165都表现出单晶取向。单元触点180在金属硅化物170上(例如，在它正上方、直接接触它)。单晶硅材料165、金属硅化物170和单元触点180构成触点结构195，并且将相邻数字线135沿数字线方向彼此分离。沿字线方向，触点结构195(例如，单晶硅材料165、金属硅化物170和单元触点180)位于STI结构110上方。
图2A至13B是示出形成包含触点结构195的电子装置(例如，存储器装置，诸如DRAM装置)的实施例的简化局部横截面视图。通过下文提供的描述，本领域的一般技术人员应当明白，本文所描述的方法可用于各种电子装置而不仅仅是DRAM装置的制造。
如图2A和2B所示，与半导体结构205相邻形成掩模200(例如，与半导体结构竖直相邻、在半导体结构上方)，所述半导体结构已经进行了先前的制造作用以在其上或其中形成特征。图2A是示出沿数字线方向的半导体结构205的横截面视图，并且图2B是示出沿字线方向的半导体结构205的横截面视图，其中数字线方向和字线方向彼此垂直。通过常规技术形成半导体结构205的特征。
半导体结构205包含数字线结构210，所述数字线结构包含数字线135，所述数字线与作用区域105或STI结构110相邻(例如，在其上方)。数字线结构210还可包含竖直相邻的材料，诸如数字触点115、数字线帽150等。通过常规技术形成数字线结构210、作用区域105和STI结构110。数字线135可由导电材料形成，所述导电材料诸如金属、金属合金、含金属材料、金属氮化物、金属硅化物、金属碳化物、金属氧化物或掺杂半导体材料。仅举例来说，导电材料可以包含但不限于钨、钛、镍、铂、金、导电掺杂硅、导电掺杂锗、导电掺杂硅锗、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、元素钛(Ti)、元素铂(Pt)、元素铑(Rh)、元素铱(Ir)、氧化铱(IrOx)、元素钌(Ru)、氧化钌(RuOx)、它们的组合或它们的合金。在一些实施例中，数字线135由钨形成。
作用区域105由单晶硅(诸如掺杂的单晶硅)形成，并且可通过由二氧化硅(SiO2)形成的STI结构110而彼此隔离。仅举例来说，作用区域105可由n掺杂硅形成。半导体结构205还包含字线185和与字线185相邻(例如，在其上方)的蚀刻终止材料190。字线185可由前述导电材料中的一者形成并且通过STI结构110彼此隔离。在一些实施例中，字线185由钨形成。蚀刻终止材料190可由相对于在制造工艺期间使用的一种或多种其它介电材料可选择性蚀刻的介电材料形成。介电材料可包含但不限于氮化物介电材料、氮氧化物介电材料、碳氮化物介电材料或羧基氮化物介电材料。蚀刻终止材料190可包含但不限于氮化硅。字线185和蚀刻终止材料190通过常规技术形成。第一介电材料215形成在数字线135之间并且与字线185和蚀刻终止材料190相邻(例如，在其上方)。第一介电材料215例如可为旋涂二氧化硅材料。
掩模200可包含在后续工艺作用期间提供蚀刻选择性或图案化能力的一种或多种材料。所述一种或多种材料可包含但不限于碳材料、抗反射材料、另一种掩模材料或它们的组合。如图2A和2B所示，可在数字线结构210上方和第一介电材料215上方形成第一掩模材料200A，并且可在第一掩模材料200A上方形成第二掩模材料200B。在一些实施例中，第一掩模材料200A是碳，而第二掩模材料200B是抗反射材料。可在第二掩模材料200B上方形成氧化硅材料220。可通过常规技术形成第一掩模材料200A、第二掩模材料200B和氧化硅材料220。
如图2B所示，可通过常规的光刻技术对氧化硅材料220进行图案化以沿字线方向形成图案化的氧化硅材料220'，而如图2A所示，沿数字线方向的氧化硅材料220基本上保持未图案化。仅举例来说，氧化硅材料220可进行常规间距加倍工艺(pitch doublingprocess)以产生图案化的氧化硅材料220'。图案化的氧化硅材料220'的图案对应于最终要在电子装置中形成的单元触点180(参见图1)的图案。
如图3A和3B所示，可将图案化的氧化硅材料220'的图案转印到第二掩模材料200B和第一掩模材料200A中，从而沿字线方向形成图案化的第二掩模材料200B'和图案化的第一掩模材料200A'。去除第二掩模材料200B和第一掩模材料200A的通过图案化的氧化硅材料220'暴露的部分，从而形成掩模开口225。掩模开口225延伸进入并穿过第二掩模材料200B和第一掩模材料200A，从而暴露第一介电材料215的上表面。第二掩模材料200B和第一掩模材料200A通过一种或多种常规技术(诸如通过一种或多种常规的去除作用)而图案化。可通过蚀刻工艺(诸如通过干法蚀刻工艺)去除第二掩模材料200B和第一掩模材料200A的暴露部分以形成图案化的第二掩模材料200B'和图案化的第一掩模材料200A'。也可通过常规的去除作用(诸如通过干法蚀刻工艺)来去除图案化的氧化硅材料220'。
如图4A和4B所示，图案化的第二掩模材料200B'和图案化的第一掩模材料200A'中的图案可被转印到第一介电材料215中，从而沿字线方向形成图案化的第一介电材料215'。通过常规技术(诸如通过去除覆盖字线185的暴露的第一介电材料215的干法蚀刻工艺)去除第一介电材料215的通过图案化的第二掩模材料200B'和图案化的第一掩模材料200A'暴露的部分。图案化的第一介电材料215'包含第一介电材料开口230，所述第一介电材料开口形成进入并穿过第一介电材料215，从而暴露蚀刻终止材料190的上表面。可进行第一介电材料215的去除，直到暴露覆盖字线185的蚀刻终止材料190为止。在去除第一介电材料215期间，也可去除蚀刻终止材料190的覆盖字线185的一部分，从而在蚀刻终止材料190中形成凹槽235。在去除第一介电材料215的部分之后，可通过常规技术沿数字线和字线方向去除图案化的第二掩模材料200B'和图案化的第一掩模材料200A'。第一介电材料215保留在图案化的第一介电材料215'中的位置可对应于触点孔245(参见图7A和7B)的位置，在所述位置中，最终形成单元触点180的金属材料260(参见图12A和12B)。沿字线方向的图案化的第一介电材料215'的其余第一介电材料215'覆盖STI结构110。
第二介电材料240可形成于数字线135上方和第一介电材料开口230中，如图5A和5B所示。第二介电材料240和第一介电材料215可相对于彼此选择性地蚀刻。第二介电材料240可通过常规技术形成且可基本上填充第一介电材料开口230并且形成于图案化的第一介电材料215'的上表面上方。第二介电材料240例如可为氮化硅。第二介质材料240覆盖图案化的第一介质材料215'，并且在图案化的第一介质材料215'的相邻部分之间形成所谓的“壁”。在一些实施例中，蚀刻终止材料190和第二介电材料240由氮化硅形成。
如图6A和6B所示，可通过常规技术(诸如通过蚀刻作用)去除第二介质材料240的覆盖图案化的第一介质材料215'的上表面的一部分，从而形成图案化的第二介质材料240'。蚀刻作用可沿数字线方向基本上去除第二介电材料240，所述第二介电材料覆盖数字线结构210并且覆盖图案化的第一介电材料215'。沿字线方向，可去除覆盖图案化的第一介电材料215'的第二介电材料240以及第二介电材料240在第一介电材料开口230中的一部分，从而暴露图案化的第一介电材料215'的上表面。可使覆盖字线185的第二介电材料240凹陷，使得图案化的第二介电材料240'的上表面低于图案化的第一介电材料215'的上表面。
如图7A和7B所示，可去除图案化的第一介电材料215'，从而沿数字线方向暴露包含数字线135的数字线结构210并形成触点孔245。由于第一介电材料215和第二介电材料240相对于彼此可选择性蚀刻，因此基本上去除所有图案化的第一介电材料215'而基本上不去除图案化的第二介电材料240'。可进行蚀刻作用(诸如湿法蚀刻作用)以选择性地去除图案化的第一介电材料215'。仅举例来说，可进行氟化氢湿法蚀刻以沿数字线方向和字线方向基本上去除图案化的第一介电材料215'。触点孔245由图案化的第二介电材料240'的侧壁和蚀刻终止材料190的上表面限定。沿数字线和字线方向基本上去除所有图案化的第一介电材料215'，其中蚀刻终止材料190防止下层材料过度蚀刻。可选择触点孔245的尺寸(例如，面积)以最终在形成于触点孔245中的单元触点180与作用区域105之间提供足够的电接触。触点孔245可最初形成为期望尺寸，或者触点孔245可形成为初始尺寸并且随后被扩大。
如图8A和8B中所示，可诸如通过蚀刻作用来去除蚀刻终止材料190在STI结构110和作用区域105上方的暴露部分。
仅举例来说，蚀刻作用可为干法蚀刻作用。去除蚀刻终止材料190沿触点孔245'的深度延伸并且暴露STI结构110和作用区域105的上表面。沿数字线方向，触点孔245'由数字线结构210的侧壁、作用区域105的上表面和STI结构110的上表面限定。沿字线方向，触点孔245'由图案化的第二介电材料240'的侧壁、蚀刻终止材料190的位于图案化的第二介电材料240'下方的侧壁以及STI结构110的上表面限定。触点孔245'沿字线方向延伸到STI结构110，并且沿数字线方向延伸到作用区域105和STI结构110。
单晶硅材料165(例如，外延硅)和多晶硅250可形成在STI结构110和作用区域105上方，如图9A和9B所示。单晶硅材料165形成于STI结构110和作用区域105上方，并且在相邻数字线结构210与图案化的第二介电材料240'的相邻部分之间。多晶硅250形成在单晶硅材料165上方。单晶硅材料165和多晶硅250可以诸如用n型掺杂剂掺杂。单晶硅材料165和多晶硅250例如可被植入磷原子(即，P掺杂的单晶硅材料165、P掺杂的多晶硅250)或其它掺杂剂原子。对单晶硅材料165和多晶硅250的掺杂可通过常规技术进行。在一些实施例中，单晶硅材料165是P掺杂的单晶硅材料165，并且多晶硅250是P掺杂的多晶硅250。在作用区域105附近(例如，上方)形成(例如，外延生长)单晶硅材料165的硅使得能够沿单晶(例如，单晶体)取向形成硅。作用区域105的硅用作种晶材料以对单晶硅材料165的晶状进行取向。单晶硅材料165形成在包含第一扩散区120A和第二扩散区120B的扩散区120上。在一些实施例中，第一扩散区120A和第二扩散区120B由单晶硅形成。
单晶硅材料165和多晶硅250可相对于彼此选择性地蚀刻。多晶硅250也可相对于图案化的第二介电材料240'选择性地蚀刻。单晶硅材料165和多晶硅250通过外延生长工艺形成在触点孔245'中，并且基本上完全填充触点孔245'。单晶硅材料165和多晶硅250通过基本连续工艺形成，其中当单晶硅材料165和多晶硅都已形成时，工艺条件保持恒定(例如，基本不变)。在不受任何理论束缚的情况下，基本上连续工艺可使得能够形成单晶硅材料165和多晶硅250，而不在单晶硅材料165上面形成天然氧化物。基本上连续工艺可(例如)在约470℃的温度和约1.2托的压力下去除作用区域105的表面上的天然氧化物(如果存在)并且使硅烷(SiH4)气体在触点孔245'中流动。因此，硅的单晶(例如，单晶体)和多晶形都通过单一的、基本上连续工艺形成在触点孔245'中。单晶硅材料165最初形成于触点孔245'中，并且多晶硅250随后形成于单晶硅材料165上方。单晶硅材料165和多晶硅250中的每一者可随后被掺杂。
在不受任何理论束缚的情况下，相信单晶硅材料165在作用区域105和STI结构110上方的外延生长由于作用区域105的硅的晶体取向而发生。作用区域105的晶体取向影响随后形成的单晶硅材料165的晶体取向。随着单晶硅材料165的外延生长朝向图案化的第二介电材料240'的侧壁向上进行(限定触点孔245')，硅的晶体取向变为多晶硅。换句话说，单晶硅材料165的形成停止并且变为形成多晶硅250。可通过凭借作用区域105的表面条件和单元触点180的临界尺寸(CD)调整单晶硅材料165的厚度来控制单晶硅材料165变成多晶硅250的位置。因此，单晶硅材料165通过外延生长工艺形成在触点孔245'中达初始厚度，并且多晶硅250通过外延生长工艺形成以基本上完全填充触点孔245'。可通过调整其中形成有单晶硅材料165的触点孔245'的尺寸来控制单晶硅材料165的初始厚度。触点孔245'可形成为初始期望尺寸，或者可最初形成为较小尺寸，然后加宽到期望尺寸。单晶硅材料165可以约20nm至约35nm的厚度形成在触点孔245'中，并且多晶硅250可以约30nm至约60nm的厚度形成。
如图10A和10B所示，可通过蚀刻作用(诸如通过干法蚀刻作用)基本上完全去除多晶硅250。蚀刻作用可选择性地将多晶硅250从触点孔245'中去除，而基本上不去除图案化的第二介电材料240'或单晶硅材料165。为了实现多晶硅250的基本上完全去除，蚀刻作用可进行足以去除多晶硅250并且去除单晶硅材料165的最小部分的时间量。例如，如果以约20nm至约35nm的厚度形成单晶硅材料165，则在蚀刻作用期间可去除约5nm或更小厚度的单晶硅材料165，使得保留约15nm至约30nm的单晶硅材料165。蚀刻作用可利用常规蚀刻条件，诸如包含六氟化硫(SF6)/氩干法蚀刻的蚀刻化学过程。
在去除多晶硅250之后，可邻近单晶硅材料165(例如，在其上方)形成金属硅化物170，如图11A和11B所示。金属硅化物170可沿数字线方向和字线方向形成在单晶硅材料165上方。金属硅化物170的金属可为过渡金属，包含但不限于钴、钼、镍、钯、铂、钽、钛或钨。金属硅化物170可为硅化钴(CoSi)、硅化钼(MoSi)、硅化镍(NiSi)、硅化钯(PdSi)、硅化铂(PtSi)、硅化钽(TaSi)、硅化钛(TiSi)或硅化钨(WSi)。可通过在清洁触点孔245'和单晶硅材料165之后进行的硅化工艺形成金属硅化物170。金属硅化物170可通过从靶溅射金属、进行退火作用和进行湿法蚀刻作用而形成在触点孔245'中。仅举例来说，可使用稀释的氟化氢(300:1的水:氟化氢)湿法蚀刻化学过程来清洁触点孔245'，接着将钴从钴靶溅射到触点孔245'中以形成约3nm的钴，在约660℃下进行快速热退火(RTA)作用约25秒，并且使用包含硫化氢的湿法蚀刻化学过程来去除过量的钴。通过硅化作用，将单晶硅材料165的一部分(诸如上部)转化为金属硅化物170。金属硅化物170A可形成为约1nm至约5nm的厚度。金属硅化物170与单晶硅材料165直接接触，并且在形成时可为单晶金属硅化物。在一些实施例中，金属硅化物170是硅化钴(CoSi2)，诸如单晶硅化钴，并且单晶半导体材料是掺杂的单晶硅。相比之下，常规触点包含与多晶硅直接接触的多晶硅化钴，所述多晶硅直接接触单晶硅。
如图12A和12B所示，金属材料260可形成在金属硅化物170上方以及相邻数字线135与图案化的第二介电材料240'的相邻部分之间。可通过常规技术沿数字线方向和字线方向形成金属材料260。金属材料260可为过渡金属、金属合金、金属氮化物、金属硅化物、金属碳化物或金属氧化物，包含但不限于钨、钛、镍、铂、金、铑、铱、钌、氧化钌、氮化钛、氮化钽、氮化钨、氮化钛铝或它们的合金。在一些实施例中，金属材料260是钨。可以进行后续工艺作用以使单元触点180由金属材料260形成。例如，如图13A和13B所示，金属材料260可通过常规的光刻和蚀刻技术而图案化以形成形成单元触点180。
所得单元触点180可用作再分布材料(RDM)结构，其中金属硅化物170被配置和配制为将作用区域105耦合(例如，物理耦合、电耦合)到单元触点180。仅举例来说，单元触点180可对应于用于存储装置(诸如电容器)的接合焊盘(landing pad)。由于触点结构195中不存在多晶硅，因此根据本公开的实施例的单元触点180的尺寸可大于常规触点。由于常规触点包含外延硅上方的多晶硅、多晶硅上方的硅化钴以及硅化钴上方的触点金属，因此根据本公开的实施例，常规触点金属所占据的空间量小于触点结构195的金属材料260所占据的空间量。因此，相对于常规触点，可存在更大量的单元触点180的金属材料260。由于触点结构195缺少多晶硅，因此单元触点180可更大(即，可存在更多的金属材料260)并且在触点结构195中占据更多空间。通过使金属材料260在触点结构195中的量增加并且使金属硅化物170与单晶硅材料165直接接触，电子装置的触点电阻减小。仅举例来说，电子装置的触点电阻可减小约20％。
在不受任何理论束缚的情况下，相信根据本公开的实施例的包含触点结构195的电子装置中的电子迁移率由于彼此直接接触的单晶硅材料165和金属硅化物170的单晶取向而增加。对于单晶取向，在包含触点结构195的电子装置的使用和操作期间，电子是可移动的并且在穿过单晶硅材料165和金属硅化物170的基本笔直路径中移动。通过利用单晶取向中的金属硅化物170，与包含由多晶硅形成的金属硅化物的常规触点相比，电子迁移率增加并且电子散射减少。电子迁移率增加并且电子散射减少降低了电子装置的触点电阻。相比之下，当材料处于多晶取向时，诸如在常规触点中时，电子散射并且不在基本笔直路径中移动。多晶材料中的电子的较低迁移率导致电流减小，这导致触点电阻增加。
如果硅化钴用作金属硅化物170并且通过硅化工艺形成在单晶硅材料165上方，则所得硅化钴是单晶的并且形成为与单晶硅材料165直接接触，所述硅化钴形成在作用区域105的单晶硅上方(即，直接接触单晶硅)，如图14A所示。没有观察到硅化钴的凝结。硅化钴与单晶硅材料165之间的界面的放大图如图14B所示。
因此，公开了一种包括存储器阵列的设备，所述存储器阵列包括字线、位线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的位线。每个存储器单元包括：存取装置；单晶半导体材料，所述单晶半导体材料外延生长在所述存取装置上；所述单晶半导体材料和金属的一部分的金属硅化物材料；金属插塞材料，所述金属插塞材料在所述金属硅化物材料上方；以及存储节点，所述存储节点在所述金属插塞材料上方。
因此，公开了一种包括存储器阵列的设备，所述存储器阵列包括字线、数字线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的数字线。每个存储器单元包括：单晶硅材料，所述单晶硅材料与存取装置相邻；单晶金属硅化物材料，所述单晶金属硅化物材料与所述单晶半导体材料直接接触；金属材料，所述金属材料与所述单晶金属硅化物材料直接接触；以及存储装置，所述存储装置与所述金属材料相邻。
因此，公开了一种形成电子装置的方法。权利要求的方法包括在存储器单元的数字线结构和作用区域附近形成单晶硅材料。在所述单晶硅材料和所述数字线结构附近形成多晶硅材料。选择性地去除所述多晶硅材料以暴露所述单晶硅材料和所述数字线结构。在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料。在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料。
设备100可根据需要进行附加的加工作用以形成电子装置1500，所述电子装置包含设备100，如图15所示。此附加加工可采用常规工艺和常规处理设备。电子装置1500可包含例如在本文先前描述的设备100的实施例。如图15所示，电子装置1500可包含存储器单元1502、数字线1504(例如，位线)、字线1506(例如，存取线)、行解码器1508、列解码器1510、存储器控制器1512、感测装置1514和输入/输出装置1516。
存储器单元1502和电子装置1500可编程为至少两种不同的逻辑状态(例如，逻辑0和逻辑1)。根据本公开的实施例，每个存储器单元1502可个别地包含电容器和晶体管(未示出)以及触点结构195。电容器存储表示存储器单元1502的可编程逻辑状态的电荷(例如，充电的电容器可表示第一逻辑状态，诸如逻辑1；而未充电的电容器可表示第二逻辑状态，诸如逻辑0)。在(例如，借助于字线1506中的一者)将最小阈值电压施加到晶体管的半导体沟道以对电容器进行操作(例如，读取、写入、重写)时，晶体管授权对电容器进行存取。
数字线1504借助于存储器单元1502的晶体管连接到存储器单元1502的电容器。字线1506垂直于数字线1504延伸并且连接到存储器单元1502的晶体管的栅极。可通过激活适当的数字线1504和字线1506来对存储器单元1502执行操作。激活数字线1504或字线1506可包含向数字线1504或字线1506施加电势。存储器单元1502的每一列可个别地连接到数字线1504中的一者，并且存储器单元1502的每一行可个别地连接到字线1506中的一者。个别存储器单元1502可通过数字线1504与字线1506的交点(例如，交叉点)被寻址和存取。
存储器控制器1512可通过包含行解码器1508、列解码器1510和感测装置1514的各种部件来控制存储器单元1502的操作。存储器控制器1512可生成被引导到行解码器1508以激活预定字线1506(例如，向其施加电势)的行地址信号，并且可生成被引导到列解码器1510以激活预定数字线1504(例如，向其施加电势)的列地址信号。存储器控制器1512还可生成并控制在电子装置1500的操作期间所采用的各种电势。通常，所施加电压的振幅、形状和/或持续时间可被调整(例如，改变)，并且对于电子装置1500的各种操作可以是不同的。
在电子装置1500的使用和操作期间，在被存取之后，存储器单元1502可由感测装置1514读取(例如，感测)。感测装置1514可将适当的数字线1504的信号(例如，电压)与参考信号进行比较以便确定存储器单元1502的逻辑状态。例如，如果数字线1504具有比参考电压高的电压，则感测装置1514可确定存储器单元1502的存储逻辑状态是逻辑1，反之亦然。感测装置1514可包含晶体管和放大器以检测和放大信号中的差异。存储器单元1502的检测到的逻辑状态可通过列解码器1510输出到输入/输出装置1516。另外，可通过类似地激活电子装置1500的适当的字线1506和适当的数字线1504来设置(例如，写入)存储器单元1502。通过控制数字线1504并同时激活字线1506，可设置存储器单元1502(例如，可在存储器单元1502中存储逻辑值)。列解码器1510可从输入/输出装置1516接受要写入存储器单元1502的数据。此外，存储器单元1502也可通过读取存储器单元1502来刷新(例如，再充电)。读取操作会将存储器单元1502的内容放置在适当的数字线1504上，然后感测装置1514将所述数字线上拉到满电平(例如，完全充电或放电)。当与存储器单元1502相关联的字线1506被停用时，与字线1506相关联的行中的所有存储器单元1502均恢复到充满电或放完电。
因此，公开了一种电子装置，并且所述电子装置包括：行解码器，所述行解码器可操作地耦合到存储器控制器；列解码器，所述列解码器可操作地耦合到所述存储器控制器；字线，所述字线可操作地耦合到所述行解码器；数字线，所述数字线可操作地耦合到所述列解码器；以及存储器单元，所述存储器单元位于所述字线与所述数字线的交点处。所述存储器单元包括存取装置与存储装置之间的触点结构，所述触点结构包括：单晶金属硅化物材料，所述单晶金属硅化物材料直接接触单晶半导体材料；以及金属材料，所述金属材料直接接触所述单晶金属硅化物材料。
根据本公开的实施例的设备100可用于本公开的电子系统的实施例中。例如，图16是根据本公开的实施例的说明性电子系统1600的框图。电子系统1600可包括例如计算机或计算机硬件部件、服务器或其它联网硬件部件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、诸如例如
Figure BDA0002626902600000151
或
Figure BDA0002626902600000152
平板计算机之类的启用Wi-Fi或蜂窝的平板计算机、电子书、导航装置等。电子系统1600包含至少一个电子装置1500。电子装置1500可包括例如在本文先前描述的设备100中的一者或多者的实施例。电子系统1600可进一步包含至少一个电子信号处理器装置1604(通常称为“微处理器”)。电子信号处理器装置1604可任选地包含在本文先前描述的设备100的实施例。电子系统1600可进一步包含一个或多个输入装置1606以用于由用户将信息输入到电子系统1600中，所述输入装置诸如例如鼠标或其它定点装置、键盘、触摸板、按钮或控制面板。电子系统1600可进一步包含用于向用户输出信息(例如，视频或音频输出)的一个或多个输出装置1608，诸如例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置1606和输出装置1608可包括单个触摸屏装置，所述触摸屏装置既可用于向电子系统1600输入信息，又可用于向用户输出可视信息。输入装置1606和输出装置1608可与电子装置1602和电子信号处理器装置1604中的一者或多者进行电通信。
因此，公开了一种电子系统，并且所述电子系统包括：输入装置；输出装置；处理器装置，所述处理器装置可操作地耦合到所述输入装置和所述输出装置；电子装置，所述电子装置可操作地耦合到所述处理器装置并且包括存储器单元。所述存储器单元耦合到相关联的字线和相关联的数字线，并且每个存储器单元包括触点结构，所述触点结构在单晶硅材料与金属材料之间包括单晶金属硅化物。
下面描述本公开的附加的非限制性示例性实施例。
实施例1：一种设备，其包括：存储器阵列，所述存储器阵列包括字线、位线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的位线，并且每个存储器单元包括：存取装置；单晶半导体材料，所述单晶半导体材料外延生长在所述存取装置上；所述单晶半导体材料和金属的一部分的金属硅化物材料；金属插塞材料，所述金属插塞材料在所述金属硅化物材料上方；以及存储节点，所述存储节点在所述金属插塞材料上方。
实施例2：根据实施例1所述的设备，其中所述存取装置包括晶体管，所述晶体管包括第一扩散区和第二扩散区，所述单晶半导体材料外延生长在所述第一扩散区上。
实施例3：根据实施例2所述的设备，其中所述第一扩散区和所述第二扩散区以及所述单晶半导体材料中的每一者包括单晶硅。
实施例4：根据实施例1所述的设备，其中所述金属硅化物材料包括单晶硅与钴的硅化物。
实施例5：根据实施例4所述的设备，其中所述金属插塞材料包括钨。
实施例6：根据实施例1所述的设备，其中所述金属硅化物材料在所述单晶半导体材料与所述金属插塞材料之间。
实施例7：一种设备，其包括：存储器阵列，所述存储器阵列包括字线、数字线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的数字线，并且每个存储器单元包括：单晶硅材料，所述单晶硅材料与存取装置相邻；单晶金属硅化物材料，所述单晶金属硅化物材料直接接触所述单晶半导体材料；金属材料，所述金属材料直接接触所述单晶金属硅化物材料；以及存储装置，所述存储装置与所述金属材料相邻。
实施例8：根据实施例7所述的设备，其中所述单晶金属硅化物材料包括单晶硅化钴。
实施例9：根据实施例7所述的设备，其中所述单晶硅材料直接接触所述存储器单元的作用区域。
实施例10：根据实施例9所述的设备，其中所述作用区域包括单晶硅。
实施例11：根据实施例7所述的设备，其中所述单晶硅材料包括掺杂剂。
实施例12：一种电子装置，其包括：行解码器，所述行解码器可操作地耦合到存储器控制器；列解码器，所述列解码器可操作地耦合到所述存储器控制器；字线，所述字线可操作地耦合到所述行解码器；数字线，所述数字线可操作地耦合到所述列解码器；以及位于所述字线与所述数字线的交点处的存储器单元，所述存储器单元包括存取装置与存储装置之间的触点结构，所述触点结构包括：单晶金属硅化物材料，所述单晶金属硅化物材料直接接触单晶半导体材料；以及金属材料，所述金属材料直接接触所述单晶金属硅化物材料。
实施例13：根据实施例12所述的电子装置，其中所述单晶半导体材料包括磷掺杂的单晶硅，所述单晶金属硅化物材料包括单晶硅化钴，并且所述金属材料包括钨。
实施例14：根据实施例12所述的电子装置，其中所述触点结构缺少多晶硅。
实施例15：根据实施例12所述的电子装置，其中所述触点结构由所述单晶半导体材料、所述单晶金属硅化物材料和所述金属材料构成。
实施例16：一种电子系统，其包括：输入装置；输出装置；处理器装置，所述处理器装置可操作地耦合到所述输入装置和所述输出装置；以及电子装置，所述电子装置可操作地耦合到所述处理器装置并且包括存储器单元，所述存储器单元耦合到相关联的字线和相关联的数字线，所述存储器单元中的每一者包括：触点结构，所述触点结构在单晶硅材料与金属材料之间包括单晶金属硅化物。
实施例17：一种形成电子装置的方法，其包括：在存储器单元的数字线结构和作用区域附近形成单晶硅材料；在所述单晶硅材料和数字线结构附近形成多晶硅材料；选择性地去除所述多晶硅材料以暴露所述单晶硅材料和所述数字线结构；在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料；以及在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料。
实施例18：根据实施例17所述的方法，其中形成单晶硅材料和形成多晶硅材料包括在所述存储器单元的所述作用区域上方外延生长所述单晶硅材料和所述多晶硅材料。
实施例19：根据实施例17所述的方法，其中形成单晶硅材料和形成多晶硅材料包括通过连续外延生长工艺形成所述单晶硅材料和所述多晶硅材料。
实施例20：根据实施例17所述的方法，其中形成单晶硅材料和形成多晶硅材料包括形成磷掺杂的单晶硅材料和形成磷掺杂的多晶硅材料。
实施例21：根据实施例17所述的方法，其中在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料包括硅化所述单晶硅材料的一部分以形成所述单晶金属硅化物材料。
实施例22：根据实施例17所述的方法，其中在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料包括在所述数字线结构之间并且在所述单晶硅材料上方形成单晶钴硅化物。
实施例23：根据实施例17所述的方法，其中在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料包括在所述单晶硅材料正上方形成单晶钴硅化物。
实施例24：根据实施例17所述的方法，其中在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料包括在单晶硅化钴材料上形成钨。
实施例25：根据实施例17所述的方法，其中在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料包括通过所述金属材料将所述数字线结构彼此分离。
尽管本公开有各种修改和替代形式，但是通过举例方式在附图中已经示出了特定实施例并将在本文中已经对其作出详细的描述。然而，本公开不旨在限于所公开的特定形式。相反，本公开将涵盖落入由所附权利要求及其合法等效物所限定的本公开的范围内的所有修改、等效物和替换物。

Claims (25)

1.一种设备，其包括：
存储器阵列，所述存储器阵列包括字线、位线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的位线，并且每个存储器单元包括：
存取装置；
单晶半导体材料，所述单晶半导体材料外延生长在所述存取装置上；
所述单晶半导体材料和金属的一部分的金属硅化物材料；
金属插塞材料，所述金属插塞材料在所述金属硅化物材料上方；以及
存储节点，所述存储节点在所述金属插塞材料上方。
2.根据权利要求1所述的设备，其中所述存取装置包括晶体管，所述晶体管包括第一扩散区和第二扩散区，所述单晶半导体材料外延生长在所述第一扩散区上。
3.根据权利要求2所述的设备，其中所述第一扩散区和所述第二扩散区以及所述单晶半导体材料中的每一者包括单晶硅。
4.根据权利要求1所述的设备，其中所述金属硅化物材料包括单晶硅与钴的硅化物。
5.根据权利要求1至4中任一项所述的设备，其中所述金属插塞材料包括钨。
6.根据权利要求1至4中任一项所述的设备，其中所述金属硅化物材料在所述单晶半导体材料与所述金属插塞材料之间。
7.一种设备，其包括：
存储器阵列，所述存储器阵列包括字线、数字线和存储器单元，每个存储器单元耦合到相关联的字线和相关联的数字线，并且每个存储器单元包括：
单晶硅材料，所述单晶硅材料与存取装置相邻；
单晶金属硅化物材料，所述单晶金属硅化物材料直接接触所述单晶半导体材料；
金属材料，所述金属材料直接接触所述单晶金属硅化物材料；以及
存储装置，所述存储装置与所述金属材料相邻。
8.根据权利要求7所述的设备，其中所述单晶金属硅化物材料包括单晶硅化钴。
9.根据权利要求7所述的设备，其中所述单晶硅材料直接接触所述存储器单元的作用区域。
10.根据权利要求7至9中任一项所述的设备，其中所述作用区域包括单晶硅。
11.根据权利要求7至9中任一项所述的设备，其中所述单晶硅材料包括掺杂剂。
12.一种电子装置，其包括：
行解码器，所述行解码器可操作地耦合到存储器控制器；
列解码器，所述列解码器可操作地耦合到所述存储器控制器；
字线，所述字线可操作地耦合到所述行解码器；
数字线，所述数字线可操作地耦合到所述列解码器；以及
位于所述字线与所述数字线的交点处的存储器单元，所述存储器单元包括存取装置与存储装置之间的触点结构，所述触点结构包括：
单晶金属硅化物材料，所述单晶金属硅化物材料直接接触单晶半导体材料；以及
金属材料，所述金属材料直接接触所述单晶金属硅化物材料。
13.根据权利要求12所述的电子装置，其中所述单晶半导体材料包括磷掺杂的单晶硅，所述单晶金属硅化物材料包括单晶硅化钴，并且所述金属材料包括钨。
14.根据权利要求12或13所述的电子装置，其中所述触点结构缺少多晶硅。
15.根据权利要求12或13所述的电子装置，其中所述触点结构由所述单晶半导体材料、所述单晶金属硅化物材料和所述金属材料构成。
16.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，所述处理器装置可操作地耦合到所述输入装置和所述输出装置；以及
电子装置，所述电子装置可操作地耦合到所述处理器装置并且包括存储器单元，所述存储器单元耦合到相关联的字线和相关联的数字线，所述存储器单元中的每一者包括：
触点结构，所述触点结构在单晶硅材料与金属材料之间包括单晶金属硅化物。
17.一种形成电子装置的方法，其包括：
在存储器单元的数字线结构和作用区域附近形成单晶硅材料；
在所述单晶硅材料和数字线结构附近形成多晶硅材料；
选择性地去除所述多晶硅材料以暴露所述单晶硅材料和所述数字线结构；
在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料；以及
在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料。
18.根据权利要求17所述的方法，其中形成单晶硅材料和形成多晶硅材料包括在所述存储器单元的所述作用区域上方外延生长所述单晶硅材料和所述多晶硅材料。
19.根据权利要求17所述的方法，其中形成单晶硅材料和形成多晶硅材料包括通过连续外延生长工艺形成所述单晶硅材料和所述多晶硅材料。
20.根据权利要求17所述的方法，其中形成单晶硅材料和形成多晶硅材料包括形成磷掺杂的单晶硅材料和形成磷掺杂的多晶硅材料。
21.根据权利要求17所述的方法，其中在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料包括硅化所述单晶硅材料的一部分以形成所述单晶金属硅化物材料。
22.根据权利要求17所述的方法，其中在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料包括在所述数字线结构之间并且在所述单晶硅材料上方形成单晶钴硅化物。
23.根据权利要求17所述的方法，其中在所述数字线结构之间并且在所述单晶硅材料附近形成单晶金属硅化物材料包括在所述单晶硅材料正上方形成单晶钴硅化物。
24.根据权利要求17所述的方法，其中在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料包括在单晶硅化钴材料上形成钨。
25.根据权利要求17所述的方法，其中在所述单晶金属硅化物材料附近并且在相邻数字线结构之间形成金属材料包括通过所述金属材料将所述数字线结构彼此分离。
CN202010799624.XA 2019-08-13 2020-08-11 包括单晶材料的设备以及相关方法、电子装置和电子系统 Active CN112397514B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/539,520 US11152371B2 (en) 2019-08-13 2019-08-13 Apparatus comprising monocrystalline semiconductor materials and monocrystalline metal silicide materials, and related methods, electronic devices, and electronic systems
US16/539,520 2019-08-13

Publications (2)

Publication Number Publication Date
CN112397514A true CN112397514A (zh) 2021-02-23
CN112397514B CN112397514B (zh) 2023-10-20

Family

ID=74567522

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010799624.XA Active CN112397514B (zh) 2019-08-13 2020-08-11 包括单晶材料的设备以及相关方法、电子装置和电子系统

Country Status (2)

Country Link
US (1) US11152371B2 (zh)
CN (1) CN112397514B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113437070A (zh) * 2021-07-09 2021-09-24 福建省晋华集成电路有限公司 半导体装置及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220208773A1 (en) * 2020-12-30 2022-06-30 Changxin Memory Technologies, Inc. Method for forming storage node contact structure and semiconductor structure
CN113725166B (zh) * 2021-09-02 2023-10-27 长鑫存储技术有限公司 半导体结构制备方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1471145A (zh) * 2002-06-10 2004-01-28 �����ɷ� 形成硅化钴的方法和装置组及具有该硅化钴的半导体元件
US20080124925A1 (en) * 2006-09-25 2008-05-29 International Business Machines Corporation Method for improved formation of cobalt silicide contacts in semiconductor devices
US20160268209A1 (en) * 2015-03-10 2016-09-15 SanDisk Technologies, Inc. Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
CN106992156A (zh) * 2016-01-21 2017-07-28 美光科技公司 存储器阵列及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072242A (ja) 1983-09-28 1985-04-24 Fujitsu Ltd 半導体装置の製造方法
US5536684A (en) 1994-06-30 1996-07-16 Intel Corporation Process for formation of epitaxial cobalt silicide and shallow junction of silicon
JP2586345B2 (ja) 1994-10-14 1997-02-26 日本電気株式会社 コバルトシリサイド膜より成る半導体装置及び該装置の製造方法
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
KR19990057823A (ko) 1997-12-30 1999-07-15 김영환 코발트실리사이드층 형성 방법 및 그를 이용한 반도체 장치 제조 방법
KR100548546B1 (ko) 1999-12-17 2006-02-02 주식회사 하이닉스반도체 코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법
US6281102B1 (en) 2000-01-13 2001-08-28 Integrated Device Technology, Inc. Cobalt silicide structure for improving gate oxide integrity and method for fabricating same
US6410429B1 (en) 2001-03-01 2002-06-25 Chartered Semiconductor Manufacturing Inc. Method for fabricating void-free epitaxial-CoSi2 with ultra-shallow junctions
KR20040001792A (ko) 2002-06-28 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
DE10248722A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
KR100623600B1 (ko) 2005-02-28 2006-09-14 주식회사 하이닉스반도체 에피택셜 성장에 의한 단결정 코발트 실리사이드막 형성 방법과, 그를 적용한 반도체 소자 및 그 제조 방법
JP2011044640A (ja) 2009-08-24 2011-03-03 Sanyo Electric Co Ltd 半導体装置の製造方法
KR102372096B1 (ko) * 2017-03-17 2022-03-17 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
WO2019005218A1 (en) * 2017-06-26 2019-01-03 Micron Technology, Inc. APPARATUS HAVING CONNECTED CONNECTION LINES TO ACCESS DEVICES
US10658367B1 (en) * 2018-12-03 2020-05-19 Micron Technology, Inc. Integrated assemblies which include metal-containing interconnects to active-region pillars, and methods of forming integrated assemblies
US11322502B2 (en) * 2019-07-08 2022-05-03 Micron Technology, Inc. Apparatus including barrier materials within access line structures, and related methods and electronic systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1471145A (zh) * 2002-06-10 2004-01-28 �����ɷ� 形成硅化钴的方法和装置组及具有该硅化钴的半导体元件
US20080124925A1 (en) * 2006-09-25 2008-05-29 International Business Machines Corporation Method for improved formation of cobalt silicide contacts in semiconductor devices
US20160268209A1 (en) * 2015-03-10 2016-09-15 SanDisk Technologies, Inc. Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
CN106992156A (zh) * 2016-01-21 2017-07-28 美光科技公司 存储器阵列及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113437070A (zh) * 2021-07-09 2021-09-24 福建省晋华集成电路有限公司 半导体装置及其形成方法
CN113437070B (zh) * 2021-07-09 2023-05-23 福建省晋华集成电路有限公司 半导体装置及其形成方法

Also Published As

Publication number Publication date
US20210050352A1 (en) 2021-02-18
US11152371B2 (en) 2021-10-19
CN112397514B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
US11239240B2 (en) Methods of forming a semiconductor device
US20200111800A1 (en) Methods of forming a device, and related devices, memory devices, and electronic systems
US11653488B2 (en) Apparatuses including transistors, and related methods, memory devices, and electronic systems
WO2019133740A1 (en) Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US11393908B1 (en) Methods of forming a microelectronic device, and related microelectronic devices, memory devices, and electronic systems
US11127745B2 (en) Devices, methods of forming a device, and memory devices
CN112397514B (zh) 包括单晶材料的设备以及相关方法、电子装置和电子系统
CN113053895A (zh) 形成包含包括支柱结构的装置结构的设备的方法，以及相关存储器装置及电子系统
US20210296167A1 (en) Methods for reliably forming microelectronic devices with conductive contacts to silicide regions, and related systems
US12150289B2 (en) Microelectronic devices and memory devices
US20240038588A1 (en) Methods of forming the microelectronic devices, and related microelectonic devices and electronic systems
US11729964B2 (en) Methods of forming an apparatus including laminate spacer structures
US20230045353A1 (en) Microelectronic devices including active contacts and support contacts, and related electronic systems and methods
US20240334676A1 (en) Apparatus comprising crystalline semiconductor materials and metal silicide materials, and related methods and systems
US11257766B1 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20240349478A1 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20250183176A1 (en) Microelectronic devices comprising silicon carbon materials and related methods
US20230028297A1 (en) Methods of forming an apparatus comprising silicon carbide materials and related microelectronic devices and systems
US20250151262A1 (en) Microelectronic devices, and related methods, memory devices, and electronic systems
US20230022071A1 (en) Apparatus comprising silicon carbide materials and related electronic systems and methods

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant