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CN112385040B - 用于四个堆叠层三维交叉点存储器的阵列和接触架构 - Google Patents

用于四个堆叠层三维交叉点存储器的阵列和接触架构 Download PDF

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Abstract

用于三维交叉点存储单元的架构包括多个平面且相互平行的位片区的层，位片区中的每个包括在位线方向上延伸的位线。该架构还包括位片区通过触点电连接到的解码器。每个位片区层具有每解码器的片区比，该每解码器的片区比被定义为层中的位片区与层中至少一个片区电连接到的许多解码器的比。至少一个位片区层具有大于1：1的不同的每解码器的片区比。

Description

用于四个堆叠层三维交叉点存储器的阵列和接触架构
技术领域
本公开总体上涉及三维电子存储器，并且更具体地，涉及增加三维交叉点存储器中的存储单元的密度。
背景技术
通过改进工艺技术、电路设计、编程算法、和制造工艺，将平面存储单元缩放到更小的大小。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样一来，平面存储单元的存储密度接近上限。三维(3D)存储架构可以通过在单个器件中对存储单元的多个平面进行分层来解决平面存储单元中的密度限制。
发明内容
根据一个方面，用于三维交叉点存储单元的架构包括多个平面且相互平行的位片区(bit tile)层，位片区中的每个包括在位线方向上延伸的位线。架构还包括位片区通过触点电连接到的解码器。每个位片区层具有每解码器的片区比(tile per decoderratio)，该每解码器的片区比被定义为层中的位片区与层中的至少一个片区电连接到的许多解码器的比。至少一个位片区层具有大于1：1的不同的每解码器的片区比。
在一些布置中，至少一个位片区层具有不同于另一个位片区层的每解码器的片区比。
在一些布置中，至少一个位片区层具有2：1的每解码器的片区比。
在一些布置中，具有2：1的每解码器的片区比的至少一个位片区层包括与同一层中的另外一个位片区电连接到同一解码器的位片区。
在一些布置中，至少一个位片区层具有4：1的每解码器的片区比。
在一些布置中，具有4：1的每解码器的片区比的至少一个位片区层包括与同一层中的另外三个位片区电连接到同一解码器的位片区。
在一些布置中，多个位片区层包括：第一层；中间层，该中间层比第一层更靠近解码器并且具有大于第一层的每解码器的片区比；以及外层，该外层比中间层更靠近解码器并且具有大于中间层的每解码器的片区比。
在一些布置中，多个位片区层还包括第二层，该第二层比中间层和外层更远离解码器并且具有与第一层相同的每解码器的片区比。
在一些布置中，在位线方向上中间层中的位片区比第一层中的片区短，并且在位线方向上外层中的位片区比中间层中的片区短。
根据另一方面，用于三维交叉点存储单元的阵列和接触架构包括多个平面且相互平行的位片区层，位片区中的每个包括在位线方向上延伸的位线。在位线方向上至少一个位片区层中的位片区比另一个位片区层中的位片区短。
在一些布置中，架构包括解码器，并且多个位片区包括：第一层；中间层，该中间层更靠近解码器并且包括在位线方向上比第一层中的位片区短的位片区；以及外层，该外层比中间层更靠近解码器并且包括在位线方向上比中间层中的位片区短的位片区。
在一些布置中，每个位片区层具有每解码器的片区比，该每解码器的片区比被定义为层中的位片区与层中的至少一个片区电连接到的许多解码器的比，并且中间层具有大于第一层的每解码器的片区比。
在一些布置中，外层具有大于中间层的每解码器的片区比。
在一些布置中，多个位片区层还包括第二层，该第二层比中间层和外层更远离解码器，并且在位线方向上具有与第一层中的位片区长度相同的位片区。
在一些布置中，每个位片区层具有每解码器的片区比，该每解码器的片区比被定义为层中的位片区与层中的至少一个片区电连接到的许多解码器的比。第二层具有与第一层相同的每解码器的片区比，中间层具有大于第一层的每解码器的片区比，并且外层具有大于中间层的每解码器的片区比。
附图说明
当参考示例性实施例和附图的以下描述进行考虑时，将进一步理解本公开的前述方面、特征和优点，其中，相似的附图标记表示相似的元件。在描述附图中所示的本公开的示例性实施例时，为了清楚起见，可以使用特定术语。然而，本公开的方面不旨在限于所使用的特定术语。
图1是现有的三维交叉点存储器的一部分的等距视图。
图2是图1中所示的现有的三维交叉点存储器的一部分的平面视图。
图3是图1和图2中所示的现有的三维交叉点存储器的一部分的截面侧视图。
图4是根据实施例的三维交叉点存储器的一部分的截面侧视图。
具体实施方式
本技术被应用于三维交叉点存储器的领域。三维(3D)存储器的一般性示例在图1中示出。特别地，图1是三维交叉点存储器10的一部分的等距视图。该部分包括第一位片区14和在第一位片区14下方延伸的第二位片区18。第一位片区14和第二位片区18均是平面且相互平行的，并且均包括穿过其中的多条位线22。线22也是相互平行的并且在位线方向上延伸。
与位片区14、18交错的是在第一位片区14和第二位片区18之间延伸的第一字片区26、和在第二位片区18下方延伸的第二字片区30。所示的交错仅仅是示例性的，并且在其他示例中，第一字片区26可以在第一位片区14上方延伸，而第二字片区30在第一位片区14和第二位片区18之间延伸。字片区26、30也是平面的并且平行于位片区14、18。字片区26、30均包括在垂直于位方向X的字方向Z上延伸穿过其中的多条字线34。
存储器10的所示部分包括三层存储单元40。存储单元40可以存在于位片区14、18与字片区26、30之间，而从高度方向Y的角度来看，存储单元40是位线22和字线34相交之处。因此，XY平面上每单位面积的存储密度是可以在给定的位置处交替地交错的许多位片区和字片区的函数。
为了选择性地激活字线34和位线22，存储器在存储架构的底层处包括位线解码器42和字线解码器46。位线解码器42和字线解码器46通过触点38分别耦合到位线22和字线34，并用于对位线和字线地址进行解码，使得特定的位线22或字线34在寻址时被激活。位片区14、18和字片区26、30均用虚线示出，以指示触点38在位方向X上位于位片区14、18的中点处或附近，并且在字方向Z上位于字片区34的中点处或附近。还应该理解，所示出的每位片区14、18的位线22和每字片区26、30的字线34的数量是示例性的，并且每个片区可以使用更多或更少的线。结合图2进一步讨论解码器42、46和触点38的布置。
图2从高度方向Y的角度示意性地示出了存储器10的截面，仅示出了对应于第一和第二位片区14、18和第一字片区26的位线22和字线34。由于触点38垂直地延伸到存储架构的底层，所以与每个片区相关联的触点38限定了由虚线表示的其它片区不能在下方通过的区域。这也在图3中示出，图3示意性地示出了在X-Y平面上的第一位片区14和第二位片区18的截面。因此，这样的接触区域阻碍了片区的交错。当以重复的图案存在时，接触区域限制了跨存储器件可实现的存储单元的层数。例如，在使用在位方向X上具有大致相等长度的位片区14、18和居中的触点38的情况下，在给定的X-Y平面上沿着位方向X在给定的位置处仅可以使用两个位片区层。
图4沿着X-Y平面示意性地示出了根据实施例的存储器的截面。如图所示，存储器包括在第二位片区18下方延伸的第三位片区50和在第三位片区50下方延伸的第四位片区54。在位方向X上第三位片区50比第一和第二位片区14、18短，使得第三位片区50能够装配在与第一和第二位片区14、18相关联的触点38之间。类似地，在位方向X上第四位片区54比第三位片区50短，使得第四位片区54能够装配在与第一、第二、和第三位片区14、18、50相关联的触点38之间。因此，图4的架构能够在示出的X-Y平面上沿着位方向X在给定的位置处使用多达四个位片区层。位片区层的更多数量能够相应地增加存储单元40的层数，由此增加X-Z平面上的每单位面积的可能的存储密度。尽管第三位片区50和第四位片区54的尺寸不同，在所示出的示例中，触点38在片区的中心处沿着X方向连接到相应的第三位片区50和第四位片区54。
桥56在存储架构的底层处将与第三位片区50和第四位片区54相关联的触点38接合，使得多个第三位片区50与单个位线解码器42接触，并且多个第四位片区54与单个位线解码器42接触。在所示的示例中，桥56将与两个相邻的第三位片区50相关联的触点38接合，使得每个第三位片区50与另一个第三位片区50共用位线解码器42。类似地，桥56将与四个相邻的第四位片区54相关联的触点38接合，使得每个第四位片区54与其他三个第四位片区54共用解码器。这样一来，每个片区层具有每解码器的片区比，该每解码器的片区比被定义为层中的位片区的总数与电连接到该层中的位片区的解码器的总数的比。因此，在具有1：1的每解码器的片区比的层中，并且假设没有位片区电连接到多于一个的解码器，则每个位片区电连接到不同的解码器。类似地，在2：1的每解码器的片区比的层中，并且假设没有位片区电连接到多于一个的解码器，并且层中的片区的解码器共用组的大小在层上是均匀的，位片区通过电连接分成共用同一解码器的位片区对，并且每对位片区电连接到不同的解码器。这里，解码器共用组是指全部电连接到同一解码器的位片区的组。
层可以被分配层宽组大小(layer wide group size)。在层上片区布置均匀的示例中，层宽组大小是指层中的片区的每个解码器共用组中的片区的数量。在解码器共用组大小在层内变化(例如，由于架构边缘处的差异或制造缺陷导致)的示例中，层宽组大小反而是指在电连接到层中的位片区的所有解码器的组中任何一个解码器电连接到的层中的位片区的统计模式数量。换句话说，在解码器共用组大小不均匀的层中，层宽组大小是指层中的位片区的解码器共用组的统计模式大小，其中位片区的每个解码器共用组是共用解码器的一个或多个位片区。
在示出的示例中，包括第三位片区50的层具有的每解码器的片区比大于包括第一位片区14和第二位片区18的层的每解码器的片区比，并且包括第四位片区54的层具有的每解码器的片区比大于包括第三位片区50的层的每解码器的片区比，而包括第一位片区14的层具有的每解码器的片区比等于包括第二位片区18的层的每解码器的片区比。特别地，包括第三位片区50的层的每解码器的片区比是包括第一位片区14和第二位片区18的层的每解码器的片区比的两倍，并且包括第四位片区54的层的每解码器的片区比是包括第三位片区50的层的每解码器的片区比的两倍。因此，包括第一位片区14的层和包括第二位片区18的层均具有1：1的每解码器的片区比。包括第三位片区50的层具有2：1的每解码器的片区比，并且包括第四位片区54的层具有4：1的每解码器的片区比。类似地，包括第一位片区14和第二位片区18的层均具有为1的层宽组大小。包括第三位片区50的层具有为2的层宽组大小，并且包括第四位片区54的层具有为4的层宽组大小。然而，应当理解，所示出的每解码器的片区比和层宽组大小仅是示例性的，并且根据各种应用和实施例，其他每解码器的片区比也是可能的。此外，尽管一些示例被布置为对于更靠近位线解码器42的位片区的层，层的每解码器的片区比通常将更大，但是其他每解码器的片区比梯度也是可能的。此外，应当理解，可以将与上面关于位片区14、18、50、54所描述的变化的每解码器的片区比相同或相似的方式应用于字片区26、30和字线解码器46以实现具有更多字片区层的存储架构的结构。
尽管已经参考特定的实施例描述了本文中的发明，但是应当理解，这些实施例仅仅是本发明的原理和应用的说明。因此，应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对说明性实施例进行若干修改，并且可以设计其他布置。

Claims (7)

1.一种用于三维存储单元的架构，包括：
多个平面且相互平行的位片区层，所述位片区层中的每个包括在位线方向上延伸的位线；
解码器，所述位片区层通过触点电连接到所述解码器；其中：
每个位片区层具有每解码器的片区比，所述每解码器的片区比被定义为所述位片区层中的位片区的总数与电连接到所述位片区层中的位片区的解码器的总数的比；并且
至少一个位片区层具有大于1：1的每解码器的片区比，
其中，所述多个位片区层包括：
第一层；
中间层，所述中间层比所述第一层更靠近所述解码器，并且具有大于所述第一层的每解码器的片区比；以及
外层，所述外层比所述中间层更靠近所述解码器，并且具有大于所述中间层的每解码器的片区比。
2.根据权利要求1所述的架构，其中，至少一个位片区层具有2：1的每解码器的片区比。
3.根据权利要求2所述的架构，其中，具有2：1的每解码器的片区比的所述至少一个位片区层包括与同一层中的另一个位片区电连接到同一解码器的位片区。
4.根据权利要求1所述的架构，其中，至少一个位片区层具有4：1的每解码器的片区比。
5.根据权利要求1所述的架构，其中，具有4：1的每解码器的片区比的所述至少一个位片区层包括与同一层中的另外三个位片区电连接到同一解码器的位片区。
6.根据权利要求1所述的架构，其中，所述多个位片区层还包括第二层，所述第二层比所述中间层和所述外层更远离所述解码器，并且具有与所述第一层相同的每解码器的片区比。
7.根据权利要求1所述的架构，其中，在所述位线方向上所述中间层中的所述位片区比所述第一层中的所述位 片区短，并且在所述位线方向上所述外层中的所述位片区比所述中间层中的所述位 片区短。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117352489A (zh) * 2022-06-21 2024-01-05 长鑫存储技术有限公司 半导体结构及其制造方法、存储芯片、电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417560A (zh) * 2012-10-05 2018-08-17 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128246B1 (ko) * 2004-05-03 2012-04-12 유니티 세미컨덕터 코포레이션 비-휘발성 프로그램 가능한 메모리
US7465951B2 (en) * 2005-01-19 2008-12-16 Sandisk Corporation Write-once nonvolatile phase change memory array
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
JP5175526B2 (ja) * 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5063337B2 (ja) * 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP2009224610A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 半導体記憶装置
KR101583717B1 (ko) * 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
US20180122686A1 (en) * 2009-04-14 2018-05-03 Monolithic 3D Inc. 3d semiconductor device and structure
KR102259943B1 (ko) * 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
KR102157359B1 (ko) * 2014-12-16 2020-09-17 삼성전자 주식회사 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법
EP3404697A4 (en) * 2016-01-13 2019-12-25 Toshiba Memory Corporation SEMICONDUCTOR STORAGE DEVICE
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9792958B1 (en) * 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
KR102403733B1 (ko) * 2017-12-01 2022-05-30 삼성전자주식회사 메모리 소자
CN112951838B (zh) * 2018-07-20 2023-05-19 长江存储科技有限责任公司 三维存储器件
WO2021226816A1 (en) * 2020-05-12 2021-11-18 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd A novel distributed array and contact architecture for 4 stack 3d pcm memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417560A (zh) * 2012-10-05 2018-08-17 三星电子株式会社 半导体器件及其制造方法

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