CN112310281A - 集成电路元件及其制造方法 - Google Patents

Abstract

一种集成电路元件及其制造方法，一电阻式随机处理记忆体单元堆叠形成于一介电层中的一开口上，介电层足够厚且开口足够深，以使得电阻式随机处理记忆体单元可用平坦化制程所形成。所得到的电阻式随机处理记忆体单元可具有U形轮廓。电阻式随机处理记忆体单元的面积包括来自平行于基材的电阻式随机处理记忆体单元的层的底部的贡献及大致上垂直于基材的电阻式随机处理记忆体单元的层的侧部的贡献。弯曲的电阻式随机处理记忆体单元的侧部及底部的组合提供相较于平坦的单元堆叠的提升的面积，提升的面积降低了电阻式随机处理记忆体单元的形成电压及设定电压。

Description

集成电路元件及其制造方法

技术领域

本揭露有关于集成电路元件及其制造方法。

背景技术

电阻式随机处理记忆体具有简单结构、低操作电压、高速、耐久性佳及互补式金属氧化物半导体制程相容性。电阻式随机处理记忆体在提供传统快闪式记忆体的尺寸缩小的替代物的方面备受看好，电阻式随机处理记忆体被发现可广泛的应用于元件中，例如光盘及非挥发性记忆体阵列。

电阻式随机处理记忆体单元在可被诱导而相变化的材料中储存数据。相变化可可被诱导于层的全部或一部分，以在高电阻状态或低电阻状态之间转换。电阻状态可被查询并将其解释为“0”或“1”。在典型的电阻式随机处理记忆体单元中，数据储存层包括非晶金属氧化物。在施加足够的电压下，金属桥被诱导而形成在数据储存层上，导致低电阻状态。可以通过施加短的高电流密度脉冲来破坏金属桥，并且恢复高电阻状态，短的高电流密度脉冲以熔化或以其他方式破坏金属结构的全部或一部分。数据储存层快速地降温且维持高电阻状态，直到低电阻状态再次被诱导。

发明内容

于一些实施例中，一种集成电路元件包括基材、金属内连接结构及电阻式随机处理记忆体单元。基材具有一表面。金属内连接结构形成于表面上。电阻式随机处理记忆体单元于金属内连接结构内形成，电阻式随机处理记忆体单元包括底电极层、顶电极层及位于底电极层及顶电极层之间的转换层。顶电极层的顶部及底电极层的顶部在基材上具有相等高度。

于一些实施例中，一种集成电路元件包括基材、金属内连接结构及电阻式随机处理记忆体单元。基材具有一表面。金属内连接结构形成于表面上。电阻式随机处理记忆体单元形成于金属内连接结构内，电阻式随机处理记忆体单元包括底电极层、顶电极层及位于底电极层及顶电极层之间的转换层。电阻式随机处理记忆体单元具有多个边缘，边缘包括底电极层、转换层及顶电极层。电阻式随机处理记忆体单元是弯曲的，从而边缘皆位于一平面。

于一些实施例中，一种集成电路元件的制造方法包括以下步骤。于半导体基材上形成金属内连接层。于金属内连接层上形成介电层。于介电层中形成开口。于开口上形成电阻式随机处理记忆体单元堆叠。平坦化在开口内的电阻式随机处理记忆体单元堆叠，以形成电阻式随机处理记忆体单元。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。

图1为依照本揭露的一些态样所绘示的具有电阻式随机处理记忆体单元的集成电路的剖面示意图；

图2为依照本揭露的一些态样所绘示的具有电阻式随机处理记忆体单元的集成电路的另一剖面示意图；

图3提供图1的集成电路元件中的电阻式随机处理记忆体单元的俯视示意图；

图4至图13绘示依照本揭露的一些态样的集成电路晶片的一系列的制造过程的剖面示意图；

图14为依照本揭露的一些态样的制造过程的流程图。

【符号说明】

101:集成电路元件

102:通孔

103:记忆体单元

105:宽度

107:高度

108:第一金属内连接层

109:顶电极层

111:主动金属层

113:转换层

115:底电极层

117:底电极通孔

118:第二金属内连接层

120:角度

121:记忆体区域

123:周边区域

125:层间介电质

127:金属特征

128:金属内连接层

129:蚀刻停止层

131:介面层

133:通孔

135:层间介电层

137:层间介电层

138:金属内连接层

139:金属特征

141:长度

200:剖面示意图

202:基材

203:通孔

204:浅沟槽隔离区域

206:字元线晶体管

210:栅极

212:字元线介电层

214:源极/漏极区域

216:源极/漏极区域

217:金属特征

218:金属内连接结构

400:剖面示意图

500:剖面示意图

600:剖面示意图

601:开口

603:遮罩

605:宽度

700:剖面示意图

701:材料

800:剖面示意图

900:剖面示意图

1000:剖面示意图

1001:开口

1003:遮罩

1005:宽度

1100:剖面示意图

1101:电阻式随机处理记忆体单元堆叠

1200:剖面示意图

1300:剖面示意图

1400:制程

1401:动作

1403:动作

1405:动作

1407:动作

1409:动作

1411:动作

1413:动作

1415:动作

1417:动作

1419:动作

1421:动作

1423:动作

1425:动作

具体实施方式

以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。以下描述部件及配置的特定实例以简化本揭露。当然，此等仅为实例且并不意欲为定义性的。举例而言，在以下描述中第一特征在第二特征之上或在第二特征上的形成可包括第一及第二特征经形成而直接接触的实施例，且亦可包括额外特征可形成于第一及第二特征之间以使得第一及第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复参考数字及/或字母。此重复是出于简化及清楚目的，且其本身并不指示所论述的各种实施例及/或配置之间的关系。

另外，为了描述简单起见，可在本文中使用诸如“在……之下”、“在……下方”、“下方”、“在……上方”、“上方”以及其类似术语的空间相对术语，以描述如诸图中所说明的一个元素或特征相对于另一(其他)元素或特征的关系。除了诸图中所描绘的定向以外，所述空间相对术语意欲涵盖在使用中或操作中元件的不同定向。装置可以其他方式定向(旋转90度或在其他定向上)，且本文中所使用的空间相对描述词可同样相应地作出解释。

随着电阻式随机处理记忆体单元的面积变小，形成电压及设定电压提升。本揭露提供可降低形成电压及设定电压的电阻式随机处理记忆体的几何形状，其在免于降低元件密度的条件下降低形成电压及设定电压。依照本揭露，电阻式随机处理记忆体形成于介电层中的开口上。相对于电阻式随机处理记忆体单元的层厚，介电层足够厚且介电层中的开口足够深，使电阻式随机处理记忆体单元可以平坦化制程所形成，以移除电阻式随机处理记忆体单元堆叠的位于介电层中的开口外的一部分。

所得到的电阻式随机处理记忆体单元可具有U形轮廓且具有的面积包括来自平行于基材地堆叠的电阻式随机处理记忆体单元的层的底部的贡献及电阻式随机处理记忆体单元的侧部的贡献，其中电阻式随机处理记忆体单元的层沿着几乎垂直于基材的陡坡堆叠。举例而言，底部可为盘状，且侧部可具有几乎为圆柱形的截顶圆锥(truncated cone)的形状。于其他实施例中，顶部为长方形，且侧部包括具有共享的边缘的四个梯形。具有U形轮廓的电阻式随机处理记忆体单元的侧部及底部的组合相较于具有相同足迹(footprint)的平面式的电阻式随机处理记忆体提供更大的面积。提升的面积降低了形成电压及设定电压。边缘效应所致的无效的单元面积的比例变小，其有利于缩减尺寸。

依照本揭露的电阻式随机处理记忆体单元堆叠的多个层弯曲以形成皆在一平面对齐的多个边缘。平面平行于基板的表面，从而形成电阻式随机处理记忆体单元堆叠的各个层的顶部在基板上具有相同高度。从“较低”至“较高”的顺序是指层的顺序是参考依照本揭露的电阻式随机处理记忆体单元，电自直接位于电阻式随机处理记忆体单元堆叠正下方的底电极通孔流至位于电阻式随机处理记忆体单元堆叠正上方的顶电极通孔的经过的层的顺序。各个较低层可弯曲以包围上方的层。至少底电极层及电阻转换介电层可具有弯曲以形成在一平面的封闭的环的边缘。

在一些的这些教示中，具有位于电阻式随机处理记忆体单元堆叠形成于其上的开口的介电层为层间(interlevel)介电层。在一些的这些教示中，层间介电层是低介电系数介电层。在一些的这些教示中，层间介电层是超低介电系数介电层。电阻式随机处理记忆体单元堆叠可形成于两个邻近的金属内连接层之间。在一些的这些教示中，电阻式随机处理记忆体单元堆叠形成于其中的开口的深度为两个金属内连接层之间的距离的一半或更多。

图1绘示包括依照本揭露的一些态样的记忆体单元103的集成电路元件101的一部分的剖面示意图。各个记忆体单元103包括底电极层115、电阻转换层113、主动金属层111及顶电极层109。电阻式随机处理记忆体单元103被层间介电层135所环绕。顶电极层109通过顶电极通孔102耦接至在金属内连接层138中的金属特征139。金属特征139及顶电极通孔102被层间介电层137所环绕。层间介电层137可为与层间介电层135相同的材料。底电极层115通过底电极通孔117耦接至金属内连接层128中的金属特征127。底电极通孔117被蚀刻停止层129及介面层131所环绕。蚀刻停止层129及介面层131可具有比层间介电层135高的介电系数。金属特征127被层间介电质125的矩阵环绕。

金属内连接层128及金属内连接层138为设置于基材202上的金属内连接结构218的一部分。金属内连接层128可为位于基材202上的第三金属内连接层，且金属内连接层138可为第四金属内连接层。金属内连接结构218亦可包括第一金属内连接层108、第二金属内连接层118且可包括位于所显示的层之上的额外的内连接层。在一些的这些教示中，如图所示，记忆体单元103位于第三金属内连接层128及第四金属内连接层138之间。在一些的这些教示中，记忆体单元103位于第四金属内连接层138及第五金属内连接层之间。一般而言，记忆体单元103可位于任何相邻的一对金属内连接层之间。

举例而言，基材202可为块材基材(例如块材硅基材)或绝缘体上覆硅(silicon-on-insulator；SOI)基材或类似物。一或更多浅沟槽隔离(shallow trench isolation；STI)区域204或氧化物所填充的沟槽可设置于基材202中或上方。一对字元线(word line)晶体管206可位于浅沟槽隔离区域204之间。字元线晶体管206可包括做为字元线操作的栅极210。栅极210通过字元线介电层212与基材202分隔。用于字元线晶体管206的源极/漏极区域214、216可形成于基材202之中或之上。第二金属内连接层118中或金属内连接结构218中的别处的金属特征217可耦接至源极/漏极区域216且可做为源极线所操作。底电极层115可通过通孔203耦接至源极/漏极区域214。第四金属内连接层138中的金属特征139或一些位于记忆体单元103上的其他的金属内连接层可做为位元线(bit line)操作。用于集成电路元件101中的记忆体单元的所绘示的控制结构是用于连接及操作记忆体单元103的许多可能的控制结构的其中之一。依照本揭露的集成电路元件在控制结构方面不受限制。

金属内连接结构218为后端制程(back-end-of-line；BEOL)的产物。金属内连接层108、118、128、138的金属特征139、217及顶电极通孔102、底电极通孔117、通孔133、通孔203可由金属所形成，例如铜、铝、金、钨或类似物。层间介电层135、137可为低介电系数或超低介电系数。低介电系数介电质为具有介电系数低于二氧化硅的材料，二氧化硅的介电系数为约3.9。低介电系数介电质例如包括有机硅玻璃(organosilicate glass；OSG)，其例如掺杂碳的二氧化硅(carbon-doped silicon dioxide)、掺杂氟的二氧化硅(或称为氟硅玻璃(fluorinated silica glass；FSG))、有机高分子低介电系数介电质或多孔性硅玻璃。超低介电系数介电质是介电系数约2.1或低于2.1的材料。超低介电系数介电材料一般而言是低介电系数介电材料形成入多孔性结构之中。多孔性降低了有效介电系数。

图2绘示集成电路元件101的另一部分的剖面示意图200。剖面示意图200包括记忆体区域121的一部分及位于记忆体区域121之外的周边区域123的一部分，记忆体区域121包括两个电阻式随机处理记忆体单元103。剖面示意图200着重于位于第三金属内连接层128及第四金属内连接层138之间的面积。

图3绘示记忆体单元103的俯视示意图。记忆体单元103的层显示为方形，然而这些边缘可能是圆的。记忆体单元103可等同盘状或具有与本教示一致的另一形状。底电极层115、转换层113、主动金属层111及顶电极层109堆叠且像倒置的一组俄罗斯娃娃般按大小顺序套叠在一起。按大小顺序套叠使底电极层115环绕转换层113，使转换层113环绕主动金属层111，且使主动金属层111环绕顶电极层109。各环绕层弯曲以包围其所环绕的层。这些层的边缘皆终止于记忆体单元103的顶部的平面。这个结构是定义边缘的平坦化制程的结果。

记忆体单元103的面积包括来自底部的贡献及来自侧部的贡献。在给定的覆盖面积(fooprint)的尺寸下，使记忆体单元103具有陡峭侧部提升了整体面积。位于记忆体单元103的侧部及介面层131的顶部的角度120(见图2)可大于45度。在一些的这些教示中，角度120大于60度。在一些的这些教示中，角度120大于75度。在一些的这些教示中，角度120大于90度。

记忆体单元103可具有任何适合的尺寸。在一些的这些教示中，宽度105及长度141的范围为25纳米至1000纳米。在一些的这些教示中，宽度105及长度141的范围为50纳米至500纳米。在一些的这些教示中，记忆体单元103的高度107的范围为25纳米至1000纳米。在一些的这些教示中，高度107的范围为50纳米至250纳米。在一些的这些教示中，高度107的范围为75纳米至200纳米，例如为100纳米。高度107可远大于各蚀刻停止层129及介面层131的组合的厚度。

侧部对记忆体单元103的整体面积的贡献比的上或大于底部对记忆体单元103的整体面积的贡献。在一些的这些教示中，侧部对面积的贡献大于底部对面积的贡献。若角度120接近90度且底部为方形，侧部的贡献对底部的贡献的比例为约高度107对宽度105的比例的四倍。因此，在一些教示中，高度107至少为宽度105的四分之一。在一些的这些教示中，高度107至少为宽度105的一半。

各记忆体单元103中的层可包括多个具有各种成分的层。底电极通孔117可为氮化钛或类似物或其他适合的导电材料。在一些例子中，底电极通孔117的厚度的范围为250埃至500埃。扩散阻障层可将底电极通孔117与金属特征127分隔。扩散阻障层可例如为氮化钛或类似物。在一些例子中，扩散阻障层的厚度的范围为50埃至100埃。

底电极层115为导电材料，例如氮化钛、氮化钽、以上的组合或类似物。底电极层115亦可为钛、钽、铂、金、铱、钨、镍、钌、铜或类似物。在一些的这些教示中，底电极层115的厚度为约20埃至约200埃。在一些的这些教示中，底电极层115的厚度为约50埃至约150埃。这些示例性厚度以及下文给出的其他示例性尺寸适用于某个制造节点。可以针对其他制造节点成比例地缩放示例性尺寸。

电阻转换层113为具有电阻可透过磁滞效应变化的介电层。转换层113可为介电层，通过转换层113可以可逆地形成导电桥。在一些例子中，转换层113为金属氧化物。在一些例子中，转换层113为高介电系数介电质。转换层113可例如为氧化镍、氧化钽、氧化钽铪、氧化钽铝、氧化铪、氧化钨、氧化锆、氧化铝、钛酸锶或类似物。在一些的这些教示中，转换层113的厚度的范围为约20埃至约100埃。在一些的这些教示中，转换层113的厚度的范围为约30埃至约40埃。

取决于记忆体的类型，记忆体单元103可包括有助于转换电阻的主动金属层111。主动金属层111可为交替地提供及吸收离子以促进转换电阻功能的金属。在一些实施例中，主动金属层111为金属或具有相对低的氧浓度的金属氧化物。举例而言，适合作为主动金属层111的金属为钛、铪、铂、铝、银、金、铜或类似物。在一些的这些教示中，主动金属层111的厚度为约20埃至约100埃。在一些的这些教示中，主动金属层111的厚度的范围为约30埃至约70埃。

顶电极层109配置于转换层113上。顶电极层109可包括由钨或类似物组成的衬层(liner)。顶电极层109可包括由金属或金属化合物构成的一或多层，例如钛、氮化钛、坦、氮化钽或类似物。在一些的这些教示中，顶电极层109的厚度的范围为约100埃至400埃。在一些的这些教示中，顶电极层109的厚度为约150埃至350埃。顶电极层109足够厚以完成对记忆体单元103形成于其中的开口的填充。

在记忆体单元103的操作期间，电压可施加于顶电极层109及底电极层115之间。取决于所施加的电压，电压可用于评估记忆体单元103是处于低电阻状态或高电阻状态或者要将记忆体单元103置于高电阻状态或置于低电阻状态。记忆体单元103可为电阻式随机处理记忆体单元的任何类型。举例而言，电阻式随机处理记忆体单元的类型包括磁阻式随机存取记忆体(magnetoresistive random access memory；MRAM)、铁电随机存取记忆体(ferroelectric random access memory；FRAM)、相变化记忆体(phase-change memory；PCM)、氧置换记忆体(oxygen displacement memory；OxRAM)、导电桥皆随机处理记忆体(conductive bridging random access memory；CBRAM)、纳米碳管随机处理记忆体(carbon nanotube random access memory；NRAM)或类似物。记忆体单元103的层的数目、层的厚度、及层的组成可随着变化。

图4至图13提供依照本揭露的制程而制造的依照本揭露的集成电路晶片的一系列的剖面示意图400-1300。尽管图4至图13以一系列的制程描述，制程的顺序在一些情况下可以改变且此制程的系列可应用于其他无绘示的结构。在一些实施例中，一些的这些制程可被完全省略或部分省略。此外，图4至图13以一系列的制程描述，图4至图13所示的结构并非用以限制制造的方法，而是可以单独使用，因为结构与方法分开。

图4绘示形成第三金属内连接层128后的集成电路元件的剖面示意图400。第三金属内连接层128可以任何适合的制程所形成。举例而言，适合的制程可包括镶嵌制程及双镶嵌(dual damascene)制程。

如图5的剖面示意图500所绘示，蚀刻停止层129及介面层131形成于第三金属内连接层128上。举例而言，蚀刻停止层129可为碳化硅。举例而言，介面层131可为二氧化硅。这些层亦可为或包括其他介电质，例如氮化硅(silicon nitride；Si₃N₄)、氮氧化硅(siliconoxynitride；SiON)、碳氧化硅(silicon oxycarbide；SiOC)或类似物。蚀刻停止层129及介面层131的组合厚度的范围为150埃至600埃。在一些实施例中，蚀刻停止层129及介面层131的组合厚度的范围为250埃至500埃。在一些实施例中，蚀刻停止层129及介面层131的组合厚度小于400埃，例如为300埃。蚀刻停止层129及介面层131可由任何适合的制程或组合的制程所形成。

如图6的剖面示意图600所绘示，遮罩603可形成于蚀刻停止层129及介面层131上，并用于形成穿过蚀刻停止层129及介面层131的开口601。开口601位于第三金属内连接层128中的金属特征127上方。遮罩603可为使用光微影所图案化的光阻遮罩。开口601可使用任何适合的蚀刻制程所形成，例如电浆蚀刻。开口601的宽度605的范围可为10纳米至100纳米。在一些实施例中，宽度605的范围为45纳米至100纳米，例如为50纳米。在一些实施例中，开口601的深宽比(aspect ratio)(宽度605对蚀刻停止层129及介面层131的组合厚度的比例)的范围为1：1至4：1。在一些实施例中，开口601的深宽比为1.5：1至3：1，例如为5：3。

如图7的剖面示意图700所绘示，遮罩603可被剥哩，且材料701的一层沉积以用导电材料填充开口601。如图8的剖面示意图800所绘示，材料701的层可被平坦化，以形成底电极通孔117。如前所述，扩散阻障层可在大部分的材料701的层之前沉积。材料701的层可采用任何适合的成长或沉积制程所形成。平坦化制程可为化学机械研磨(chemicalmechanical polishing；CMP)或任何其他适合的平坦化制程。

如图9的剖面示意图900所绘示，层间介电层135形成于蚀刻停止层129、介面层131及底电极通孔117上。层间介电层135可为用任何适合的制程所形成的低介电系数或超低介电系数介电质。在一些的这些教示中，层间介电层135的厚度的范围为25纳米至1000纳米。在一些的这些教示中，层间介电层135的厚度的范围为50纳米至250纳米。在一些的这些教示中，层间介电层135的厚度的范围为75纳米至200纳米，例如约为100纳米。层间介电层135的厚度可远大于蚀刻停止层129及介面层131的组合厚度。

如图10的剖面示意图1000所绘示，遮罩1003可形成于层间介电层135尚且用于形成穿过层间介电层135的开口1001。开口1001位于底电极通孔117上。遮罩1003可为用光微影图案化的光阻遮罩。开口1001可为使用任何适合的湿蚀刻或干蚀刻所形成，例如电浆蚀刻。电浆蚀刻制程可用于提供具有陡峭侧壁的开口1001。开口1001的宽度1005的范围可为25纳米至1000纳米。在一些的这些教示中，开口1001的宽度1005的范围为50纳米至500纳米。

如图11的剖面示意图1100所绘示，遮罩1003可被剥离且电阻式随机处理记忆体单元堆叠1101的层可共形地沉积于图10的剖面示意图1000所绘示的结构的表面上。在这个例子中，电阻式随机处理记忆体单元堆叠1101包括底电极层115、转换层113、主动金属层111及顶电极层109。除了最顶的(即顶电极层109)外的这些层的组合厚度小于开口1001(见图10)的深度及层间介电层135的厚度，从而图12所绘示的剖面示意图1200的平坦化形成多个记忆体单元103。在一些的这些教示中，顶电极层109形成为足够的厚度，使电阻式随机处理记忆体单元堆叠1101完全地填充开口1001。平坦化制程可例如为化学机械研磨。底电极层115、转换层113、主动金属层111及顶电极层109可由任何适合的制程或制程的组合所形成。在一些的这些教示中，转换层113可用原子层沉积制程所形成，例如电浆强化原子层沉积，从而转换层113在记忆体单元103的底部及侧部具有均匀的厚度。

如图13的剖面示意图1300所绘示，层间介电层137形成于图12的剖面示意图1200所绘示的结构上。层间介电层137可为与层间介电层135相同的材料。在一些的这些教示中，层间介电层137的厚度小于层间介电层135的厚度。在一些的这些教示中，层间介电层135的厚度为蚀刻停止层129、介面层131、层间介电层135及层间介电层137的组合厚度或任何将位于记忆体单元103正下方的金属内连接层及位于记忆体单元103正上方的金属内连接层分开的组合厚度的一半或更多。

图14提供依照本揭露的用于产生依照本揭露的集成电路元件的一些态样的制程1400的流程图。虽然制程1400在此绘示且以一系列的动作或事件所描述，可以理解的是所绘示的这样的动作或事件的顺序不应在限制性意义上作解释。举例而言，一些动作可以不同的顺序发生及/或与不同于这些所绘示的及/或此处叙述的其他动作或事件同时发生。此外，并非所有绘示的动作被需要以实行一或更多此处的描述的态样或实施例。此外，此处所述的一或更多的动作可以一或多个分开的动作及/或阶段来执行。

制程1400以动作1401开始，前端(front-end-of-line；FEOL)制程及形成数个第一金属内连接层，以产生如图4所绘示的剖面示意图400的结构。制程1400以动作1403继续，沉积蚀刻停止层129及介面层131，以产生如图5所绘示的剖面示意图500。

动作1405是形成及图案化遮罩603，以图案化蚀刻停止层129及介面层131中的开口601，以形成如图6所绘示的剖面示意图600的底电极通孔117。动作1407是图案化蚀刻停止层129及介面层131中的开口601，亦绘示于图6的剖面示意图600。

动作1409是沉积材料701的层来填充开口601，如图7的剖面示意图700所绘示。动作1411是平坦化以移除在开口601之外的材料701的层，从而形成底电极通孔117，如图8的剖面示意图800所绘示。

动作1413是于底电极通孔117上沉积层间介电层135，如图9的剖面示意图900所绘示。动作1415是在层间介电层135上形成遮罩1003并蚀刻出穿过层间介电层135的用于电阻式随机处理记忆体单元103的开口1001，如图10的剖面示意图1000所绘示。

动作1417是于开口1001上沉积电阻式随机处理记忆体单元堆叠1101，如图11的剖面示意图1100所绘示。电阻式随机处理记忆体单元堆叠1101可包括底电极层115、转换层113、主动金属层111及顶电极层109。如图11的剖面示意图1100所绘示，至少底电极层115、转换层113及主动金属层111共形地沿着开口1001的形状沉积。

动作1419是平坦化以移除位于开口1001外的电阻式随机处理记忆体单元堆叠1101的一些部分，从而形成如图12的剖面示意图1200所绘示的电阻式随机处理记忆体单元103。如剖面示意图1200所绘示，平坦化制程可定义电阻式随机处理记忆体单元103的边缘，且使电阻式随机处理记忆体单元103的边缘皆对齐单一平面。

动作1421是在电阻式随机处理记忆体单元103上沉积层间介电层137，如图13的剖面示意图1300所绘示。动作1423是于记忆体区域121中的层间介电层137中且穿过其形成开口，及于周边区域123中的层间介电层137中且穿过其形成开口，且以金属填充这些开口以形成第四金属内连接层138及连接第四金属内连接层138至顶电极层109及第三金属内连接层128的通孔102及133，如图2的剖面示意图200所绘示。动作1425是额外的制程，以完成后端制程及集成电路元件101的形成。

本揭露的一些态样与包括基材、形成于基材上的金属内连接结构及在金属内连接结构中的电阻式随机处理记忆体单元的集成电路元件相关，电阻式随机处理记忆体单元具有底电极层、介电层及顶电极。底电极层弯曲，从而底电极的顶部及顶电极的顶部在基材上具有相等的高度。

本揭露的一些态样与包括基材、形成于基材上的金属内连接结构及位于金属内连接结构中的电阻式随机处理记忆体单元相关，电阻式随机处理记忆体单元具有底电极层、介电层及顶电极。电阻式随机处理记忆体单元是弯曲的，从而电阻式随机处理记忆体单元的边缘对齐于平行于表面的平面。

在一些实施例中，介电层围绕顶电极层。

在一些实施例中，底电极层被低介电系数介电层环绕。

在一些实施例中，底电极层被超低介电系数介电层环绕。

在一些实施例中，电阻式随机处理记忆体单元具有宽度及高度，高度为宽度的至少一半。

本揭露的一些态样与包括基材、形成于基材上的金属内连接结构及形成于金属内连接结构中的电阻式随机处理记忆体单元相关。电阻式随机处理记忆体单元具有底电极层、介电层及顶电极层，且其被弯曲从而电阻式随机处理记忆体单元的边缘位于平行于表面的平面上。

在一些实施例中，底电极层的边缘在平面形成封闭回圈。

在一些实施例中，底电极层包围转换层及顶电极层。

在一些实施例中，底电极层设置于以低介电系数介电质构成的一矩阵中。

在一些实施例中，电阻式随机处理记忆体单元具有一面积，面积包括底面积及侧面积，侧面积大于底面积。

本揭露的一些态样与包括基材、形成于基材上的金属内连接结构及形成于金属内连接结构中的电阻式随机处理记忆体单元相关。电阻式随机处理记忆体单元具有底电极层、介电层及顶电极。层弯曲以终止于形成在一平面的封闭回圈的边缘。

本揭露的一些态样与包括基材、形成于基材上的金属内连接结构及形成于金属内连接结构中的电阻式随机处理记忆体单元相关。电阻式随机处理记忆体单元具有底电极层、介电层及顶电极。底电极层弯曲以包围电阻式随机处理记忆体介电层。

本揭露的一些态样与制造集成电路元件的方法相关。方法包括形成在半导体基材上形成金属内连接层、在金属内连接层上形成介电层、在介电层中形成开口，再开口上形成电阻式随机处理记忆体单元堆叠及平坦化电阻式随机处理记忆体单元堆叠，以形成在开口中的电阻式随机处理记忆体单元。

在一些实施例中，介电层为低介电系数介电层。

在一些实施例中，方法还包括以下步骤。在形成低介电系数介电层之前，于金属内连接层上形成蚀刻停止层。于蚀刻停止层中形成通孔开口。以金属填充通孔开口，以形成用于电阻式随机处理记忆体单元的底电极通孔。

在一些实施例中，开口具有宽度及高度，高度为宽度的至少一半。

在一些实施例中，形成电阻式随机处理记忆体单元堆叠包括依序形成底电极层、转换层及顶电极层。形成底电极层及转换层使开口部分地被填充。形成顶电极层填充开口。

Claims (10)

1.一种集成电路元件，其特征在于，包括：

一基材，具有一表面；

一金属内连接结构，形成于该表面上；及

一电阻式随机处理记忆体单元，于该金属内连接结构内形成，该电阻式随机处理记忆体单元包括一底电极层、一顶电极层及位于该底电极层及该顶电极层之间的一转换层；其中该顶电极层的一顶部及该底电极层的一顶部在该基材上具有相等高度。

2.根据权利要求1所述的集成电路元件，其特征在于：

该电阻式随机处理记忆体单元具有多个边缘，所述多个边缘包含该底电极层、该转换层及该顶电极层；并且

所述多个边缘皆位于一平面。

3.根据权利要求2所述的集成电路元件，其特征在于，该平面平行于该表面。

4.根据权利要求1所述的集成电路元件，其特征在于，该底电极层及该转换层终止于多个边缘，所述多个边缘形成对齐于一平面的多个封闭回圈。

5.一种集成电路元件，其特征在于，包括：

一基材，具有一表面；

一金属内连接结构，形成于该表面上；及

一电阻式随机处理记忆体单元，形成于该金属内连接结构内，该电阻式随机处理记忆体单元包括一底电极层、一顶电极层及位于该底电极层及该顶电极层之间的一转换层；其中该电阻式随机处理记忆体单元具有多个边缘，所述多个边缘包含该底电极层、该转换层及该顶电极层；并且

该电阻式随机处理记忆体单元是弯曲的，从而所述多个边缘皆位于一平面。

6.根据权利要求5所述的集成电路元件，其特征在于，该底电极层设置于以低介电系数介电质构成的一矩阵中。

7.根据权利要求5所述的集成电路元件，其特征在于：

该电阻式随机处理记忆体单元具有一面积，该面积包括一底面积及一侧面积；并且

该侧面积大于该底面积。

8.一种集成电路元件的制造方法，其特征在于，包括：

于一半导体基材上形成一金属内连接层；

于该金属内连接层上形成一介电层；

于该介电层中形成一开口；

于该开口上形成一电阻式随机处理记忆体单元堆叠；及

平坦化在该开口内的该电阻式随机处理记忆体单元堆叠，以形成一电阻式随机处理记忆体单元。

9.根据权利要求8所述的方法，其特征在于，该介电层为低介电系数介电层。

10.根据权利要求9所述的方法，其特征在于，还包括：

在形成该低介电系数介电层之前，于该金属内连接层上形成一蚀刻停止层；

于该蚀刻停止层中形成一通孔开口；及

以一金属填充该通孔开口，以形成用于该电阻式随机处理记忆体单元的一底电极通孔。

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