CN112289854B - 一种阵列基板及其制备方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 87
- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 183
- 239000011229 interlayer Substances 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 238000002161 passivation Methods 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 description 22
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 10
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- 239000011733 molybdenum Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000013461 design Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000010409 thin film Substances 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
- H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
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Abstract
本申请提供一种阵列基板及其制备方法，阵列基板包括基板；第一栅极，设置于基板上方；有源层，设置于第一栅极上方，有源层包括沟道区；栅极绝缘层，设置于有源层上方；第二栅极，设置于栅极绝缘层上方，第二栅极覆盖有源层的沟道区；源极以及漏极，源极和漏极设置在有源层的两端；其中，第二栅极和第一栅极在沿有源层沟道区的方向上部分重叠。本申请通过设计底部栅极相对顶部栅极进行水平方向的偏差，及底部栅极宽度相对顶部栅极的变化，使得阵列基板中通过沟道区的电流增强，减小阈值电压漂移以及饱和电流波动。
Description
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)是目前液晶显示装置、有机电致发光二极管显示装置及微发光二极管等平板显示装置中的主要驱动元件，直接关系到高性能平板显示装置的发展方向。
OLED及Micro LED作为电流驱动器件，需要较大的电流通过能力及较好的器件稳定性以及面内电压(Vth)均匀性。顶栅型IGZO TFT等类似的氧化物半导体薄膜晶体管具有较高的迁移率，比较适合作为电流驱动显示电路。然而，在顶栅型IGZO TFT中通过沟道区的电流相对较低，会影响器件在后续操作中的稳定性。
当采用双栅极设计以提高TFT器件通过电流时，普通双栅极设计需要考虑底部栅极及底部栅极及其绝缘层对TFT器件的影响，因此工艺窗口较小；另外，双栅设计也会影响TFT沟道电阻分布特性，影响输出特性曲线形貌。
发明内容
本申请提供了一种阵列基板及其制备方法，用以能够有效增强阵列基板中通过沟道区的电流，减小阈值电压漂移以及饱和电流波动。
为了实现上述效果，本申请提供的技术方案如下：
一种阵列基板，包括：
基板；
第一栅极，设置于所述基板上方；
有源层，设置于所述第一栅极上方，所述有源层包括沟道区；
栅极绝缘层，设置于所述有源层上方；
第二栅极，设置于所述栅极绝缘层上方，所述第二栅极覆盖所述有源层的沟道区；
源极以及漏极，所述源极和所述漏极设置在所述有源层的两端；
其中，所述第二栅极和所述第一栅极在沿所述有源层沟道区的方向上部分重叠。
本申请的阵列基板中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离小于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离小于所述第一栅极与所述漏极之间的距离。
本申请的阵列基板中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离大于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离小于所述第一栅极与所述漏极之间的距离。
本申请的阵列基板中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离小于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离大于所述第一栅极与所述漏极之间的距离。
本申请的阵列基板中，所述有源层包括与所述源极相接触的源极接触区，以及包括与所述漏极相接触的漏极接触区；所述源极接触区和所述漏极接触区之间由所述沟道区隔开；所述源极和所述漏极均位于所述有源层与所述基底之间；其中，所述源极、所述漏极以及所述第一栅极同层且间隔设置。
本申请的阵列基板中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离小于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离小于所述第一栅极与所述漏极之间的距离。
本申请的阵列基板中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离大于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离小于所述第一栅极与所述漏极之间的距离。
本申请的阵列基板中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离小于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离大于所述第一栅极与所述漏极之间的距离。
本申请还提供一种阵列基板的制备方法，所述制备方法包括：
步骤S10：提供一基板，在基板上形成第一金属层，对所述第一金属层图案化处理，形成第一栅极；
步骤S20：在所述第一栅极上依次形成缓冲层和有源层，所述有源层包括沟道区、源极接触区以及漏极接触区，所述源极接触区和所述漏极接触区之间由所述沟道区隔开；
步骤S30：在所述有源层上依次形成栅极绝缘层和第二金属层，对所述第二金属层图和所述栅极绝缘层案化处理，形成第二栅极，所述第二栅极覆盖所述有源层的沟道区；
步骤S40：在所述第二栅极上形成层间绝缘层，对所述层间绝缘层图案化处理，形成位于所述源极接触区上的过孔，以及位于所述漏极接触区上方的过孔；
步骤S50：在所述层间绝缘层上形成与所述源极接触区相接触的源极，以及与所述漏极接触区相接触的漏极；
步骤S60：在所述源极和所述漏极上依次形成钝化层和电极层。
本申请的制备方法中，所述第二栅极和所述第一栅极在沿所述有源层沟道区的方向上部分重叠。
有益效果：本申请通过设计底部栅极相对顶部栅极进行水平方向的偏差，及底部栅极宽度相对顶部栅极的变化，使得阵列基板中通过沟道区的电流增强，从而减小阈值电压漂移以及饱和电流波动。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其他有益效果显而易见。
图1为本申请实施例一所提供的阵列基板的第一种结构示意图；
图2为本申请实施例一所提供的阵列基板的第二种结构示意图；
图3为本申请实施例一所提供的阵列基板的第三种结构示意图；
图4为本申请实施例二所提供的阵列基板的第一种结构示意图；
图5为本申请实施例二所提供的阵列基板的第二种结构示意图；
图6为本申请实施例二所提供的阵列基板的第三种结构示意图；
图7为本申请实施例所提供的阵列基板的制备方法的步骤流程图；
图8A～图8F为本申请实施例所提供的阵列基板的制备过程中的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
现有技术中，当采用双栅极设计以提高TFT器件通过电流时，普通双栅极设计需要考虑底部栅极及底部栅极及其绝缘层对TFT器件的影响，因此工艺窗口较小；另外，双栅设计也会影响TFT沟道电阻分布特性，影响输出特性曲线形貌。基于此，本申请提供了一种阵列基板及其制备方法，能够解决上诉缺陷。
现结合具体实施例对本申请的技术方案进行描述。
实施例一
请参阅图1，本申请实施例一所提供的阵列基板的第一种结构示意图。
在本实施例中，所述阵列基板包括基板10；设置于所述基板10上方的第一栅极20、缓冲层30、有源层40、栅极绝缘层50、第二栅极60、层间绝缘层70、源极81、漏极82、钝化层90以及电极层100。
在本实施例中，所述基板10为PI基板，主要为聚醯亚胺，PI材料可以有效的提高透光率。
在本实施例中，所述第一栅极20为底栅极；所述第一栅极20设置于所述基板10上方；所述第一栅极20的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
在本实施例中，所述缓冲层30设置于所述第一栅极20上方；所述缓冲层30的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
在本实施例中，所述有源层40设置于所述缓冲层30上方；所述有源层40的材料包括但不限于铟镓锌氧化物、铟锡氧化物、铟锌氧化物以及铝锌氧化物等。
所述有源层40包括沟道区420、源极接触区410以及漏极接触区430；所述源极接触区410和所述漏极接触区430之间由所述沟道区420隔开。
在本实施例中，所述栅极绝缘层50设置于所述有源层40上方；所述栅极绝缘层50的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
在本实施例中，所述第二栅极60为顶栅极；所述第二栅极60设置于所述栅极绝缘层50上；所述第二栅极60的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
在本实施例中，所述层间绝缘层70设置于所述第二栅极60上方；所述层间绝缘层70材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
所述层间绝缘层70上开设有第一过孔，所述第一过孔位于所述有源层40的源极接触区410以及漏极接触区430的上方。
在本实施例中，所述源极81和所述漏极82设置于所述层间绝缘层70的上方；所述源极81和所述漏极82设置在所述有源层40的两端；所述源极81和所述漏极82的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
所述源极81通过所述层间绝缘层70上的第一过孔与所述源极接触区410相接触；所述漏极82通过所述层间绝缘层70上的第一过孔与所述漏极接触区420相接触。
在本实施例中，所述钝化层90设置于所述源极81和所述漏极82上方；所述钝化层90的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
所述钝化层90上开设有第二过孔，所述第二过孔位于所述源极81的上方。
在本实施例中，所述电极层100设置于所述钝化层90上方；所述电极层100通过所述钝化层90上的第二过孔与所述源极81相接触；所述电极层100的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
在本实施例中，所述第二栅极60和所述第一栅极20在沿所述有源层40沟道区420的方向上部分重叠。
在本实施例中，沿所述有源层40的沟道区420方向，所述第二栅极60与所述源极81之间的距离小于所述第一栅极20与所述源极81之间的距离。
具体的，在本实施例中，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极81之间的距离差为1um-4um。
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述漏极82之间的距离小于所述第一栅极20与所述漏极82之间的距离。
具体的，在本实施例中，所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离差为1um-4um。
请参阅图2，本申请实施例一所提供的阵列基板的第二种结构示意图。
在本实施例中，所述阵列基板的结构与上述实施例一所提供的阵列基板的第一种结构示意图相似/相同，具体请参照上述申请中的阵列基板的描述，此处不再赘述，两者的区别仅在于：
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述源极81之间的距离大于所述第一栅极20与所述源极81之间的距离。
具体的，在本实施例中，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极81之间的距离差为1um-4um。
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述漏极82之间的距离小于所述第一栅极20与所述漏极82之间的距离。
具体的，在本实施例中，所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离差为1um-4um。
请参阅图3，本申请实施例一所提供的阵列基板的第三种结构示意图。
在本实施例中，所述阵列基板的结构与上述实施例一所提供的阵列基板的第一种结构示意图相似/相同，具体请参照上述申请中的阵列基板的描述，此处不再赘述，两者的区别仅在于：
在本实施例中，沿所述有源层40的沟道区方向，所述第二栅极60与所述源极81之间的距离小于所述第一栅极20与所述源极81之间的距离。
具体的，在本实施例中，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极81之间的距离差为1um-4um。
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述漏极82之间的距离大于所述第一栅极20与所述漏极82之间的距离。
具体的，在本实施例中，所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离差为1um-4um。
本实施例通过设计所述第一栅极20相对所述第二栅极60进行水平方向的偏差，及所述第一栅极20宽度相对所述第二栅极60的变化，使得阵列基板中通过沟道区420的电流增强，从而减小阈值电压漂移以及饱和电流波动。
实施例二
请参阅图4，本申请实施例二所提供的阵列基板的第一种结构示意图。
在本实施例中，所述阵列基板包括基板10；设置于所述基板10上的第一栅极20、源极81以及漏极82；设置于所述第一栅极20、所述源极81以及所述漏极82上方的层间绝缘层70；设置于所述层间绝缘层70上方的有源层40；设置于所述有源层40上方的栅极绝缘层50；设置于所述栅极绝缘层50上方的第二栅极60；设置于所述第二栅极60上方的钝化层90；以及设置于所述钝化层90上方的电极层100。
在本实施例中，所述源极81和所述漏极82均位于所述有源层40与所述基底10之间；所述源极81、所述漏极82以及所述第一栅极20同层且间隔设置；所述第一栅极20位于所述源极81和所述漏极82之间。
在本实施例中，沿所述有源层40的沟道区420方向，所述第二栅极60与所述源极81之间的距离小于所述第一栅极20与所述源极81之间的距离。
具体的，在本实施例中，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极81之间的距离差为1um-4um。
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述漏极82之间的距离小于所述第一栅极20与所述漏极82之间的距离。
具体的，在本实施例中，所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离差为1um-4um。
请参阅图5，本申请实施例二所提供的阵列基板的第二种结构示意图。
在本实施例中，所述阵列基板的结构与上述实施例二所提供的阵列基板的第一种结构示意图相似/相同，具体请参照上述申请中的阵列基板的描述，此处不再赘述，两者的区别仅在于：
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述源极81之间的距离大于所述第一栅极20与所述源极81之间的距离。
具体的，在本实施例中，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极81之间的距离差为1um-4um。
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述漏极82之间的距离小于所述第一栅极20与所述漏极82之间的距离。
具体的，在本实施例中，所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离差为1um-4um。
请参阅图6，本申请实施例二所提供的阵列基板的第三种结构示意图。
在本实施例中，所述阵列基板的结构与上述实施例二所提供的阵列基板的第一种结构示意图相似/相同，具体请参照上述申请中的阵列基板的描述，此处不再赘述，两者的区别仅在于：
在本实施例中，沿所述有源层40的沟道区方向，所述第二栅极60与所述源极81之间的距离小于所述第一栅极20与所述源极81之间的距离。
具体的，在本实施例中，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极81之间的距离差为1um-4um。
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述漏极82之间的距离大于所述第一栅极20与所述漏极82之间的距离。
具体的，在本实施例中，所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离差为1um-4um。
请参阅图7，本申请实施例所提供的阵列基板的制备方法的步骤流程图。
在本实施例中，所述阵列基板的制备方法包括：
步骤S10：提供一基板10，在基底10上形成第一金属层，对所述第一金属层图案化处理，形成第一栅极20，如图8A所示。
所述基板10为PI基板，主要为聚醯亚胺，PI材料可以有效的提高透光率。
所述第一栅极20的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
步骤S20：在所述第一栅极20上依次形成缓冲层30和有源层40，所述有源层40包括沟道区420、源极接触区410以及漏极接触区430，所述源极接触区410和所述漏极接触区430之间由所述沟道区410隔开，如图8B所示。
所述缓冲层30的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
所述有源层40的材料包括但不限于铟镓锌氧化物、铟锡氧化物、铟锌氧化物以及铝锌氧化物等。
步骤S30：在所述有源层40上依次形成栅极绝缘层50和第二金属层，对所述第二金属层图和所述栅极绝缘层50案化处理，形成第二栅极60，所述第二栅极60覆盖所述有源层40的沟道区，如图8C所示。
所述栅极绝缘层50的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
所述第二栅极60的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
步骤S40：在所述第二栅极60上形成层间绝缘层70，对所述层间绝缘层70图案化处理，形成位于所述源极接触区410上方的第一过孔，以及位于所述漏极接触区430上方的第一过孔，如图8D所示。
所述层间绝缘层70材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
步骤S50：在所述层间绝缘层70上形成与所述源极接触区410相接触的源极81，以及与所述漏极接触区430相接触的漏极82，如图8E所示。
所述源极81和所述漏极82的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
所述源极81和所述漏极82设置在所述有源层40的两端；所述源极81通过所述层间绝缘层70上的第一过孔与所述源极接触区410相接触；所述漏极82通过所述层间绝缘层70上的第一过孔与所述漏极接触区430相接触。
步骤S60：在所述源极81和所述漏极82上依次形成钝化层90和电极层100如图8F所示。
所述钝化层90的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
所述电极层100的材料包括但不限于钼、铝、铜、氧化铟锌以及铟锡氧化物等。
在所述步骤S60中，还包括对所述钝化层90进行开孔处理，形成位于所述源极81上方的第二过孔；所述电极层100通过所述钝化层90上的第二过孔与所述源极81相接触。
在本实施例中，所述第二栅极60和所述第一栅极20在沿所述有源层40沟道区420的方向上部分重叠。
沿所述有源层40的沟道区方向，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极82之间的距离不相等；所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离不相等。
其中，沿所述有源层40的沟道区方向，所述第二栅极60与所述源极81之间的距离大于或小于所述第一栅极20与所述源极82之间的距离；沿所述有源层40的沟道区方向，所述第二栅极60与所述漏极82之间的距离大于或小于所述第一栅极20与所述漏极82之间的距离；本实施例对此不做限制。
具体的，在本实施例中，沿所述有源层40的沟道区方向，所述第二栅极60与所述源极81之间的距离小于所述第一栅极20与所述源极81之间的距离。
具体的，在本实施例中，所述第二栅极60与所述源极81之间的距离和所述第一栅极20与所述源极81之间的距离差为1um-4um。
在本实施例中，沿所述有源层40的沟道区410方向，所述第二栅极60与所述漏极82之间的距离大于所述第一栅极20与所述漏极82之间的距离。
具体的，在本实施例中，所述第二栅极60与所述漏极82之间的距离和所述第一栅极20与所述漏极82之间的距离差为1um-4um。
本实施例通过设计所述第一栅极20相对所述第二栅极60进行水平方向的偏差，及所述第一栅极20宽度相对所述第二栅极60的变化，使得阵列基板中通过沟道区420的电流增强，从而减小阈值电压漂移以及饱和电流波动。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及其制备方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (5)
1.一种阵列基板，其特征在于，包括：
基板；
第一栅极，设置于所述基板上方；
有源层，设置于所述第一栅极上方，所述有源层包括沟道区；
栅极绝缘层，设置于所述有源层上方；
第二栅极，设置于所述栅极绝缘层上方，所述第二栅极覆盖所述有源层的沟道区；
源极以及漏极，所述源极和所述漏极设置在所述有源层的两端；
其中，所述第二栅极和所述第一栅极在沿所述有源层沟道区的方向上部分重叠；
其中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离大于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离小于所述第一栅极与所述漏极之间的距离；以及
其中，所述第二栅极与所述源极之间的距离和所述第一栅极与所述源极之间的距离差为1um-4um，且所述第二栅极与所述漏极之间的距离和所述第一栅极与所述漏极之间的距离差为1um-4um。
2.一种阵列基板，其特征在于，包括：
基板；
第一栅极，设置于所述基板上方；
有源层，设置于所述第一栅极上方，所述有源层包括沟道区；
栅极绝缘层，设置于所述有源层上方；
第二栅极，设置于所述栅极绝缘层上方，所述第二栅极覆盖所述有源层的沟道区；
源极以及漏极，所述源极和所述漏极设置在所述有源层的两端；
其中，所述第二栅极和所述第一栅极在沿所述有源层沟道区的方向上部分重叠；
沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离小于所
述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离大于所述第一栅极与所述漏极之间的距离；以及
其中，所述第二栅极与所述源极之间的距离和所述第一栅极与所述源极之间的距离差为1um-4um，且所述第二栅极与所述漏极之间的距离和所述第一栅极与所述漏极之间的距离差为1um-4um。
3.如权利要求1或2所述的阵列基板，其特征在于，所述有源层包括与所述源极相接触的源极接触区，以及包括与所述漏极相接触的漏极接触区；所述源极接触区和所述漏极接触区之间由所述沟道区隔开；所述源极和所述漏极均位于所述有源层与所述基板 之间；其中，所述源极、所述漏极以及所述第一栅极同层且间隔设置。
4.一种阵列基板的制备方法，其特征在于，所述制备方法包括：
步骤S10：提供一基板，在基板上形成第一金属层，对所述第一金属层图案化处理，形成第一栅极；
步骤S20：在所述第一栅极上依次形成缓冲层和有源层，所述有源层包括沟道区、源极接触区以及漏极接触区，所述源极接触区和所述漏极接触区之间由所述沟道区隔开；
步骤S30：在所述有源层上依次形成栅极绝缘层和第二金属层，对所述第二金属层图和所述栅极绝缘层案化处理，形成第二栅极，所述第二栅极覆盖所述有源层的沟道区；
步骤S40：在所述第二栅极上形成层间绝缘层，对所述层间绝缘层图案化处理，形成位于所述源极接触区上的过孔，以及位于所述漏极接触区上方的过孔；
步骤S50：在所述层间绝缘层上形成与所述源极接触区相接触的源极，以及与所述漏极接触区相接触的漏极；
步骤S60：在所述源极和所述漏极上依次形成钝化层和电极层；
其中，所述第二栅极和所述第一栅极在沿所述有源层沟道区的方向上部分重叠；
其中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离大于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离小于所述第一栅极与所述漏极之间的距离；以及
其中，所述第二栅极与所述源极之间的距离和所述第一栅极与所述源极之间的距离差为1um-4um，且所述第二栅极与所述漏极之间的距离和所述第一栅极与所述漏极之间的距离差为1um-4um。
5.一种阵列基板的制备方法，其特征在于，所述制备方法包括：
步骤S10：提供一基板，在基板上形成第一金属层，对所述第一金属层图案化处理，形成第一栅极；
步骤S20：在所述第一栅极上依次形成缓冲层和有源层，所述有源层包括沟道区、源极接触区以及漏极接触区，所述源极接触区和所述漏极接触区之间由所述沟道区隔开；
步骤S30：在所述有源层上依次形成栅极绝缘层和第二金属层，对所述第二金属层图和所述栅极绝缘层案化处理，形成第二栅极，所述第二栅极覆盖所述有源层的沟道区；
步骤S40：在所述第二栅极上形成层间绝缘层，对所述层间绝缘层图案化处理，形成位于所述源极接触区上的过孔，以及位于所述漏极接触区上方的过孔；
步骤S50：在所述层间绝缘层上形成与所述源极接触区相接触的源极，以及与所述漏极接触区相接触的漏极；
步骤S60：在所述源极和所述漏极上依次形成钝化层和电极层；
所述第二栅极和所述第一栅极在沿所述有源层沟道区的方向上部分重叠；
其中，沿所述有源层的沟道区方向，所述第二栅极与所述源极之间的距离小于所述第一栅极与所述源极之间的距离，所述第二栅极与所述漏极之间的距离大于所述第一栅极与所述漏极之间的距离；以及
其中，所述第二栅极与所述源极之间的距离和所述第一栅极与所述源极之间的距离差为1um-4um，且所述第二栅极与所述漏极之间的距离和所述第一栅极与所述漏极之间的距离差为1um-4um。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011136809.9A CN112289854B (zh) | 2020-10-22 | 2020-10-22 | 一种阵列基板及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011136809.9A CN112289854B (zh) | 2020-10-22 | 2020-10-22 | 一种阵列基板及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112289854A CN112289854A (zh) | 2021-01-29 |
| CN112289854B true CN112289854B (zh) | 2021-09-24 |
Family
ID=74423512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011136809.9A Active CN112289854B (zh) | 2020-10-22 | 2020-10-22 | 一种阵列基板及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112289854B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108231904A (zh) * | 2016-12-13 | 2018-06-29 | 天马日本株式会社 | 薄膜晶体管及其驱动方法、显示装置和晶体管电路 |
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| JP2844895B2 (ja) * | 1990-10-18 | 1999-01-13 | 富士ゼロックス株式会社 | 高耐圧アモルファスシリコン薄膜トランジスタ |
| KR20230053723A (ko) * | 2013-06-27 | 2023-04-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102526352B1 (ko) * | 2018-12-20 | 2023-04-28 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 이를 이용한 표시패널 |
-
2020
- 2020-10-22 CN CN202011136809.9A patent/CN112289854B/zh active Active
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| CN108231904A (zh) * | 2016-12-13 | 2018-06-29 | 天马日本株式会社 | 薄膜晶体管及其驱动方法、显示装置和晶体管电路 |
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| Publication number | Publication date |
|---|---|
| CN112289854A (zh) | 2021-01-29 |
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| GR01 | Patent grant |