CN112272009B - 一种均衡器电路 - Google Patents

Abstract

本发明提出一种均衡器电路，包括：均衡器；采样器，用于对所述均衡器的输出信号进行采样，获取四相位时钟采样信号；时钟恢复电路，用于根据所述四相位时钟采样信号获取自适应相位控制信号，并根据所述自适应相位控制信号恢复四相位时钟，输出至所述采样器，控制所述采样器的采样；均衡器自适应电路，用于根据所述自适应相位控制信号生成增益控制信号，并将所述增益控制信号输出至所述均衡器，调节所述均衡器的增益，本发明可调节带宽，较少均衡器自适应的计算量，降低复杂度，保证速度。

Description

一种均衡器电路

技术领域

本发明涉及集成电路设计领域，尤其涉及一种均衡器电路。

背景技术

在频谱平衡方法中，通过比较数据功率的高频和低频分量并产生反馈信号直到功率谱平衡来实现自适应均衡。尽管可以独立于定时恢复来实现该方法中的均衡器自适应，但是其实现需要复杂的模拟电路，其性能可能受到过程变化的影响。在频谱均衡方法中，补偿数据的频谱基于fm(fm≈0.28/Tb，其中Tb是数据的比特周期)被分解为PH和PL区域。对于良好补偿的信号，PL和PH具有相同的量。fm的值由伪随机二进制数据确定。图6简要显示了优化的频谱均衡方法。当fm′低于fm时，意味着当前PL部分小于实际情况。因此转换器应该改善PL与PH的比例以覆盖当前光谱与实际光谱之间的间隙。当fm′大于fm时，转换器偏置电流趋势相反。利用该机制，均衡系统可以实现真实的自适应并补偿大范围的传输数据。

使用最小均方或破零算法的数字信号处理也可用于自适应均衡。这提供了灵活性和易编程性，但是所需的模数转换器的速度限制和复杂性限制了该方案对于高速应用的适用性。符号LMS算法由于其实现简单而被广泛用于系数自适应。然而，由实现和建模缺陷引起的不稳定性和收敛到次优点的可能性是其两个主要缺点。修正的符号LMS算法通过最大化电压裕度实现基于BER的系数自适应。

使用眼图开启监视器(EOM)也可以实现自适应均衡。EOM通过定期观察滤波器输出来评估数据质量，并提供有关均衡滤波器性能的信息。使用此信息，均衡器可以确定最佳滤波器条件。对于这些方法，同步采样时钟电路和高速比较器是必不可少的。此外，可能难以从初始闭合的眼图中恢复时钟信号，从而限制了其适用性。

直方图方法是基于EOM的适应方法，基于简单的观察，即最清晰的眼图在通过异步欠采样获得的直方图中产生最大峰值。对于过度均衡的情况，均衡器输出具有增强的高频分量，这倾向于扩大峰值附近的数据幅度分布，如图7(a)所示。对于不平等的情况，直方图中的分布如图7(c)所示展开。通过最佳均衡，分布集中在峰值，如图7(b)所示。基于这些观察，我们可以通过简单地搜索具有最大峰值的直方图来轻松确定导致最佳眼睛质量的均衡器条件。只要采集了足够数量的采样并且采样时钟不是数据时钟的次谐波，异步欠采样就可以进行可靠的数据采集。这种异步欠采样技术已被用于光通信中的性能监控。但是，他们无法确定最小BER的最佳采样时间。跟踪最大边际点可以最小化BER性能，但片上实现需要相当大的存储器。

迫零(Zero Forcing Solution，ZFS)算法的基本原理是找到一组合适的均衡器系数，使传输线和均衡器级联的单位脉冲响应只在采样时刻是非0值，而在其它时刻都为0。在自适应均衡器中常用到对迫零算法改进的基于符号的迫零(Sign-based zero-forcing，S-ZF)算法，S-ZF算法是考虑到ISI主要与不同码元序列的组合方式有关，找到ISI具有代表性的序列，检测这类序列就可以得出ISI的消除情况。

发明内容

鉴于以上现有技术存在的问题，本发明提出一种均衡器电路，主要解决均衡器自适应控制复杂度高且速度受限的问题。

为了实现上述目的及其他目的，本发明采用的技术方案如下。

一种均衡器电路，包括：

均衡器；

采样器，用于对所述均衡器的输出信号进行采样，获取四相位时钟采样信号；

时钟恢复电路，用于根据所述四相位时钟采样信号获取自适应相位控制信号，并根据所述自适应相位控制信号恢复四相位时钟，输出至所述采样器，控制所述采样器的采样；

均衡器自适应电路，用于根据所述自适应相位控制信号生成增益控制信号，并将所述增益控制信号输出至所述均衡器，调节所述均衡器的增益。

可选地，所述均衡器包括电阻序列，通过所述增益控制信号选择连通所述电阻序列中的一个或多个电阻，控制所述均衡器的接入电阻值，以调节所述均衡器的增益。

可选地，所述时钟恢复电路包括：

相位检测单元，用于接收输入的所述四相位时钟采样信号，将所述四相位时钟采样信号进行异或处理，并生成所述自适应相位控制信号；

时钟恢复单元，用于根据所述自适应相位控制信号得到四相位时钟。

可选地，所述时钟恢复单元包括：

时钟恢复控制器，用于根据所述自适应相位控制信号获取恢复控制信号；

相位选择相位插值器，用于根据所述恢复控制信号进行相位选择和插值，获取所述四相位时钟。

可选地，所述均衡器自适应电路包括：

码间干扰检测模块，用于检测所述自适应相位控制信号的偏差值；

投票器模块，用于根据所述码间干扰检测模块输出的偏差值，获取多个周期内的偏差变化信息；

滤波模块，用于对所述投票器模块的输出进行滤波处理，得到偏差变化的二进制表示；

计数模块，用于记录根据所述二进制表示需要执行的加减操作数量；

带宽和增益控制模块，用于根据所述需要执行的加减操作数量选择预设的输入值，执行对应的加减操作以生成指定输出信号；

译码模块，用于将所述指定输出信号转换为所述增益控制信号。

可选地，所述自适应相位控制信号的生成方式为：

其中，d90_3，d180，d270，d0分别表示相位为90，180，270，0的相位时钟采样信号，且d90_2与d90_3相差一个时钟。

可选地，所述码间干扰检测模块的计算方式为：

其中，hi表示均衡器输出信号大于基准频谱，low表示均衡器输出信号小于基准频谱；e2(n-1)表示前一时钟周期得到的自适应相位控制信号。

可选地，所述投票器模块包括第一判决器、第二判决器、第三判决器、第一触发器、第二触发器、第三触发器；

所述第一判决器接收所述码间干扰检测模块的输出，输出端分别连接所述第二判决器输入端和所述第一触发器的输入端；所述第一触发器的输出端与所述第二判决器的输入端连接；所述第二判决器的输出端与所述第二触发器的输入端连接；所述第二触发器的输出端分别与所述第三触发器的输入端和第三判决器的输入端连接；所述第三触发器的输出端与所述第三判决器的输入端连接；所述第三判决器的输出端与所述滤波模块的输入端连接。

可选地，所述滤波模块包括时钟生成器、模数转换器和第四判决器；所述时钟生成器分别与所述模数转换器和所述第四判决器连接；所述模数转换器的输入端与所述投票器模块的输出端连接；所述模数转换器的输出端与所述第四判决器的输入端连接；所述第四判决器的输出端与所述计数模块连接。

可选地，判决器的输出端包括两个输出引脚，两个所述输出引脚同为高电平时，表示后续需要执行减一操作；同为0时，表示后续不需要执行任何操作；两个所述输出引脚为一高一低时，表示后续需要执行加一操作。

如上所述，本发明一种均衡器电路，具有以下有益效果。

能够自适应调节带宽，减少不必要的的计算量，提高均衡器调节的效率和准确性。

附图说明

图1为本发明一实施例中均衡器电路的电路原理图。

图2为本发明一实施例中四相位时钟采样信号示意图。

图3为本发明一实施例中均衡器自适应电路的连接结构示意图。

图4为本发明一实施例中投票器模块的连接结构示意图。

图5为本发明一实施例中滤波器模块原理图。

图6为优化频谱均衡法的频谱图。

图7为均衡情况示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图1，本发明提供一种均衡器电路，包括均衡器01、采样器02、时钟恢复电路、均衡器自适应电路06。

在一实施例中，均衡器01可采用现有的均衡器，这里不作限制。采样器02对均衡器01的输出信号进行采样。均衡器01输出为差分信号，经过采样器02采样得到四相位时钟采样信号DS0、DS90、DS180、DS270。其中，DS0对应0相位时钟采样得到的值，DS90对应90度相位时钟采样得到的值，以此类推得到四相位时钟采样信号。

在一实施例中，时钟恢复电路的输入端连接采样器02的输出端，并为采样器02提供四相位时钟用于控制采样过程。具体地，时钟恢复电路包括相位检测单元03和时钟恢复单元，相位检测单元03的输入端与采样器02的输出端连接；相位检测单元03的输出端分别连接时钟恢复单元的输入端和均衡器自适应电路06的输入端。

在一实施例中，时钟恢复单元包括时钟恢复控制器04和相位选择相位插值器05。时钟恢复控制器04的输入端与相位检测单元03的输出端连接；时钟恢复控制器04的输出端与相位选择相位插值器05的输入端连接；相位选择相位插值器05的输出端与采样器02的时钟输入端连接。

请参阅图3，在一实施例中，均衡器自适应电路06包括码间干扰检测模块061、投票器模块062、滤波器模块063、计数器模块064、带宽和增益控制模块以及译码模块067。码间干扰检测模块061的输入端与相位检测单元03的输出端连接；码间干扰检测模块061的输出端与投票器模块062的输入端连接；投票器模块062的输出端与滤波器模块063的输入端连接；滤波器模块063的输出端与计数器模块064连接的输入端连接；计数器模块064的输出端与带宽和增益控制模块的输入端连接；带宽和增益控制模块的输出端与译码器067连接；译码器067的输出端与均衡器01连接。

在一实施例中，带宽和增益控制模块包括带宽和增益控制器065以及计数器066，带宽和增益控制器065的输入端与计数器模块064的输出端连接，带宽和增益控制器065的输出端与计数器066的输入端连接，计数器066的输出端与译码器067的输入端连接。

请参阅图4，在一实施例中，投票器模块062包括第一判决器0621、第二判决器0623、第三判决器0625、第一触发器0622、第二触发器0624、第三触发器0626；第一判决器0621的输入端与码间干扰检测模块061的输出端连接；第一判决器0621输出端分别与第一触发器0622的输入端、第二判决器0623的输入端连接；第一触发器0622的输出端与第二判决器0623的输入端连接；第二判决器0623的输出端与第二触发器0624的输入端连接；第二触发器0624的输出端分别与第三触发器0626的输入端、第三判决器0625的输入端连接；第三触发器0626的输出端与第三判决器0625的输入端连接；第三判决器0625的输出端与滤波器模块063的输入端连接。

请参阅图5，在一实施例中，滤波器模块063包括时钟生成器0631、模数转换器0632和第四判决器0633；时钟生成器0631分别与模数转换器0632、第四判决器0633连接；模数转换器0632的输入端与投票器模块062的输出端连接；模数转换器0632的输出端述第四判决器0633的输入端连接；第四判决器0633的输出端与计数模块064连接。

根据前述均衡器电路的结构设计，其控制过程如下：

采样器02将采样得到的DS0、DS90、DS180、DS270输入相位检测单元，相位检测单元对四相位时钟采样信号进行异或，得到自适应相位控制信号，并分别输入时钟恢复单元和均衡器自适应电路06。

具体地，请参阅图2，相位检测单元生成自适应相位控制信号的方式可表示为：

其中，d90_3，d180，d270，d0分别表示相位为90，180，270，0的相位时钟采样信号，且d90_2与d90_3相差一个时钟。

具体异或计算方式可根据实际应用需求进行调整，这里仅以示例性说明其中一种计算方式。

时钟恢复控制器04(CDR)根据d2，d1，e2，e1得到恢复控制信号PSPI[5：0]，用于控制相位选择相位插值器05按位进行选择和插值，恢复四相位时钟，并反馈给采样器02控制采样过程。时钟恢复控制器04和相位选择相位插值器05可采用现有的常规设计。

码间干扰检测模块061(ISI检测)接收自适应相位控制信号d2，d1，e2，e1后，判断均衡器01的输出偏大还是偏小，其具体判断过程如下：

其中，hi表示均衡器01输出信号大于基准频谱，low表示均衡器01输出信号小于基准频谱；e2(n-1)表示前一时钟周期得到的自适应相位控制信号。

通过e2，e1与运算，相当于判断前后两个bit位是否发生翻转，得到边沿信息；通过d2，d1得到数据信息。

得到偏大偏小信息后，将偏大偏小数据组成数据对[hi1，low1]，[hi2，low2]，输入投票器模块062，得到几个周期内的偏大偏小信息。投票器模块062可有效避免频繁地翻转，降低功耗。

进一步地，滤波器模块063根据几个周期内的偏大偏小信息生成一组信号B[1：0]，判决器包括两个输出引脚，分别输出B[1]和B[0]，当两个输出引脚同为高电平时，表示后续需要执行减一操作；同为0时，表示后续不需要执行任何操作；两个输出引脚为一高一低时，表示后续需要执行加一操作。

滤波器模块063的输出至计数器模块064，计数器模块可采用一个18位计数器，得到需要执行加一减一操作的一个序列q<17：0>，表示经过一段时间后加一减一的数量，其中，减一可通过补码的形式表示。将序列输入带宽和增益控制器065，触发对应的带宽控制信号rx_afe_adpt_bw和位数选择控制信号rx_afe_adpt_th，从预设的多位输入信息中选择几位数据相加。例如，通过rx_afe_adpt_bw的值选择预设的18位输入中的其中9位，rx_afe_adpt_bw的值越小，选择的位数越低，速率越快，带宽越大。rx_afe_adpt_th表示从选出的9位数据中选择几位数据相加。具体请参阅图5，表示带宽控制信号rx_afe_adpt_bw与对应的预设输入数据之间的对应关系，N66、N65、N68、N64、N308、N311、N468、N469、N259表示被选中的9位输入数据；N638、N637表示经过数据相加得到的输出。具体请参阅，表1和表2。

表1

rx_afe_adpt_bw

N66

N65

N68

N64

N308

N311

N468

N469

N259

000

q9

q8

q7

q6

q5

q4

q3

q2

q1

001

q10

q9

q8

q7

q6

q5

q4

q3

q2

010

q11

10

q9

q8

q7

q6

q5

q4

q3

011

q12

q11

q10

q9

q8

q7

q6

q5

q4

100

q13

q12

q11

q10

q9

q8

q7

q6

q5

101

q14

q13

q12

q11

q10

q9

q8

q7

q6

110

q15

q14

q13

q12

q11

q10

q9

q8

q7

111

q16

q15

q14

q13

q12

q11

q10

q9

q8

表2

带宽和增益控制器065将N638、N637输入一个4bit的计数器(counter)，进一步滤除廖多余部分，减少计算内容。经过译码器将4位计数器的输出与增益控制信号一一对应，便可得到增益控制信号Rx_rjlx_o[14：0]。均衡器01包括一组并行设置的电阻序列，在接收到Rx_rjlx_o[14：0]，根据该信号选择连通电阻序列中对应的一个或多个电阻，进而调节接入均衡器01的电阻值，实现带宽和增益的自适应调节。

本发明提供一种均衡器电路，通过对均衡器输出采样值进行异或运算，进而得到增益控制信号，相比于现有技术，不需要找到代表性的序列在进行检测调节，减少了计算量，投票器可用于5GHz、2.5GHz、1.25GHz等高频频段，提高了电路的适用性；可调节带宽，可用于连续时间线性均衡器的自适应过程。本产品具有高度的产业价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种均衡器电路，其特征在于，包括：

均衡器；

采样器，用于对所述均衡器的输出信号进行采样，获取四相位时钟采样信号；

时钟恢复电路，用于根据所述四相位时钟采样信号获取自适应相位控制信号，并根据所述自适应相位控制信号恢复四相位时钟，输出至所述采样器，控制所述采样器的采样，所述时钟恢复电路包括：相位检测单元，用于接收输入的所述四相位时钟采样信号，将所述四相位时钟采样信号进行异或处理，并生成所述自适应相位控制信号；时钟恢复单元，用于根据所述自适应相位控制信号得到四相位时钟；

均衡器自适应电路，用于根据所述自适应相位控制信号生成增益控制信号，并将所述增益控制信号输出至所述均衡器，调节所述均衡器的增益，所述均衡器自适应电路包括：码间干扰检测模块，用于检测所述自适应相位控制信号的偏差值；投票器模块，用于根据所述码间干扰检测模块输出的偏差值，获取多个周期内的偏差变化信息；滤波模块，用于对所述投票器模块的输出进行滤波处理，得到偏差变化的二进制表示；计数模块，用于记录根据所述二进制表示需要执行的加减操作数量；带宽和增益控制模块，用于根据所述需要执行的加减操作数量选择预设的输入值，执行对应的加减操作以生成指定输出信号；译码模块，用于将所述指定输出信号转换为所述增益控制信号。

2.根据权利要求1所述的均衡器电路，其特征在于，所述均衡器包括电阻序列，通过所述增益控制信号选择连通所述电阻序列中的一个或多个电阻，控制所述均衡器的接入电阻值，以调节所述均衡器的增益。

3.根据权利要求1所述的均衡器电路，其特征在于，所述时钟恢复单元包括：

时钟恢复控制器，用于根据所述自适应相位控制信号获取恢复控制信号；

相位选择相位插值器，用于根据所述恢复控制信号进行相位选择和插值，获取所述四相位时钟。

4.根据权利要求1所述的均衡器电路，其特征在于，所述自适应相位控制信号的生成方式为：

其中，d90_3，d180，d270，d0分别表示相位为90，180，270，0的相位时钟采样信号，且d90_2与d90_3相差一个时钟，d1、d2、e1和e2分别表示自适应相位控制信号。

5.根据权利要求4所述的均衡器电路，其特征在于，所述码间干扰检测模块的计算方式为：

其中，hi表示均衡器输出信号大于基准频谱，low表示均衡器输出信号小于基准频谱；e2(n-1)表示前一时钟周期得到的自适应相位控制信号。

6.根据权利要求1所述的均衡器电路，其特征在于，所述投票器模块包括第一判决器、第二判决器、第三判决器、第一触发器、第二触发器、第三触发器；

所述第一判决器接收所述码间干扰检测模块的输出，输出端分别连接所述第二判决器输入端和所述第一触发器的输入端；所述第一触发器的输出端与所述第二判决器的输入端连接；所述第二判决器的输出端与所述第二触发器的输入端连接；所述第二触发器的输出端分别与所述第三触发器的输入端和第三判决器的输入端连接；所述第三触发器的输出端与所述第三判决器的输入端连接；所述第三判决器的输出端与所述滤波模块的输入端连接。

7.根据权利要求1所述的均衡器电路，其特征在于，所述滤波模块包括时钟生成器、模数转换器和第四判决器；所述时钟生成器分别与所述模数转换器和所述第四判决器连接；所述模数转换器的输入端与所述投票器模块的输出端连接；所述模数转换器的输出端与所述第四判决器的输入端连接；所述第四判决器的输出端与所述计数模块连接。

8.根据权利要求6或7所述的均衡器电路，其特征在于，判决器的输出端包括两个输出引脚，两个所述输出引脚同为高电平时，表示后续需要执行减一操作；同为0时，表示后续不需要执行任何操作；两个所述输出引脚为一高一低时，表示后续需要执行加一操作。