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CN112201689A - 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法 - Google Patents

基于ⅲ族氮化物异质结的场效应晶体管及其制备方法 Download PDF

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CN112201689A
CN112201689A CN201910610514.1A CN201910610514A CN112201689A CN 112201689 A CN112201689 A CN 112201689A CN 201910610514 A CN201910610514 A CN 201910610514A CN 112201689 A CN112201689 A CN 112201689A
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heterojunction
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Abstract

本发明揭示了一种基于Ⅲ族氮化物异质结的场效应晶体管及其制备方法，所述场效应晶体管依次包括衬底、Ⅲ族氮化物异质结、p型半导体层、及金属电极，所述Ⅲ族氮化物异质结包括沟道层及势垒层，所述金属电极包括位于Ⅲ族氮化物异质结上的源极和漏极、以及位于p型半导体层上且位于源极和漏极之间的栅极，所述p型半导体层中通过O等离子体处理形成有沟道阵列，沟道阵列包括位于源极和漏极之间的若干第一沟道及位于栅极旁侧的第二沟道。本发明通过对p型半导体层进行O等离子处理形成沟道阵列，无需对器件栅极下方区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题。

Description

基于Ⅲ族氮化物异质结的场效应晶体管及其制备方法
技术领域
本发明属于半导体器件与工艺技术领域，具体涉及一种基于Ⅲ族氮化物异质结的场效应晶体管及其制备方法。
背景技术
基于AlGaN/GaN异质结的高电子迁移率晶体管是目前GaN基电子器件的主流结构。AlGaN/GaN异质结存在很强的自发极化效应和压电极化效应，即使不掺杂，也能在异质结界面处的三角形势垒中形成高浓度、高迁移率的二维电子气(two dimensional electrongas，2DEG)，这样形成的2DEG与电离杂质分离。由于脱离了施主电离中心的散射，而呈现出很高的迁移率，使得AlGaN/GaN HEMTs具有很低的导通电阻。利用高浓度、高迁移率的二维电子气作为导电沟道，沟道中的电子浓度受到栅压的调制，在栅极两侧设置源区与漏区，即形成异质结场效应晶体管。器件的源极和漏极与二维电子气形成欧姆接触，电流由二维电子气沿异质结界面导电沟道输运形成。肖特基势垒栅极利用栅压控制二维电子气浓度大小，从而控制沟道的开启和关闭。由于AlGaN/GaN HEMTs具有非常高的截止频率和振荡频率、高的电流密度、较小的短沟道效应以及良好的噪声性能，在微波电路方面具有非常广泛的应用。
从二十世纪六七十年代开始，Ⅲ-Ⅴ族化合物半导体电子器件成为人们研究的重点，尤其是到了九十年代发现采用Mg掺杂实现p型GaN材料的外延以来，更是把GaN宽禁带半导体材料和器件的研究推向了崭新的研究阶段，到目前为止，GaN相关材料和器件依旧是国际上的研究热点。
AlGaN/GaN HEMTs是基于GaN材料的场效应晶体管，被广泛地运用于微波大功率领域，主要是因为GaN体材料的优势性能：
a)较大的禁带宽度：室温下其禁带宽度约为3.42eV，这意味着GaN材料相对于Si材料有优异的耐压特性，并且可以在较高温度下工作；
b)高击穿场强，GaN固有的击穿场强为3.3MV/cm，在相同击穿电压下，其耗尽区的宽度WD远小于Si器件，WD与导通电阻RON呈正比，意味着可以制备出高输出功率的器件，且在保证高击穿电压的同时又具有低的导通电阻；
c)GaN与AlGaN形成的二维电子气迁移率大于2000cm2/V·s，载流子面浓度可达1.0E13cm2，因而基于AlGaN/GaN异质结的半导体器件更适合于高频大功率方面的应用；
d)GaN材料同时还存在着介电常数较大，高频噪声小，抗辐射能力强等优点。
然而，GaN晶体管的线性最终限制了这些器件在许多应用中的功率密度和效率，因为器件的工作点通常需要回退以满足线性规范。事实上，随着工作频率通过减小栅长而增加到毫米波范围，预计线性会进一步降低。在过去的几年中，提出了几种物理机制来解释GaN HEMT中的非线性行为，包括通道电阻的增加、光学声子发射、界面散射以及在高漏极电流下的自热效应等。有一些报道提供了有助于提高GaN HEMT线性的技术，如MOSHEMT结构与自对准栅极等。基于在高漏极电流水平下增加的通道电阻的理论，提出了鳍状纳米沟道以提高器件跨导和截止频率的线性度。已经证明这种结构能够有效的提高器件的电流驱动能力并且抑制在高输出水平下跨导与截止频率的下降。但是这种结构会因为侧壁金属带来寄生电容，影响器件的频率特性。
现有技术(Shenghou Liu,Yong Cai,et al.,Enhancement-Mode Operation ofNanochannel Array(NCA)AlGaN/GaN HEMTs[J],IEEE ELECTRON DEVICE LETTERS,2012,33(3):354-356.)中公开了一种基于沟道阵列结构的异质结场效应晶体管，其通过电子束曝光和干法刻蚀的方法实现纳米沟道，同时制作的环栅金属，使得器件的跨导提高，从而提高了器件的频率特性。但是此方案采用了刻蚀技术，存在以下几个缺点：
a)阈值电压低；
b)在栅极施加一定正压情况下会发生导通现象，正向栅漏电大；
c)栅极正向最大安全工作电压较小，抗干扰能力弱；
d)沟道宽度只有几十纳米，工艺控制困难。
e)同时，所利用的干法刻蚀技术，刻蚀均匀性和重复性难把握，刻蚀技术导致沟道侧壁的损伤，使得沟道边缘处2DEG耗尽，器件沟道中的电子消失，器件无法正常工作。
因此，针对上述技术问题，有必要提供一种基于Ⅲ族氮化物异质结的场效应晶体管及其制备方法。
发明内容
有鉴于此，本发明的目的在于提供一种基于Ⅲ族氮化物异质结的场效应晶体管及其制备方法，以解决刻蚀均匀性、重复性以及刻蚀损伤等问题。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种基于Ⅲ族氮化物异质结的场效应晶体管，所述场效应晶体管依次包括衬底、Ⅲ族氮化物异质结、p型半导体层、及金属电极，所述Ⅲ族氮化物异质结包括沟道层及势垒层，所述金属电极包括位于Ⅲ族氮化物异质结上的源极和漏极、以及位于p型半导体层上且位于源极和漏极之间的栅极，所述p型半导体层中通过O等离子体处理形成有沟道阵列，沟道阵列包括位于源极和漏极之间的若干第一沟道及位于栅极旁侧的第二沟道。
一实施例中，所述第一沟道与第二沟道交叉分布，第一沟道和/或第二沟道的平面形状为规则形状或不规则形状；所述第一沟道和/或第二沟道的宽度为10nm～10μm。
一实施例中，所述第二沟道位于栅极的一侧或两侧。
一实施例中，所述Ⅲ族氮化物异质结为AlGaN/GaN异质结、AlInN/GaN异质结、AlGaN/InGaN/GaN异质结、或AlGaN/AlN/GaN异质结，Ⅲ族氮化物异质结的厚度为10nm～10μm。
一实施例中，所述p型半导体层为p-GaN层或p-AlGaN层，p型半导体层的厚度为10nm～10μm。
一实施例中，所述栅极与p型半导体层的接触为肖特基接触、或金属-绝缘层-半导体接触、或金属-氧化层-半导体接触，所述源极和漏极与Ⅲ族氮化物异质结的接触为欧姆接触。
一实施例中，所述衬底与Ⅲ族氮化物异质结之间还设有缓冲层，缓冲层为100nm～1mm的GaN层。
本发明另一实施例提供的技术方案如下：
一种基于Ⅲ族氮化物异质结的场效应晶体管的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在衬底上外延生长Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层及势垒层；
在Ⅲ族氮化物异质结上外延生长p型半导体层；
刻蚀p型半导体层及部分Ⅲ族氮化物异质结，形成源极区域和漏极区域；
并在源极区域和漏极区域分别沉积形成源极和漏极；
通过O等离子体处理在p型半导体层中形成沟道阵列，沟道阵列包括位于源极和漏极之间的若干第一沟道及位于栅极旁侧的第二沟道；
在沟道阵列上沉积形成栅极。
一实施例中，所述“O等离子体处理”步骤前还包括：
先进行H等离子处理，再进行退火处理。
一实施例中，所述制备方法还包括：
在衬底上外延生长缓冲层。
与现有技术相比，本发明中具有以下有益效果：
通过对p型半导体层进行O等离子处理形成沟道阵列，无需对器件栅极下方区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题；
减小了界面态影响，提高了器件可靠性；
减小了寄生电容影响，提高了器件的频率特性；
由于沟道的引入，单条沟道的电流相比传统器件小得多，所以散热要比传统器件更好，因此可以有效的抑制传统异质结场效应晶体管中存在的自热效应；
制备方法工艺简单，且重复性好。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一具体实施例中衬底/缓冲层/Ⅲ族氮化物异质结/p型半导体层外延结构的剖视结构示意图；
图2为本发明一具体实施例中外延结构上制备源极和漏极后的剖视结构示意图；
图3a为本发明一具体实施例中外延结构上制备沟道阵列后的剖视结构示意图；
图3b为本发明一具体实施例中外延结构上制备沟道阵列后的俯视结构示意图；
图4a为本发明一具体实施例中基于AlGaN/GaN异质结的场效应晶体管的剖视结构示意图；
图4b为本发明一具体实施例中基于AlGaN/GaN异质结的场效应晶体管的俯视结构示意图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
并且，应当理解的是尽管术语第一、第二等在本文中可以被用于描述各种元件或结构，但是这些被描述对象不应受到这些术语的限制。这些术语仅用于将这些描述对象彼此区分开。例如，第一沟道可以被称为第二沟道，并且类似地第二沟道也可以被称为第一沟道，这并不背离本申请的保护范围。
本发明公开了一种基于Ⅲ族氮化物异质结的场效应晶体管，依次包括衬底、Ⅲ族氮化物异质结、p型半导体层、及金属电极，Ⅲ族氮化物异质结包括沟道层及势垒层，金属电极包括位于Ⅲ族氮化物异质结上的源极和漏极、以及位于p型半导体层上且位于源极和漏极之间的栅极，p型半导体层中通过O等离子体处理形成有沟道阵列，沟道阵列包括位于源极和漏极之间的若干第一沟道及位于栅极旁侧的第二沟道。
本发明还公开了一种基于Ⅲ族氮化物异质结的场效应晶体管的制备方法，包括：
提供衬底；
在衬底上外延生长Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层及势垒层；
在Ⅲ族氮化物异质结上外延生长p型半导体层；
刻蚀p型半导体层及部分Ⅲ族氮化物异质结，形成源极区域和漏极区域；
并在源极区域和漏极区域分别沉积形成源极和漏极；
通过O等离子体处理在p型半导体层中形成沟道阵列，沟道阵列包括位于源极和漏极之间的若干第一沟道及位于栅极旁侧的第二沟道；
在沟道阵列上沉积形成栅极。
参图4a、4b所示，本发明中基于Ⅲ族氮化物异质结的场效应晶体管，依次包括衬底10、缓冲层20、Ⅲ族氮化物异质结、p型半导体层40、及金属电极，Ⅲ族氮化物异质结包括沟道层31及势垒层32，金属电极包括位于Ⅲ族氮化物异质结上的源极51和漏极52、以及位于p型半导体层上且位于源极51和漏极52之间的栅极53，p型半导体层40中通过O等离子体处理形成有沟道阵列60，沟道阵列包括位于源极和漏极之间的若干第一沟道61及位于栅极旁侧的第二沟道62。
该场效应晶体管的制备方法主要包括以下步骤。
(1)、利用金属有机化合物化学气相沉积(MOCVD)或分子束外延(MBE)或氢化物气相外延(HVPE)等外延技术，生长衬底/缓冲层/Ⅲ族氮化物异质结/p型半导体层的外延结构，其中：
衬底10可以选用Si、SiC、GaN或者蓝宝石等，衬底的厚度为100μm～10mm；
缓冲层20可以选用高阻GaN等，缓冲层20的厚度位100nm～1mm；
Ⅲ族氮化物异质结为AlGaN/GaN异质结、AlInN/GaN异质结、AlGaN/InGaN/GaN异质结、或AlGaN/AlN/GaN异质结等，Ⅲ族氮化物异质结中三元化合物半导体其中一种Ⅲ族元素组分可以从0到1，Ⅲ族氮化物异质结的厚度为10nm～10μm；
p型半导体层40可以选用p-GaN、p-AlGaN等p型半导体材料，厚度为10nm～1μm。
(2)、利用反应离子刻蚀、离子束刻蚀等干法或湿法刻蚀技术去除源极区域和漏极区域(欧姆接触区域)的p型半导体层40(如p-GaN)以及部分势垒层43(如AlGaN)，刻蚀区域可以通过光刻或掩膜转移技术确定。
(3)、利用电子束蒸发或溅射等金属沉积技术，在源极区域制作源极(S)51，在漏极区域制作漏极(D)52。随后对源极51和漏极52(欧姆金属)退火处理，目的是形成良好的欧姆接触，处理区域可以通过光刻和掩膜转移等技术进行确定。
异质结场效应管结构中可以没有场板，或者也可以加入源场板以提高器件的击穿电压，提高器件的性能。
(4)、通过可以产生氧(O)等离子体的设备，不局限于反应离子刻蚀(ICP/RIE/NLD)等设备，利用O等离子体处理基于AlGaN/GaN二维电子气的电子器件的沟道区域的p型半导体层(如p-GaN层)，同时将栅源之间部分p型半导体层也用O等离子体处理(也可以将栅漏之间，或者栅漏之间和栅源之间都处理)。
在O等离子体处理过程中，O等离子体处理过的p-GaN区域会形成氧化镓(Ga2O3)，进而在Ga2O3区域下的二维电子气恢复，从而形成具有二维电子气的纳米沟道阵列60。沟道阵列60的目的是为了防止源极和漏极通过p-GaN层连通，O等离子体处理的区域均与源极区域和漏极区域连接，处理区域可以通过光刻和掩膜转移等技术进行确定。
本发明中的沟道阵列包括位于源极和漏极之间的若干第一沟道61及位于栅极旁侧的第二沟道62，第一沟道与61第二沟道62交叉分布，第一沟道和第二沟道的平面形状为规则形状或不规则形状，数量可以是单条沟道，也可以是多条沟道，第一沟道和第二沟道的宽度为10nm～10μm。
(5)、利用电子束蒸发或溅射等金属沉积技术，在源极51与漏极52之间的沟道上制作栅极(G)53。处理区域可以通过光刻和掩膜转移等技术进行确定。
栅极53的形状为普通、T型或V型等；栅极53的尺寸为亚微米或更大尺寸。栅极53与半导体的接触可以是肖特基接触，或者为了进一步减小栅泄露电流或增加器件的击穿电压，也可以采用金属-绝缘层-半导体接触或金属-氧化层-半导体接触。
异质结场效应管结构中可以没有场板，或者也可以加入栅场板以提高器件的击穿电压，提高器件的性能。
如本发明的一具体实施例中，基于Ⅲ族氮化物异质结的场效应晶体管的具体制备方法如下：
1)、利用金属有机化学气相沉积(MOCVD)生长如图1所示的外延结构。其中：
衬底10选用Si(111)，厚度为400μm；
缓冲层20选用高阻GaN，厚度为4.2μm；
Ⅲ族氮化物异质结为AlGaN/GaN异质结，包括GaN沟道层31及AlGaN势垒层32，GaN沟道层厚度为260nm，AlGaN势垒层厚度为18nm，Al组分为0.18。p型半导体层40材料选用p-GaN，厚度为70nm。
2)、参图2所示，利用反应离子刻蚀技术去除源极欧姆区域和漏极欧姆区域的p-GaN以及部分AlGaN势垒层，并采用电子束蒸发技术制作源极51与漏极52(材料为Ti/Al/Ni/Au)，随后在氮气(N2)条件下875℃退火30s。
3)、参图3a、3b所示，采用可反应离子刻蚀(ICP)设备，利用O等离子体处理基于AlGaN/GaN二维电子气的电子器件的p-GaN层，形成沟道阵列60。同时将栅两侧部分的p-GaN层也用O等离子体处理，防止源漏金属通过p-GaN层连通，即沟道阵列60包括位于源极和漏极之间的若干第一沟道61及位于栅极旁侧的第二沟道62，第一沟道61分别与源极欧姆区域和漏极欧姆区域连接，第二沟道62位于栅极区域两侧。
4)、参图4a、4b所示，采用电子束蒸发技术在栅极区域制作栅极53(Ni/Au)。
应当理解的是，栅极两侧的O等离子体处理区域的位置可自由调整，也可以只处理一侧。处理区域的平面形状可以是规则形状或非规则形状，并列的沟道形状为相同形状或非相同形状。处理区域可以是单条，也可是多条。宽度根据器件栅源、栅漏之间的距离可随意调整，最大不可超过栅源和栅漏间距。
本发明的另一实施例中，先H等离子处理再退火形成高阻氮化镓(HR-GaN)，再通过O等离子体处理，也可以实现本发明的目的。
在O等离子体处理过程中，O等离子体处理过的p-GaN区域会形成氧化镓(Ga2O3)，进而在Ga2O3区域下的二维电子气恢复，从而形成具有二维电子气的纳米沟道阵列。
在MOCVD或MBE进行p-GaN层外延时用Mg作为掺杂剂，H2为载气，而H与Mg形成络合物，使Mg不能形成有效的掺杂，进而影响p-GaN空穴浓度，所以此时掺杂形成的是高阻氮化镓(HR-GaN)。一般在外延掺杂Mg的GaN之后进行退火工艺，使H溢出，将Mg激活形成p-GaN。在形成p-GaN后使用O等离子体处理，将p-GaN氧化形成Ga2O3或者用H等离子体处理再退火形成HR-GaN后，再使用O等离子体处理形成稳定的氧化物Ga2O3。
本发明的另一实施例中，可以在p型半导体层和栅极之间增加介质层。
本发明的另一实施例中，可以将GaN沟道层替换为其他能够提供异质结的材料，也可以实现本发明的目的。
本发明的另一实施例中，可以通过选择区域生长p-GaN层，也可以实现本发明的目的。
本发明的另一实施例中，通过掺杂或者离子注入等其他方式处理p型材料形成高阻态，也可以实现本发明的目的。
本发明的另一实施例中，通过在p型材料上外延n型材料，也可以实现本发明的目的。
由以上技术方案可以看出，本发明具有以下有益效果：
通过对p型半导体层进行O等离子处理形成沟道阵列，无需对器件栅极下方区域进行刻蚀，避免了因刻蚀工艺引入的均匀性、重复性和引入损伤问题；
减小了界面态影响，提高了器件可靠性；
减小了寄生电容影响，提高了器件的频率特性；
由于沟道的引入，单条沟道的电流相比传统器件小得多，所以散热要比传统器件更好，因此可以有效的抑制传统异质结场效应晶体管中存在的自热效应；
制备方法工艺简单，且重复性好；
器件可以采用传统的半导体微加工技术完成，可以使用的设备包括光刻系统(如电子束光刻、离子束光刻、浸入式光刻、分布式曝光以及光学曝光等设备)、纳米压印技术、刻蚀设备(RIE、ICP、NLD等)、离子注入设备等。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种基于Ⅲ族氮化物异质结的场效应晶体管，所述场效应晶体管依次包括衬底、Ⅲ族氮化物异质结、p型半导体层、及金属电极，所述Ⅲ族氮化物异质结包括沟道层及势垒层，所述金属电极包括位于Ⅲ族氮化物异质结上的源极和漏极、以及位于p型半导体层上且位于源极和漏极之间的栅极，其特征在于，所述p型半导体层中通过O等离子体处理形成有沟道阵列，沟道阵列包括位于源极和漏极之间的若干第一沟道及位于栅极旁侧的第二沟道。
2.根据权利要求1所述的基于Ⅲ族氮化物异质结的场效应晶体管，其特征在于，所述第一沟道与第二沟道交叉分布，第一沟道和/或第二沟道的平面形状为规则形状或不规则形状；所述第一沟道和/或第二沟道的宽度为10nm～10μm。
3.根据权利要求1所述的基于Ⅲ族氮化物异质结的场效应晶体管，其特征在于，所述第二沟道位于栅极的一侧或两侧。
4.根据权利要求1所述的基于Ⅲ族氮化物异质结的场效应晶体管，其特征在于，所述Ⅲ族氮化物异质结为AlGaN/GaN异质结、AlInN/GaN异质结、AlGaN/InGaN/GaN异质结、或AlGaN/AlN/GaN异质结，Ⅲ族氮化物异质结的厚度为10nm～10μm。
5.根据权利要求1所述的基于Ⅲ族氮化物异质结的场效应晶体管，其特征在于，所述p型半导体层为p-GaN层或p-AlGaN层，p型半导体层的厚度为10nm～10μm。
6.根据权利要求1所述的基于Ⅲ族氮化物异质结的场效应晶体管，其特征在于，所述栅极与p型半导体层的接触为肖特基接触、或金属-绝缘层-半导体接触、或金属-氧化层-半导体接触，所述源极和漏极与Ⅲ族氮化物异质结的接触为欧姆接触。
7.根据权利要求1所述的基于Ⅲ族氮化物异质结的场效应晶体管，其特征在于，所述衬底与Ⅲ族氮化物异质结之间还设有缓冲层，缓冲层为100nm～1mm的GaN层。
8.一种基于Ⅲ族氮化物异质结的场效应晶体管的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在衬底上外延生长Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层及势垒层；
在Ⅲ族氮化物异质结上外延生长p型半导体层；
刻蚀p型半导体层及部分Ⅲ族氮化物异质结，形成源极区域和漏极区域；
并在源极区域和漏极区域分别沉积形成源极和漏极；
通过O等离子体处理在p型半导体层中形成沟道阵列，沟道阵列包括位于源极和漏极之间的若干第一沟道及位于栅极旁侧的第二沟道；
在沟道阵列上沉积形成栅极。
9.根据权利要求8所述的制备方法，其特征在于，所述“O等离子体处理”步骤前还包括：
先进行H等离子处理，再进行退火处理。
10.根据权利要求8所述的制备方法，其特征在于，所述制备方法还包括：
在衬底上外延生长缓冲层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299734A (zh) * 2021-04-19 2021-08-24 厦门市三安集成电路有限公司 一种氮化镓晶体管器件及其制备方法
CN114342088A (zh) * 2021-11-12 2022-04-12 英诺赛科(苏州)科技有限公司 半导体装置及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140306181A1 (en) * 2013-04-16 2014-10-16 Lg Electronics Inc. Nitride semiconductor device and fabricating method thereof
CN109920850A (zh) * 2017-12-12 2019-06-21 中国科学院苏州纳米技术与纳米仿生研究所 基于ⅲ族氧化物钝化的增强型晶体管及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140306181A1 (en) * 2013-04-16 2014-10-16 Lg Electronics Inc. Nitride semiconductor device and fabricating method thereof
CN109920850A (zh) * 2017-12-12 2019-06-21 中国科学院苏州纳米技术与纳米仿生研究所 基于ⅲ族氧化物钝化的增强型晶体管及其制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SHENGHOU LIU 等: ""Enhancement-Mode Operation of Nanochannel Array (NCA) AlGaN/GaN HEMTs"", 《IEEE ELECTRON DEVICE LETTERS》, vol. 33, no. 3, pages 354 - 356 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299734A (zh) * 2021-04-19 2021-08-24 厦门市三安集成电路有限公司 一种氮化镓晶体管器件及其制备方法
CN113299734B (zh) * 2021-04-19 2022-09-06 厦门市三安集成电路有限公司 一种氮化镓晶体管器件及其制备方法
CN114342088A (zh) * 2021-11-12 2022-04-12 英诺赛科(苏州)科技有限公司 半导体装置及其制造方法
CN114342088B (zh) * 2021-11-12 2024-01-09 英诺赛科(苏州)科技有限公司 半导体装置及其制造方法
US12199017B2 (en) 2021-11-12 2025-01-14 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

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