CN112133362B - 存储器存储装置及其存储器测试方法 - Google Patents

Abstract

本发明提出一种存储器存储装置及用于测试其存储器阵列的存储器测试方法。所述存储器测试方法包括以下步骤：写入第一数据至存储器阵列的多个第一区段，以及写入第二数据至存储器阵列的一个第二区段；读取所述多个第一区段以得到第三数据，以及读取所述第二区段以得到第四数据；以及将第四数据转换为第五数据，其中第五数据相同于第一数据经由存储器存储装置的解码电路所对应的编码电路编码所得到的校验数据。

Description

存储器存储装置及其存储器测试方法

技术领域

本发明涉及一种存储器测试技术，尤其涉及一种保有错误修正码功能的存储器存储装置及其存储器测试方法。

背景技术

一般来说，在对诸如动态随机存取存储器(Dynamic Random Access Memory，DRAM)等存储器存储装置的存储单元进行测试时，会对存储单元写入特定形式的多笔测试数据，例如全1数据、全0数据、棋盘数据以及反棋盘数据等，来测试每个存储单元的漏电路径是否有异常的漏电。然而，对于具有错误修正码(Error Correction Code，ECC)功能的存储器存储装置来说，数据比特与验证比特中的数据并无法同时被控制为预定形式，导致测试覆盖率(test coverage)下降且测试时间拉长。

发明内容

有鉴于此，本发明实施例提供一种存储器存储装置及其存储器测试方法，能够维持良好的测试覆盖率并且节省测试时间。

本发明的实施例提出一种存储器测试方法，用于测试存储器存储装置的存储器阵列。所述存储器测试方法包括以下步骤：写入第一数据至存储器阵列的多个第一区段，以及写入第二数据至存储器阵列的一个第二区段；读取所述多个第一区段以得到第三数据，以及读取所述第二区段以得到第四数据；以及将第四数据转换为第五数据，其中第五数据相同于第一数据经由存储器存储装置的解码电路所对应的编码电路编码所得到的校验数据。

本发明的实施例提出一种存储器存储装置，包括存储器阵列以及存储器控制电路。存储器阵列包括多个第一区段以及一个第二区段。存储器控制电路包括数据写入电路、数据读取电路、解码电路以及数据转换电路。数据写入电路耦接于存储器阵列，用以写入第一数据至所述多个第一区段，以及写入第二数据至所述第二区段。数据读取电路耦接于存储器阵列，用以读取所述多个第一区段以得到第三数据，以及读取所述第二区段以得到第四数据。解码电路耦接于数据读取电路。数据转换电路耦接于数据读取电路与解码电路之间，用以将第四数据转换为第五数据，其中第五数据相同于第一数据经由所述解码电路所对应的编码电路编码所得到的校验数据。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的存储器存储装置的方块图；

图2示出本发明一实施例的存储器测试方法的示意图；

图3示出本发明一实施例的存储器测试方法的流程图。

附图标号说明：

100：存储器存储装置

110：主机接口

120：存储器控制电路

121：数据写入电路

122：数据读取电路

123：数据转换电路

124：解码电路

125：数据修正电路

130：存储器阵列

D1：第一数据

D2：第二数据

D3：第三数据

D3’：修正后的第三数据

D4：第四数据

D5：第五数据

D6：第六数据

S1：第一区段

S2：第二区段

S310、S320、S330、S340：存储器测试方法的步骤

具体实施方式

本发明的较佳实施例将配合附图来详细描述。附图和说明书中会尽可能使用相同的标号来表示相同或相似的部件。

请参照图1，存储器存储装置100包括主机接口110、存储器控制电路120以及存储器阵列130。存储器存储装置100可例如是与主机系统(未示出)一起使用的挥发性存储器(volatile memory)，主机系统可以将数据写入存储器存储装置100或从存储器存储装置100中读取所需的数据。存储器存储装置100例如采用错误修正码(Error CorrectionCode，ECC)方案(scheme)。

主机接口110耦接于主机系统并且用以与主机系统进行通讯，例如接收来自主机系统的写入数据或将主机系统所读取得数据回传给主机系统。然而，本发明并不在此限制主机接口110的具体型式与实作方法。

存储器控制电路120耦接于主机接口110以及存储器阵列130，用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令并且根据主机系统的指令在存储器阵列130中进行数据的写入、读取或删除数据等运作。

存储器阵列130包括多个存储单元，并且每一个存储单元可用以存储一或多个比特的数据。

请参照图2，本实施例的存储器测试方法适用于图1中的存储器存储装置100，故以下将搭配存储器存储装置100来进行说明。存储器控制电路120又包括数据写入电路121、数据读取电路122、数据转换电路123、解码电路124以及数据修正电路125。存储器阵列130中的存储单元可区分为多个第一区段S1以及对应的一个第二区段S2。

在本实施例中，存储器阵列130中待测试的存储单元例如可区分为16个第一区段S1以及一个第二区段S2，且每一个第一区段S1与第二区段S2例如分别用以记录8个比特的数据，但本发明并不在此设限。

在本实施例中，采用错误修正码方案的存储器存储装置100的解码电路124例如是错误修正码解码器(ECC decoder)，则解码电路124所对应的编码电路是错误修正码编码器(ECC encoder)。在本实施例中，这个错误修正码编码器将符合预设型式(例如，由多个重复的数据段所组成)的所有数据(例如，由16个重复的8比特数据段所组成的数据)进行编码后都会得到全0的校验数据(例如，8比特的校验数据)。然而，本发明并不在此限制存储器存储装置100所采用的上述错误修正码方案的具体算法与实作方式。此外，在其他实施例中存储器存储装置100也可以采用其他的错误修正码方案，本发明并不在此设限。

数据写入电路121耦接于主机接口110以及存储器阵列130，用以将第一数据D1写入多个第一区段S1中，并且将第二数据D2写入第二区段S2中。特别是，由于第一数据D1与第二数据D2的写入都没有经过编码电路，因此第一数据D1与第二数据D2的内容是可控的。值得一提的是，当第一数据D1与第二数据D2皆可控，能够使存储器阵列130的测试具有高覆盖率并且节省测试时间。

在本实施例中，第一数据D1为128比特数据，并且是由16笔8比特的第二数据D2所组成(例如，通过串接来组成)，因此第一数据D1属于符合预设型式的数据。然而，本发明并不在此限制第一数据D1与第二数据D2的具体数据型式，所属领域技术人员当可依其需求来实作。

在本实施例中，第一数据D1会不经过解码电路124所对应的编码电路而被数据写入电路121写入存储器阵列130的多个第一区段S1当中，并且第二数据D2会不经过解码电路124所对应的编码电路而被数据写入电路121写入存储器阵列130的第二区段S2当中。

数据读取电路122耦接于数据修正电路125也耦接于存储器阵列130以及数据转换电路123之间，用以读取多个第一区段S1以得到第三数据D3，以及读取第二区段S2以得到第四数据D4，并且将第四数据D4传送至数据转换电路123。

数据转换电路123耦接于数据读取电路122以及解码电路124之间，用以将第四数据D4转换为第五数据D5。具体来说，第五数据D5会被数据转换电路123转换成相同于解码电路124所对应的编码电路对第一数据D1进行编码后的校验数据的数据。举例来说，解码电路124所对应的编码电路能够对第一数据D1进行编码得到编码结果，并且此编码结果包括第一部分以及第二部分，其中第一部分对应于第一数据D1，而第二部分对应于校验数据。特别是，数据转换电路123所输出的第五数据D5的内容会相同于上述校验数据的内容。

值得一提的是，本发明并不限制数据转换电路123的具体实作方式，所属领域技术人员当可依据存储器存储装置100所采用的错误修正码方案和/或第一数据D1的内容来设计数据转换电路123。

在本实施例中，由于解码电路124所对应的编码电路将符合预设型式的任何数据进行编码后都会得到全0的校验数据，因此数据转换电路123可例如是设计为将输入数据与第二数据D2进行异或(exclusive or，XOR)运算的电路。详细来说，解码电路124所对应的编码电路在将符合预设型式的第一数据D1进行编码后会得到全0的校验数据(例如，8比特)，因此在第四数据D4与第二数据D2相同的情况下，数据转换电路123也会将输入的第四数据D4转换为全0的第五数据(例如，8比特)。

解码电路124耦接于数据读取电路122以及数据转换电路123，用以根据从多个第一区段S1读出的第三数据D3以及从第二区段S2读出的第四数据D4所转换的第五数据D5，来判断存储器阵列130的第三数据D3与第五数据D5是否存在错误比特，或多个第一区段S1与第二区段S2中是否存在不正常存储单元，并且产生包括错误比特信息的第六数据D6。举例来说，第六数据D6中可以包括第三数据D3与第五数据D5中哪些比特有错误的信息，或多个第一区段S1与第二区段S2中哪些存储单元出现异常的信息。换句话说，根据第三数据D3以及第五数据D5，解码电路124可以对存储器阵列130进行检验，以找出其中的异常存储单元。例如，当第六数据D6中显示第三数据D3以及第五数据D5都没有错误，则表示存储器阵列130的多个第一区段S1与第二区段S2都通过检验。反之，当第六数据D6中显示第三数据D3以及第五数据D5中包括某个错误比特，则表示存储器阵列130的多个第一区段S1与第二区段S2中对应的存储单元可能发生异常。

在本实施例中，解码电路124在接收第三数据D3与第五数据D5后，例如会将第五数据D5视为校验数据并据以进行错误修正码解码运算，以找出第三数据D3以及第五数据D5中的错误比特并且据以生成第六数据D6，而这些错误比特会被视为与存储器阵列130中的异常存储单元相对应。因此，本实施例所介绍的存储器存储装置100的存储器测试方法能够找出存储器阵列130中的多个第一区段S1与第二区段S2中所存在的异常存储单元。

数据修正电路125耦接于数据读取电路122、解码电路124以及主机接口110，用以根据第六数据D6来修正第三数据D3，并且将修正后的第三数据D3’通过主机接口110输出至主机系统。举例来说，数据修正电路125可以从第六数据D6中得知第三数据D3中哪些比特不正确，并且将不正确的比特翻转后得到修正后的第三数据D3’，再将此修正后的第三数据D3’输出至主机接口110。

在本实施例中，数据修正电路例如是错误修正码修正器(ECC corrector)。数据修正电路125例如会将第三数据D3中的错误比特翻转以得到修正后的第三数据D3’再输出至主机接口110。因此，本实施例所介绍的存储器存储装置100的存储器测试方法除了能够找出存储器阵列130中的多个第一区段S1与第二区段S2中所存在的异常存储单元之外，还能够保有错误修正的功能，将有错误的数据修正后再回传给主机系统。

请参照图3，本实施例的存储器测试方法适用于图1与图2中的存储器存储装置100，故以下将搭配存储器存储装置100来进行说明。此外，本实施例中各步骤已于前述段落中详细说明的细节将不再赘述。

首先，数据写入电路121会写入第一数据D1至存储器阵列130的多个第一区段S1，以及写入第二数据D2至存储器阵列130的第二区段S2(步骤S310)。接着，数据读取电路122会读取多个第一区段S1以得到第三数据D3，以及读取第二区段S2以得到第四数据D4(步骤S320)。随后，数据转换电路123会将第四数据D4转换为第五数据D5(步骤S330)。据此，解码电路124能够根据第三数据D3以及第五数据D5来检验存储器阵列130(步骤S340)，例如包括找出多个第一区段S1与第二区段S2中的异常存储单元，或判断第三数据D3以及第五数据D5中的错误比特。

在一些情形下有将所读出的数据回传至主机系统的需求，因此，数据修正电路125可以根据第三数据D3及其错误比特来修正第三数据D3，并且再将修正后的第三数据D3’通过主机接口110输出至主机系统。

综上所述，本发明实施例所提出的存储器存储装置及其存储器测试方法，以可控制数据内容的方式来将第一数据与第二数据分别写入存储器阵列的第一区段与第二区段，再分别读取第一区段与第二区段中的数据，并且将从第二区段中读出的数据转换成存储器存储装置的解码电路所对应的编码电路对第一数据进行编码后的校验数据。随后，再利用存储器存储装置中的解码电路来检验存储器阵列。据此，能够在存储器存储装置还保有错误修正功能之下，维持良好的测试覆盖率并且节省测试时间。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (11)

1.一种存储器测试方法，用于测试存储器存储装置的存储器阵列，其特征在于，所述存储器测试方法包括：

写入第一数据至所述存储器阵列的多个第一区段，以及写入第二数据至所述存储器阵列的第二区段；

读取所述多个第一区段以得到第三数据，以及读取所述第二区段以得到第四数据；

将所述第四数据转换为第五数据，其中所述第五数据相同于所述第一数据经由所述存储器存储装置的解码电路所对应的编码电路编码所得到的校验数据；以及

根据所述第三数据以及所述第五数据检验所述存储器阵列。

2.根据权利要求1所述的存储器测试方法，还包括：

根据第三数据以及所述第五数据，利用所述解码电路判断所述第三数据以及所述第五数据中的错误比特，其中所述编码电路为错误修正码编码器，并且所述解码电路为错误修正码解码器。

3.根据权利要求2所述的存储器测试方法，还包括：

根据所述第三数据以及所述错误比特，修正所述第三数据；以及

输出修正后的所述第三数据至主机系统。

4.根据权利要求1所述的存储器测试方法，其中所述第一数据由多笔所述第二数据所组成。

5.根据权利要求1所述的存储器测试方法，其中所述编码电路为将符合预设型式的任意数据进行编码会得到全0的校验数据的电路。

6.根据权利要求5所述的存储器测试方法，其中由多个重复数据段所组成的任意数据符合所述预设型式。

7.根据权利要求5所述的存储器测试方法，其中所述第一数据符合所述预设型式，其中将所述第四数据转换为所述第五数据的步骤包括：

将所述第四数据与所述第二数据进行异或运算，以得到所述第五数据。

8.一种存储器存储装置，其特征在于，包括：

存储器阵列，包括多个第一区段以及第二区段；以及

存储器控制电路，包括：

数据写入电路，耦接于所述存储器阵列，用以写入第一数据至所述多个第一区段，以及写入第二数据至所述第二区段；

数据读取电路，耦接于所述存储器阵列，用以读取所述多个第一区段以得到第三数据，以及读取所述第二区段以得到第四数据；

解码电路，耦接于所述数据读取电路；以及

数据转换电路，耦接于所述数据读取电路与所述解码电路之间，用以将所述第四数据转换为第五数据，其中所述第五数据相同于所述第一数据经由所述解码电路所对应的编码电路编码所得到的校验数据；

其中所述解码电路用以根据所述第三数据以及所述第五数据检验所述存储器阵列。

9.根据权利要求8所述的存储器存储装置，其中所述解码电路还用以根据所述第三数据以及所述第五数据，判断所述第三数据以及所述第五数据中的错误比特，其中所述存储器控制电路还包括：

数据修正电路，耦接于所述数据读取电路以及所述解码电路，用以根据所述第三数据以及所述错误比特，修正所述第三数据，其中所述存储器存储装置还包括：

主机接口，耦接于所述存储器控制电路，用以输出修正后的所述第三数据至主机系统。

10.根据权利要求8所述的存储器存储装置，其中所述第一数据由多笔所述第二数据所组成。

11.根据权利要求8所述的存储器存储装置，其中所述编码电路为将符合预设型式的任意数据进行编码会得到全0的校验数据的电路。

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