CN112017714A - 具有嵌入式内联运算逻辑的非易失性存储器组 - Google Patents

Abstract

本文公开了一种非易失性存储器装置，该非易失性存储器装置具有嵌入该非易失性存储器装置的存储器组中的处理逻辑。例如，用于控制处理逻辑的命令可以向主机装置公开，使得主机装置能够与存储器操作结合来启动存储器组的处理能力。在读取或写入由存储器操作识别的数据时，可以由通过主机装置传输的数据命令指示处理能力。读取数据可以在被输出到与存储器组连接的数据接口之前通过存储器组处理。同样，在存储器组接收到的写入数据可以与将写入数据存储在非易失性存储器装置中结合而被处理。因此，公开的存储器装置可以与向包括两端子非易失性存储器的各个存储器组的存储器装置读取或写入数据结合来实施内部处理。

Description

具有嵌入式内联运算逻辑的非易失性存储器组

技术领域

本发明总体上涉及一种电子存储器；作为一个示例，本发明描述了一种电子存储器，该电子存储器包括与该电子存储器的存储器组集成的运算逻辑单元。

背景技术

集成电路技术领域的最近的创新是两端子存储器技术。例如，两端子存储器技术与栅控晶体管形成对比，在栅控晶体管中通过称为栅极端子的第三端子调节两个端子之间的导电性。两端子存储器装置在功能和结构上可以不同于三端子装置。例如，与具有与一组导电端子相邻的第三端子的情况不同，可以在一对导电触点之间构建一些两端子装置。不是通过施加到第三端子的激励来操作，而是可以通过在一对导电触点中的一个或两个触点上施加激励来控制两端子存储器装置。本发明的发明人还了解各种两端子存储器技术，例如，相变存储器、磁阻存储器、导电桥接存储器以及其他存储器。

值得注意的一种两端子存储器是电阻性存储器。虽然许多电阻性存储器技术处于发展阶段，但本发明的受让人已经证明了电阻性存储器的各种技术概念，并且电阻性存储器的各种技术概念处于一个或多个验证阶段以支持或反对相关理论(多个)。即便如此，电阻性存储器技术仍有望在半导体电子工业中占据比竞争技术更大的优势。

随着电阻性存储器技术模型的测试以及结果的获得，结果被推测性地外推到电阻性存储器取代传统存储器的存储器装置。例如，本发明的受让人进行了与包括电阻性存储器而不是互补金属氧化物半导体(CMOS)NAND或NOR存储器的存储器阵列的软件模型相关的研究。软件工程暗示，两端子存储器阵列可以为电子装置提供显著的益处，益处包括降低的功耗、更高的存储器密度、先进的技术节点或提高的性能等。

鉴于此，发明人努力发现两端子存储器可以为电子装置提供实际效益的应用。

发明内容

为了提供说明书的某些方面的基本了解，下面提供了说明书的简要综述。该综述不是说明书的全面概述。其既不旨在确定说明书的主要或关键要素，也不旨在描述说明书的任何特定实施例的范围或权利要求的任何范围。其目的是作为本发明提供的更详细描述的前奏以简化的形式提供说明书的一些概念。

本发明提供一种非易失性存储器装置，该非易失性存储器装置具有嵌入该非易失性存储器装置的存储器组中的处理逻辑。用于控制处理逻辑的命令可以向主机装置公开，使得主机装置能够与存储器操作结合来启动存储器组的处理能力。在读取或写入由存储器操作识别的数据时，处理能力可以通过数据命令引导，通过主机装置传输。读取数据可以在被输出到与存储器组连接的数据接口(例如，数据锁存器、移位寄存器等)之前通过存储器组处理。同样，存储器组接收到的写入数据可以与将该写入数据存储在非易失性存储器装置中结合而被处理。

在一个实施例中，本发明提供一种非易失性存储器装置。该非易失性存储器装置可以包括：非易失性储存存储器的存储器组；感测放大器，其被配置为读取存储在存储器组的所选子集中的数据；以及数据缓冲器，其被配置为通过数据接口接收输入数据或通过数据接口输出数据。此外，该非易失性存储器装置可以包括处理逻辑单元，其被配置为与执行与从非易失性储存存储器获取读取数据或将写入数据存储到非易失性储存存储器相关的存储器操作的存储器组结合来执行数据命令。此外，处理逻辑单元进行下列中的至少一个：在数据缓冲器将已处理数据作为输出数据供应到数据接口之前，与执行数据命令结合对读取数据进行操作以产生已处理数据；或者在写入数据从数据接口被接收到数据缓冲器中之后，与执行数据命令结合对写入数据进行操作以产生已处理数据。

在其他实施例中，本发明提供一种存储器装置的操作方法。该方法可以包括：在非易失性存储器的存储器组的数据缓冲器处接收写入数据和写入地址；以及接收与写入数据有关的数据命令。此外，该方法可以包括根据数据命令处理写入数据以及响应于数据命令的成功执行产生已处理数据。此外，该方法可以包括响应于数据命令的成功执行将已处理数据写入存储器组的写入地址。

在一个或多个附加实施例中，本发明提供一种存储器装置的操作方法。该方法可以包括：在非易失性存储器的存储器组处接收读取命令和读取地址；以及接收与存储在读取地址处的数据有关的数据命令。此外，该方法可以包括将读取数据从读取地址传输到数据缓冲器。此外，该方法可以包括响应于数据命令的成功执行产生已处理数据以及响应于数据命令的成功执行将已处理数据输出到主机装置。

以下描述和附图阐述了说明书的某些说明性方面。然而，这些方面仅表示可以采用说明书的原理的各种方式中的一些。当结合附图考虑时，本说明书的其他优点和新颖特征将通过本说明书的以下详细描述变得明显。

附图说明

参考附图描述本发明的各个方面或特征，其中，相似的附图标记用于在所有附图中指示相似的元件。在本说明书中，阐述了许多具体细节，以提供本发明的透彻理解。然而，应当理解，在没有这些具体细节的情况下，或者在使用其他方法、部件、材料等的情况下，可以实施本发明的某些方面。在其他情况下，以框图形式示出了众所周知的结构和装置，以便于描述本发明。

图1描绘了根据本发明的实施例的具有内联处理逻辑的示例性的非易失性存储器组的框图；

图2示出了根据进一步的实施例的示例性非易失性存储器芯片的框图；

图3描绘了根据替代或附加实施例的示例性的包含内联处理逻辑的存储器组的框图；

图4描绘了根据其他实施例的示例性内联处理逻辑单元的框图；

图5示出了实施例(多个)中的包含内联处理逻辑的存储器组的示例性制造方法的流程图；

图6描绘了进一步的实施例中的用内联处理将数据写入存储器组的示例性方法的流程图；

图7示出了进一步的实施例中的用于处理数据和将已处理数据写入存储器组的示例性方法的流程图；

图8描绘了其它实施例中的用内联处理从存储器组中读取数据的示例性方法的流程图；

图9描绘了替代实施例中的用于从存储器组中读取数据和重新写入已处理数据的示例性方法的流程图；

图10描绘了实施例(多个)中的响应于读取命令处理数据和输出已处理数据的示例性方法的流程图；

图11描绘了替代实施例(多个)中的处理存储数据和重新写入已处理数据的示例性方法的流程图；

图12示出了实施例中的用于读取满足查询准则的数据的示例性方法的流程图；

图13描绘了进一步的实施例中的用于写入成功地满足查询准则的数据的示例性方法的流程图；

图14示出了根据本发明的更进一步的实施例的示例性的具有内联处理逻辑的存储器架构的框图；

图15描绘了可以结合各种公开的实施例实施的示例性运算环境的框图。

具体实施方式

本发明涉及包含内联运算逻辑的非易失性存储器组。内联运算逻辑可便于在数据从芯片中移出之前对从存储器芯片的存储器组中读出的数据的片上处理(on-chipprocessing)。同样，内联运算逻辑可便于在写入数据被移送到芯片上之后对写入数据的片上处理，然后已处理数据被写入存储器组。此外，片上处理的控制可以向存储器芯片外部的装置诸如控制器、主机等公开。

在上下文中，存储器组涉及一个或多个非易失性存储器单元阵列，通过专用于非易失性存储器单元阵列(多个)的列和行寻址可访问一个或多个非易失性存储器单元阵列。使用不同的语言，第一存储器组的非易失性存储器单元可以与具有单独的专用列和行寻址的第二存储器组的非易失性存储器单元分开地寻址和访问。包括多个存储器组的存储器装置可以具有共同数据路径，并且存储器组可以在共同数据路径上具有各自的数据分支，以在各自的存储器组与共同数据路径之间传输数据。共同数据路径可以链接到用于存储器装置的输入/输出接口，以在存储器装置与诸如主机、控制器等的外部装置之间传输数据。

现在参考附图，图1示出了包括具有内联处理逻辑的存储器组102的示例性的非易失性存储器装置100的框图。存储器组102可以包括用于数据存储的一个或多个非易失性存储器单元阵列。在一个实施例中，非易失性存储器单元可以是两端子存储器。合适的两端子存储器的示例可以包括电阻性开关存储器、相变存储器、磁阻存储器、导电桥接存储器等，或者包括前述存储器的适当组合。在至少一个实施例中，存储器组102包括一个或多个非易失性两端子电阻性开关存储器单元阵列。

非易失性存储器装置100可以进一步包括用于测量表示存储在存储器组102的非易失性存储器单元的所选子集中的数据的信号的一组感测放大器110。可以通过传统阵列寻址技术(未示出，但参见例如，下文图9)来识别存储器单元的所选子集，以选择存储器单元块、一页或多页存储器单元、一页的一部分(或多页的一部分)。一旦选择，则存储器单元的子集可以连接到感测放大器110，感测放大器110被配置为从连接的存储器单元的子集中读取数据。从连接的存储器单元中读取的数据被写入数据锁存器106。数据锁存器106通常是用于数据存储的易失性存储器结构(例如，SRAM电路、模拟或数字开关、两端子易失性开关、触发器、晶体管、锁存器等)，但数据锁存器106没有这样的限制，并且在一些实施例中可以是非易失性存储器(例如，诸如两端子电阻开关存储器单元的两端子非易失性存储器等)。根据一些实施例中的传统的读取/写入机制，存储在数据锁存器106中的数据可以经由阵列接口104从非易失性存储器装置100中输出，或者可以写入存储器组102。在进一步的实施例中，从存储器组102中检索并存储在数据锁存器106中的数据可以在从非易失性存储器装置100中输出之前，被处理逻辑108处理。类似地，与传统读/写机制不同，通过阵列接口104接收的数据可以在被写入存储器组102之前，被处理逻辑108处理。

在一些实施例中，阵列接口104可以是移位寄存器。当阵列接口104被实现为移位寄存器时，阵列接口104通过阵列接口104将数据从外部装置(例如，主机、控制器、远程运算或处理装置等)移送到数据锁存器106。在保存在数据锁存器106处的数据通过阵列接口104被移送到非易失性存储器装置100中之后，并且在数据被写入存储器组102之前，可以对数据执行由处理逻辑108进行的处理。数据移送到数据锁存器106中之后对数据的处理与仅将移送到数据锁存器106中的数据原样写入存储器组102中(例如，不进行处理)的存储器装置相反。在阵列接口104在被实现为移位寄存器时，阵列接口104可以进一步将从存储器组102中读取的数据移送到外部装置。从存储器组102中读取的数据可以在移送到阵列接口104之前被处理逻辑108处理，这与仅将保存在数据锁存器106处的数据原样移出(例如，不进行处理)的存储器装置相反。在至少一个实施例中，从存储器组102中读取并保存到数据锁存器106中的数据可以通过处理逻辑108处理，并且可以重新写回到存储器组102(例如，重新写回到从其读取数据的地址(多个)，或者重新写回到从其读取数据的第二(不同)地址(多个))，或者重新写回到存储器组102并通过阵列接口104移出。

在一些实施例中，处理逻辑108可以包括硬件逻辑(例如，移位寄存器、逻辑门、晶体管、开关、锁存器、适合对数据执行逻辑或数学操作的其他电路或电子硬件等)，在其他实施例中处理逻辑108可以包括软件逻辑(例如，指令、用于操作存储在易失性或非易失性存储器中的数据的数据例程或进程等)，或者在又一其他的实施例中处理逻辑108可以包括硬件逻辑和软件逻辑的组合。在附加实施例中，对处理逻辑108的控制可以输出到外部装置(例如，主机装置或计算机)。命令和相关命令数据(例如，命令变量(command arguments)、命令过滤器、命令算法、命令参数(command parameter)、命令或命令变量(多个)/过滤器(多个)/算法(多个)/参数(多个)的值等)可以通过外部装置而传输到非易失性存储器装置，以使处理逻辑108对与命令和命令数据一致的数据执行逻辑或数学操作。阵列接口104可以附加地包括命令接口，命令接口用于将命令和相关命令数据从外部装置传输到处理逻辑108，并且用于将命令确认、命令状态(例如，成功、失败、忙碌、不忙碌等)从处理逻辑108传输到外部装置。因此，非易失性存储器装置100可以用于针对已移送到非易失性存储器装置100中的数据，或在读取数据从非易失性存储器装置100中移出之前从存储器组102读取的数据，分担外部装置的一些处理能力。

图2示出了根据本发明的一个或多个附加实施例的非易失性存储器芯片200的框图。在一个实施例中，可以在单个集成电路芯片上实现非易失性存储器芯片200。非易失性存储器芯片200可以包括用于数据存储的非易失性存储器组230。多路复用器216被设置并配置为选择性地与非易失性存储器组230的存储器单元的子集连接/断开连接，以在存储器单元的子集上执行存储器操作(例如，读取、写入、覆写、擦除等)。感测放大器214被设置为与读取操作结合来解释从非易失性存储器组230中获取的信号，并将信号解释为存储数据。在至少一个实施例中，非易失性存储器芯片200不具有多路复用器216，并且在这种实施例中，感测放大器214(和处理逻辑220，见下文)可以与非易失性存储器组230直接连接。在其他实施例中，多路复用器216可以是用于选择非易失性存储器组230的字线上的位线子集(例如，字线上的位线的一部分、字线上的所有位线、少于字线上的所有位线的位线等)的任意的传统多路复用器。设置数据缓冲器212，数据缓冲器212可选地包括多个缓冲器子集(由数据缓冲器212的矩形块内的各个正方形示出)，以存储用于写入到非易失性存储器组230、从非易失性存储器芯片200中输出或通过处理逻辑220处理的独立数据组(例如，独立数据页、独立数据页组、数据块(多个)或其他合适的缓冲器大小)。设置阵列接口202以便于从外部装置(未示出)接收数据、将数据输出到外部装置以及在外部装置与处理逻辑220之间传输命令(例如，存储器操作命令、逻辑操作命令)、命令数据(例如，变量、过滤器、算法、参数等)和命令确认。

内联数据路径用二维(粗)箭头示出，而内联命令路径用细箭头示出。内联数据路径包括用于将数据写入非易失性存储器组230的写入路径和用于从非易失性存储器组230中读取数据的读取路径。内联命令路径包括用于将命令或命令变量传输到处理逻辑220的命令路径、以及用于从非易失性存储器芯片200中传输命令状态或确认的确认路径。需要注意的是，不同的数据路径和命令路径不一定由单独的数据通信硬件实现。在某些情况下，所有数据路径和读取路径的全部或一部分可以通过共同电气硬件组(例如，金属线或其他导电线)传输，或者在其他情况下可以通过专用电气硬件传输。

外部装置结合写入操作提供的输入数据240可以通过阵列接口202传输(例如，移送到非易失性存储器芯片200中，其中，阵列接口202是移位寄存器)。输入数据240利用内联数据路径以保存在数据缓冲器212(或数据缓冲器212的子集，例如，缓冲器子集中的一个或多个)。在一些实施例中，数据缓冲器212可以是数据锁存器，或者在其他实施例中数据缓冲器212是易失性存储器(例如，SRAM等)，或者在另一些实施例中数据缓冲器212是非易失性存储器(例如，闪存、两端子电阻性开关存储器、磁存储器等)。用于对输入数据240执行逻辑或数学操作的逻辑命令(多个)或命令变量(多个)由外部装置通过阵列接口202经由内联命令路径传输到处理逻辑220。处理逻辑220可以从数据缓冲器212访问输入数据240，并根据命令(多个)或命令变量(多个)处理输入数据240，产生已处理的输入数据242。已处理的输入数据242可以被提供给多路复用器216，以写入到非易失性存储器组230。在一个实施例中，响应于逻辑命令(多个)，已处理的输入数据242可以可选地或附加地被写入到数据缓冲器212以通过阵列接口202输出。需要注意的是，用于将已处理的输入数据242写入到非易失性存储器组230的写入命令独立于(并且可选地附加于)被用于对输入数据240执行逻辑或数学操作的处理逻辑220采用的逻辑命令(多个)，然而写入命令也可以与逻辑命令结合通过阵列接口202(以及可选地，内联命令路径)传输。

在读取存储器操作的上下文中，读取命令指定或指示(在虚拟寻址的情况下)非易失性存储器组230中的读取地址(多个)。多路复用器216从读取地址(多个)中获取读取信号250，并将读取信号250供应到感测放大器(多个)214。感测放大器(多个)214从表示存储在非易失性存储器组230的地址(多个)处的数据的读取信号250中产生输出数据252，可以根据逻辑命令(多个)通过处理逻辑220来操作输出数据252。处理逻辑220响应于对输出数据252执行逻辑命令(多个)而产生已处理的输出数据254，并将已处理的输出数据254传输到数据缓冲器212(或其一个或多个缓冲器子集)。已处理的输出数据254可以响应于读取存储器操作和逻辑命令，通过阵列接口202提供给发出读取存储器操作和逻辑命令的外部装置。在替代或附加实施例中，如果逻辑命令包括重写命令和重写地址(多个)，则已处理的输出数据254可以被重写到非易失性存储器组230的重写地址(多个)。重写地址(多个)可以是读取地址(多个)或第二(不同)地址(多个)，或者上述地址的组合。需要注意的是，用于从非易失性存储器组230中读取输出数据252的读取命令独立于(并且可选地附加于)被对输出数据252执行逻辑或数学操作的处理逻辑220采用的逻辑命令(多个)，然而读取命令也可以与逻辑命令(多个)结合通过阵列接口202(以及可选地，内联命令路径)传输。

在进一步的实施例中，读取或写入命令可以采用复杂变量，复杂变量既提供数据(例如，写入数据)和命令，又从非易失性存储器组230中获取数据(例如，读取数据)，以实现逻辑命令。对于复杂的写入命令，命令可以包括写入数据、逻辑命令(和可选变量(多个))、非易失性存储器组230的读取地址以及写入地址。处理逻辑220可以获取存储在读取地址(利用多路复用器216和感测放大器(多个)214)处的数据，并根据逻辑命令(可选地包括命令变量(多个))的要求对读取数据和写入数据进行操作，然后产生已处理的输入数据242。然后，已处理的输入数据242可以被写入到非易失性存储器组230的写入地址。对于复杂的读取命令，命令可以包括命令数据、逻辑命令(和可选变量(多个))、非易失性存储器组230的读取地址以及逻辑命令。存储在读取地址处的数据可以通过多路复用器216和感测放大器(多个)214来获取，并且所获取的数据可以与命令数据结合而被处理以产生已处理的输出数据254。然后，已处理的输出数据254可以通过阵列接口202输出。在另一个实施例中，读取命令可以包括查询命令和查询准则。处理逻辑220可以执行查询准则，并且响应于满足查询准则，可以从非易失性存储器组230中获取位于读取地址处的数据。在一个实施例中，可以与执行查询准则结合根据逻辑命令处理位于读取地址处的数据。在进一步的实施例中，可以与读取命令和查询命令一起提供命令数据，并且根据逻辑命令处理读取数据可以将命令数据并入到产生已处理的输出数据254中。

逻辑命令通常可以包括通过处理逻辑220对输出数据252或输入数据240执行的一类操作。逻辑命令可以可选地包括从非易失性存储器组230中读取数据的地址(例如，源地址(多个))，将数据写入非易失性存储器组230中的地址(例如，目的地址(多个))，或其组合(作为一例，用于检索数据的源地址(多个)和用于存储已处理数据的目的地址(多个))。在一个实施例中，这类操作的具体示例可以包括“与”逻辑操作、“或”逻辑操作、“异或”逻辑操作、“或非”逻辑操作或任何其他合适的逻辑操作、或者这种逻辑操作的组合，但没有任何限制。作为另一个示例，这类操作可以是合适的数学操作。作为又一个示例，逻辑命令可以包括数据过滤器，并且可以包括过滤器变量，并且可以指定一组条件响应。数据过滤器命令可以将源数据(或已处理数据)与过滤器变量进行比较，并根据比较的结果执行一组或多组条件响应。作为进一步的说明性示例，数据过滤器命令可以将源数据(或已处理的数据)与过滤器变量进行比较，并且响应于与过滤器变量匹配的数据，输出数据(或将数据重写到非易失性存储器组230)，并且响应于与过滤器变量不匹配的数据，输出过滤器命令错误。可以将本领域已知的或通过本文公开的上下文使本领域技术人员已知的其他适当类型的数据操作用于这类操作。

图2的非易失性存储器芯片200以及本文公开的其他实施例可以实现各种优点。例如，可以从主机CPU分担处理能力，便于非易失性存储器芯片200和主机装置之间的分布式运算。在一些实施方式中(例如，在处理的数据大于通过阵列接口202发送以实现命令的命令、命令数据或变量(多个)的情况下)，分布式运算可以减少经由阵列接口202的到达/来自非易失性存储器芯片200的通信量。此外，在这种实施例中，可以降低通过阵列接口202传输数据的功耗，以及对主机和存储器装置之间的高速或高通量接口的需求。

图3描绘了根据本发明的替代或附加实施例的具有内联处理逻辑的示例性存储器组300的框图。存储器组300可以包括具有非易失性电阻性开关存储器单元的多个列304和多个行306的单元阵列302。设置用于从单元阵列302的目标页/单元308中读取数据的感测放大器310，以及用于锁存通过数据路径314从外部装置中接收的数据或者用于锁存通过感测放大器310从单元阵列302中读取的数据的数据锁存器312。在一些实施例中，目标页/单元308可以包括字线上的所有单元(例如，选择单元的整个页)，或者在其他实施例中可以包括少于字线上的所有单元的单元(例如，选择少于单元的整个页的单元)。数据路径314可以用于从诸如主机装置或主机计算机(未示出)的外部装置中输出数据，或用于将数据输出到外部装置。命令路径(未示出)可以用于接收用于通过处理逻辑320实现的存储器命令、逻辑命令(和命令数据，如果可应用的话)，或者单元阵列302的源/目的地址(多个)。

在数据路径314上接收到的数据可以写入到数据锁存器312。与数据一起通过命令路径接收的主机命令信息322可以包括写入命令、逻辑命令，并且可选地包括命令数据(例如，命令变量/过滤器/算法/参数等)以及写入命令的目的地址。处理逻辑320可以根据逻辑命令和命令数据(可选地)来处理锁存数据，并且实施写入命令以将已处理数据存储到由目的地址指定的目标页/单元308。存储器操作和逻辑操作的结果可以通过命令路径输出作为状态输出324。

读取命令可以伴随逻辑命令并且可选地伴随命令数据，以及读取数据的源地址也伴随有。感测放大器310读取存储在源地址处的数据，并将读取数据传输到数据锁存器312。根据逻辑命令和命令数据(可选地)处理锁存数据，产生已处理的读取数据。已处理的读取数据可以响应于读取命令通过数据路径314输出。在一些实施例中，已处理的读取数据可以替换地(或附加地)被重写到单元阵列302，或被重写到源地址或被重写到不同的重写地址。响应于从源地址读取数据失败，可以响应于读取命令输出读取操作失败作为状态输出324。响应于逻辑命令的失败，可以响应于读取命令输出逻辑命令失败作为状态输出324。在一个或多个实施例中，处理逻辑320可以基本上类似于处理逻辑108或处理逻辑220。在进一步的实施例中，处理逻辑320可以基本上如下文对图4的描述。

在一个或多个实施例中，数据路径314、数据锁存器312和感测放大器310可以执行传统的存储器操作(例如，读取操作、写入操作、擦除操作、覆写操作等)。例如，这可以通过绕过(bypassing)处理逻辑320来实施。因此，在一个实施例中，在数据路径314上接收的数据可以被写入到与接收地址相对应的单元阵列302的存储器单元(例如，目标页/单元308)，而不需要处理逻辑320对接收的数据实施任何的处理。同样，在进一步的实施例中，响应于读取命令由感测放大器310检索的数据可以在数据路径314上输出，而无需在处理逻辑320处被处理。因此，在这种实施例中，可选地绕过处理逻辑320可以提供传统的存储器操作。尽管未具体描述，但在一些实施例中，本文中公开的其他存储器装置可以并入处理或处理逻辑的旁路。

图4描绘了一个或多个实施例中的用于存储器装置的存储器组的示例性内联处理逻辑400的框图。内联处理逻辑400可以包括命令输入402和数据输入/输出404。命令输入402便于接收逻辑操作命令、与逻辑操作命令相关联的命令数据、以及逻辑操作命令的源地址或目的地址。数据输入/输出404用作内联处理逻辑400的接口，以接收与逻辑操作命令相关联的数据并且根据逻辑操作命令处理数据。

在各种实施例中，取决于实施方式，数据处理可以由不可配置逻辑元件406或可配置逻辑元件408实施。不可配置逻辑元件406可以包括硬编码逻辑结构(例如，为执行逻辑/数学操作或一组逻辑/数学操作而制作的逻辑结构)，或者可以包括存储在ROM中用以实施与处理硬件耦合的逻辑/数学操作(多个)的指令以实现存储在ROM中的指令。可配置逻辑元件408可以包括可被编程以实施逻辑/数学操作(多个)的可编程逻辑结构，例如，可编程逻辑门、可编程开关、可编程晶体管、可编程触发器或其他合适的可编程逻辑元件、或者上述部件的组合。可替换地/附加地，可配置逻辑元件408可以包括存储在可重写存储器中的指令以在处理硬件上实现指令。在一个或多个实施例中，可以设置不可配置逻辑元件406和可配置逻辑元件408的组合，以单独地或协同地实施逻辑/数学操作。

内联处理逻辑400可以进一步包括储存存储器410，储存存储器410包括状态码412和操作协议414。状态码412可以包括用于向存储器操作或逻辑操作提交确认的规则。例如，可以针对存储器操作的成功或失败，实施第一组确认；可以针对逻辑操作的成功或失败，实施第二组确认。操作协议414可以包括逻辑命令和相关命令数据(例如，变量、过滤器、算法、参数等)与命令所引用的逻辑/数学操作之间的映射，以及用于实施命令的命令数据的使用。在各种实施例中，根据实施方式，状态码412和操作协议414可以存储在只读存储器或可擦除存储器中。

已经关于电子装置、接口、存储器装置或存储器架构的多个部件之间的相互作用描述了上述附图。应当理解，在本发明的一些适当的替代方面中，这种附图可以包括其中指定的那些部件、装置、接口、架构等、一些指定的部件/装置/接口/架构或附加的部件/装置/接口/架构。子部件也可以实施为连接到其他子部件，而不是包含在上级部件中。例如，可以在单独的存储器芯片上而不是在单个芯片上设置多个存储器组，或者作为说明性示例，状态码412和操作协议414可以存储在单独的存储器介质上，而不是被包含在同一存储器介质中。此外，应当注意，可以将一个或多个公开的处理结合到提供汇总功能的单个处理中。所公开的装置/架构的部件可以还与本文未具体描述但本领域技术人员已知的一个或多个其他部件相互作用。

鉴于上文描述的示例性附图，将参考图5至图8的流程图更好地理解可以根据所公开的主题实施的处理方法。虽然为了便于解释，图5至图8的方法被示出并描述为一系列块，但应当明白并理解，所要求保护的主题不受块的顺序限制，因为一些块可以以不同的顺序出现，或者与本文所描绘和描述的其他块同时出现。此外，并非所有示出的块都必须用于实现本文描述的方法。此外，应进一步了解，本说明书中公开的一些或所有方法能够存储在制造品上，以便于将这些方法输送和转移到电子装置。所使用术语制造品旨在包括可以从任意计算机可读装置、与载体结合的装置或存储器介质访问的计算机程序。

图5示出了一个或多个公开的实施例中的用于制造存储器装置的示例方法500的流程图。在502，方法500可以包括在集成电路芯片上形成两端子存储器单元阵列。在504，方法500可以可选地包括形成多路复用器，多路复用器连接到两端子存储器单元阵列，并且被配置为选择用于存储器操作的存储器单元的子集。在替代实施例中，方法500可以在没有多路复用器的情况下制造存储器装置。在506，方法500可以包括形成感测放大器，感测放大器连接到多路复用器，并且通过多路复用器连接到两端子存储器单元阵列，并且被配置为读取存储在两端子存储器单元的所选子集中的数据。在替代实施例中，感测放大器可以形成为直接连接到两端子存储器单元阵列，而无需介入的多路复用器。在508，方法500可以包括形成数据缓冲器，数据缓冲器用于一页或多页数据的易失性存储。在一个实施例中，数据缓冲器可以存储小于一页数据的数据，或者可以存储大于一页数据的数据。在510，方法500可以包括将感测放大器或数据缓冲器连接到CMOS处理逻辑，CMOS处理逻辑被配置为对存储在数据缓冲器中或由感测放大器检索的数据执行逻辑或数学操作。在512，方法500可以包括形成芯片接口，芯片接口用于在存储器芯片处发送和接收数据；在514，方法500可以包括在存储器芯片上形成命令接口，命令接口被配置为接收外部存储器命令、以及外部逻辑或数学命令并且输出状态。在一个实施例中，除逻辑/数学操作状态之外，状态还可以包括存储器操作状态。

图6描绘了根据一个或多个附加实施例的用于操作存储器装置的示例性方法600的流程图。在602，方法600可以包括在非易失性存储器的存储器组的数据缓冲器处接收写入数据和写入地址。在604，方法600可以包括接收与写入数据有关的数据命令，在606，方法600可以包括可选地接收用于实施数据命令的命令数据。命令数据可以包括命令变量(例如，值、运算符、变量等)、命令过滤器、命令算法、命令参数、查询准则(或标准)、待操作的数据(单独或与读取数据一起)等或者其适当的组合。在608，方法600可以包括根据命令和可选的命令数据处理写入数据。在610，对逻辑命令是否成功进行判定。如果成功，则方法600可以进行到612；如果不成功，则方法600进行到616并输出逻辑命令的处理失败。在612，方法600可以包括在存储器组的写入地址处写入已处理的写入数据。在614，方法600可以包括输出成功处理和写入状态。

在一个实施例中，方法600可以进一步包括响应于未成功地执行数据命令并产生已处理数据，输出数据错误。在其他实施例中，方法600可以进一步包括响应于存储器装置将已处理数据写入存储器组的写入地址失败而输出写入错误。在更进一步的实施例中，方法600可以包括响应于数据命令的成功执行并且响应于将已处理数据写入存储器组的写入地址而输出命令成功。在替代或附加实施例中，方法600可以包括除数据命令之外接收命令变量。例如，根据数据命令处理写入数据可以进一步包括并入命令变量。

图7描绘了根据本发明的替代或附加实施例的用于操作存储器装置的示例性方法700的流程图。在702，方法700可以包括在非易失性存储器的存储器组的接口处接收写入数据、读取地址和写入地址。在一个实施例中，写入数据可以被保存在数据缓冲器的第一区段。在704，方法700可以包括接收与数据、读取地址和写入地址有关的逻辑命令。逻辑命令可以指逻辑或数学操作，存储器装置被编程为识别逻辑或数学操作，并且逻辑或数学操作被配置为利用处理硬件或软件来实施。在706，方法700可以包括与逻辑命令一起可选地接收与逻辑命令有关的命令数据。命令数据可以包括逻辑/数学变量、逻辑/数学过滤器、逻辑/数学运算符、逻辑/数学算法、逻辑/数学参数、查询准则(标准)、待操作的数据等或者其适当的组合。在708，方法700可以包括将存储数据从存储器组的读取地址获取到数据缓冲器的第二区段，在710，方法700可以包括确定读取是否成功。响应于成功读取，方法700可以进行到714。响应于未成功读取，方法700可以进行到712，并且可以包括响应于逻辑命令输出读取失败。

在714，方法700可以包括处理来自数据缓冲器的第二区段的读取数据以及来自数据缓冲器的第一区段的写入数据。处理可以是根据逻辑命令，并且可选地并入或作为命令数据的函数。在716，对处理是否成功进行判定。响应于未成功处理，方法700可以进行到718，并且可以包括响应于逻辑命令输出处理失败。响应于成功处理，方法700可以进行到720并将已处理数据写入存储器组的写入地址。在722，方法700可以包括输出处理成功以及已处理数据的写入状态。

图8示出了根据本发明的附加实施例的用于操作存储器装置的示例性方法800的流程图。在802，方法800可以包括在非易失性存储器的存储器组的命令接口处接收读取命令和读取地址。在804，方法800可以包括接收与存储在读取地址处的数据有关的逻辑命令。逻辑命令可以指逻辑或数学操作，存储器装置被编程为识别逻辑或数学操作，并且逻辑或数学操作被配置为利用处理硬件或软件来实施。在806，方法800可以包括与逻辑命令一起可选地接收与逻辑命令有关的命令数据。命令数据可以包括逻辑/数学变量、逻辑/数学过滤器、逻辑/数学运算符、逻辑/数学算法、逻辑/数学参数、查询准则(标准)、待操作的数据等或者其适当的组合。在808，方法800可以包括响应于读取命令将读取数据从读取地址中传输到数据缓冲器。在810，可以对将读取数据从读取地址传输到数据缓冲器是否成功进行判定。如果不成功，则方法800可以进行到812，在812，响应于读取命令输出读取失败。否则，方法800可以进行到814。

在814，方法800可以包括根据逻辑命令并且可选地根据命令数据来处理读取数据。在816，对读取数据的处理是否成功进行判定。如果不成功，则方法800可以进行到818并响应于逻辑命令输出处理失败。如果读取数据的处理成功，则方法800可以进行到820，在820中，响应于读取命令和逻辑命令输出已处理数据。

图9示出了根据本发明的附加实施例的用于操作存储器装置的示例性方法900的流程图。在902，方法900可以包括在非易失性存储器的存储器组的命令接口处接收读取命令和读取地址。在904，方法900可以包括接收与存储在读取地址处的数据有关的逻辑命令、以及重写地址。逻辑命令可以引用逻辑或数学操作，存储器装置被编程以识别逻辑或数学操作，并且逻辑或数学操作被配置为利用处理硬件或软件来实施。在906，方法900可以包括与逻辑命令一起可选地接收与逻辑命令有关的命令数据。命令数据可以包括逻辑/数学变量、逻辑/数学过滤器、逻辑/数学运算符、逻辑/数学算法、逻辑/数学参数等或者其适当的组合。在908，方法900可以包括响应于读取命令将读取数据从读取地址传输到数据缓冲器。在910，可以对将读取数据从读取地址传输到数据缓冲器是否成功进行判定。如果不成功，则方法900可以进行到912，在912中，响应于读取命令输出读取失败。否则，方法900可以进行到914。

在914，方法900可以包括根据逻辑命令并且可选地根据命令数据来处理读取数据。在916，对读取数据的处理是否成功进行判定。如果不成功，则方法900可以进行到918并响应于逻辑命令输出处理失败。如果读取数据的处理成功，则方法900可以进行到920，在920中，响应于读取命令和逻辑命令，已处理数据被写入到存储器组的重写地址。

图10描绘了根据又一其它实施例的用于操作非易失性存储器装置的存储器组的示例性方法1000的流程图。在1002，方法1000可以包括在存储器组的输入接口处接收读取命令、读取地址和输入数据。在1004，方法1000可以包括在数据缓冲器的第一区段保存输入数据。在1006，方法1000可以包括接收与读取命令、读取地址和输入数据有关的逻辑命令。逻辑命令可以引用逻辑或数学操作，存储器装置被编程以识别逻辑或数学操作，并且逻辑或数学操作被配置为利用处理硬件或软件来实施。在1008，方法1000可以包括与逻辑命令一起可选地接收与逻辑命令有关的命令数据。命令数据可以包括逻辑/数学变量、逻辑/数学过滤器、逻辑/数学运算符、逻辑/数学算法、逻辑/数学参数、查询准则(标准)、待操作的数据等或者其适当的组合。在1010，方法1000可以包括将读取数据从读取地址传输到数据缓冲器的第二区段中。在1012，方法1000可以对向数据缓冲器的第二区段传输读取数据是否成功进行判定，如果成功，则方法1000可以进行到1016。否则，方法1000可以进行到1014，并且可以包括响应于读取命令输出读取失败。

在1016，方法1000可以包括根据逻辑命令并且可选地根据命令数据处理来自数据缓冲器的第二区段的读取数据和来自数据缓冲器的第一区段的输入数据。在1018，方法1000可以对处理是否成功进行判定。如果不成功，则方法1000可以进行到1020，并响应于读取命令和逻辑命令输出处理失败。如果成功，则方法1000可以进行到1022并响应于读取命令和逻辑命令输出已处理数据。

图11描绘了根据另外的附加实施例的用于操作非易失性存储器装置的存储器组的示例方法1100的流程图。在1102，方法1100可以包括在存储器组的输入接口处接收读取命令、读取地址和输入数据。在1104，方法1100可以包括在数据缓冲器的第一区段保存输入数据。在1106，方法1100可以包括接收与读取命令、读取地址和输入数据有关的逻辑命令、以及用于写入已处理数据的重写地址。逻辑命令可以引用逻辑或数学操作，存储器装置被编程以识别逻辑或数学操作，并且逻辑或数学操作被配置为利用处理硬件或软件来实施。在1108，方法1100可以包括与逻辑命令一起可选地接收与逻辑命令有关的命令数据。命令数据可以包括逻辑/数学变量、逻辑/数学过滤器、逻辑/数学运算符、逻辑/数学算法、逻辑/数学参数、查询准则(标准)、待操作的数据等或者其适当的组合。在1110，方法1100可以包括将读取数据从读取地址传输到数据缓冲器的第二区段。在1112，方法1100可以对向数据缓冲器的第二区段传输读取数据是否成功进行判定，如果成功，则方法1100可以进行到1116。否则，方法1100可以进行到1114，并且可以包括响应于读取命令输出读取失败。

在1116，方法1100可以包括根据逻辑命令并且可选地根据命令数据处理来自数据缓冲器的第二区段的读取数据和来自数据缓冲器的第一区段的输入数据。在1118，方法1100可以对处理是否成功进行判定。如果不成功，则方法1100可以进行到1120并响应于读取命令和逻辑命令输出处理失败。如果成功，则方法1100可以进行到1122并响应于读取命令和逻辑命令将已处理数据写入重写地址。

图12描绘了本发明的一个或多个附加实施例中的用于操作非易失性存储器的存储器组的示例性方法1200的流程图。在1202，方法1200可以包括接收读取命令、读取地址、查询命令和查询准则。在至少一个实施例中，查询命令是所公开的逻辑命令的非限制性示例，并且查询准则是所公开的命令数据的非限制性示例。在1204，方法1200可以包括将数据从读取地址中读取到数据缓冲器中。在1210，方法1200可以对读取是否成功进行判定，如果成功，则进行到1206。如果不成功，则方法1200可以进行到1208并响应于读取命令和查询命令输出读取失败。在1210，方法1200可以包括与满足查询命令结合将读取数据相对于查询准则进行检查。在1212，方法1200可以确定读取数据是否与查询匹配。如果匹配，则方法1200可以进行到1216，在1216中，方法1200可以包括响应于读取命令和查询命令输出读取数据。否则，如果不匹配，则方法1200可以进行到1214，并且包括针对读取命令和查询命令输出查询不匹配。

图13描绘了本发明的更进一步的实施例中的用于操作非易失性存储器的存储器组的示例性方法1300的流程图。在1302，方法1300可以包括接收写入命令、写入地址、查询命令和查询准则。在至少一个实施例中，查询命令是所公开的逻辑命令的非限制性示例，并且查询准则是所公开的命令数据的非限制性示例。在1304，方法1300可以包括接收写入数据和将写入数据保存到数据缓冲器。在1306，方法1300可以包括与执行查询命令结合将写入数据相对于查询准则进行检查。在1308，方法1300可以对查询是否与结果匹配进行判定。如果查询不匹配，则方法1300可以进行到1310，并且可以包括响应于读取命令和查询命令输出查询不匹配。如果查询匹配，则方法1300可以取而代之进行到1312，并且可以包括响应于查询匹配将写入数据写入到写入地址。在1314，方法1300可以包括输出成功查询和写入状态。

为了为所公开的主题的各个方面提供上下文，图14以及以下讨论旨在提供对可以实现或处理所公开主题的各个方面的适当环境的简要、一般性描述。虽然上文以电子存储器或架构以及用于操作这种存储器或架构的处理方法的一般上下文描述了主题，但本领域技术人员将认识到，也可以结合其他架构或处理方法实现主题公开。此外，本领域技术人员将理解，所公开的处理可以单独地或与主机计算机(例如，下文的图15的计算机1502)一起使用处理系统或计算机处理器来实施，处理系统或计算机处理器可以包括单处理器或多处理器计算机系统、小型计算装置、大型计算机、个人计算机、手持计算装置(例如，PDA、智能电话、手表)、基于微处理器的消费性或工业电子产品或者可编程消费性或工业电子产品等。示出的方面也可以在分布式计算环境中实施，在分布式计算环境中，任务由通过通信网络链接的远程处理装置执行。然而，一些(否则全部)主题创新可以在独立的电子装置(例如，存储卡、闪存模块、可移动存储器等)上实施。在分布式计算环境中，程序模块可以位于本地和远程存储器存储模块或装置中。

图14示出了一个或多个所公开的实施例中的存储器装置的存储器组1402的示例性操作和控制环境1400的框图。在一个或多个实施例中，存储器组1402可以是多组存储器装置的多个存储器组中的一个。在本发明的至少一个方面中，存储器组1402可以包括从各种存储器单元技术中选择的存储器。在至少一个实施例中，存储器组1402可以包括以紧凑的二维或三维架构布置的两端子存储器技术。合适的两端子存储器技术可以包括电阻性开关存储器、导电桥接存储器、相变存储器、有机存储器、磁阻存储器等或者前述存储器的适当组合。在又一个实施例中，存储器组1402可以被配置为根据第一组配置(例如，MLC、SLC、操作电压、时钟速度、延迟等)来操作，第一组配置至少部分上不同于多组存储器装置的第二存储器组的第二组配置。

列控制器1406和感测放大器1408可以形成为与存储器组1402相邻。此外，列控制器1406可以被配置为激活(或识别以激活)存储器组1402的位线的子集。列控制器1406可以利用由基准和控制信号发生器(多个)1418提供的控制信号来激活以及操作位线子集中的各个位线子集，向这些位线施加合适的编程、擦除或读取电压。未启动位线可以保持在抑制电压(也通过基准和控制信号发生器(多个)1418施加)，以减轻或避免对这些未启动位线的位-干扰影响。

此外，操作和控制环境1400可以包括行控制器1404。行控制器1404可以形成为与存储器组1402的字线相邻并与其电连接。此外，利用基准和控制信号发生器(多个)1418的控制信号，行控制器1404可以用适当的选择电压选择特定行的存储器单元。此外，行控制器1404可以通过在所选的字线上施加适当的电压来便于编程、擦除或读取操作。

感测放大器1408可以从由列控制器1406和行控制器1404选择的、存储器组1402的启动的存储器单元中读取数据或将数据写入其中。从存储器组1402中读取的数据可以被供应到输入和输入/输出缓冲器1412(例如，在一些实施例中，包括数据缓冲器和命令缓冲器)。同样，待写入存储器组1402的数据可以从输入和输入/输出缓冲器1412中接收，并写入到存储器组1402的启动的存储器单元。

可以设置处理逻辑1430以实现逻辑或数学操作。在输入/输出缓冲器1412处接收的逻辑命令可以提供给处理逻辑1430以实施逻辑或数学操作(例如，根据预存储的指令、根据配置的逻辑电路等)。也可以在输入/输出缓冲器1412处接收与逻辑或数学操作有关的命令数据，例如命令变量、过滤器、运算符、算法、参数、查询、输入数据等。可以对保存在输入/输出缓冲器1412处的数据实施逻辑或数学操作，无论是已经从存储器组1402读取的数据，还是由主机提供以被处理并写入存储器组1402中的数据，或是其适当的组合。在一些实施例中，处理逻辑1430可以独立于存储器操作(例如，读取操作、写入操作、擦除操作等)的成功或失败，另外输出逻辑或数学操作的成功或失败结果。

时钟源(多个)1410可以供应各自的时钟脉冲，以便于行控制器1404和列控制器1406的读取、写入和编程操作的时序。时钟源(多个)1410可以响应于由操作和控制环境1400接收的外部或内部命令，进一步有助于字线或位线的选择。输入和输入/输出缓冲器1412可以包括命令和地址输入以及双向数据输入和输出。通过命令和地址输入提供指令，并且在双向数据输入和输出上传输待写入到存储器组1402的数据以及从存储器组1402中读取的数据，而有助于连接到外部主机装置，例如计算机或其他处理装置(未示出，但参见例如，下文的图10的计算机1002)。

输入和输入/输出缓冲器1412可以被配置为接收写入数据、接收擦除指令、接收状态或维护指令、输出读出数据、输出状态信息、并接收地址数据和命令数据以及各个指令的地址数据。地址数据可以通过地址寄存器1410传输到行控制器1404和列控制器1406。此外，输入数据经由在感测放大器1408与输入和输入/输出缓冲器1412之间的信号输入线被传输到存储器组1402，并且输出数据从存储器组1402经由从感测放大器1408到输入和输入/输出缓冲器1412的信号输出线接收。输入数据可以从主机装置接收，输出数据可以通过I/O总线传输到主机设备。

可以将从主机装置接收到的命令供应到命令接口1416。命令接口1416可以被配置为从主机装置中接收外部控制信号，并且对输入到输入和输入/输出缓冲器1412的数据是写入数据、命令还是地址进行判定。输入命令可以传输到状态机1420。

状态机1420可以被配置为管理存储器组1402(以及多组存储器阵列的其他存储器组)的编程和重新编程。提供给状态机1420的指令根据控制逻辑配置来实施，使得状态机1420能够管理读取、写入、擦除、数据输入、数据输出和与存储器组1402相关联的其它功能。在一些方面，状态机1420可以发送和接收关于各种命令的成功接收或执行的应答和否定应答。在进一步的实施例中，状态机1420可以解码并实施状态相关命令、解码并实施配置命令等。

为了实施读取、写入、擦除、输入、输出等功能，状态机1420可以控制时钟源(多个)1408或基准并控制信号发生器(多个)1418。对时钟源(多个)1408的控制可以使输出脉冲被配置为有助于行控制器1404和列控制器1406实施特定功能。例如，输出脉冲可以通过列控制器1406传输到所选位线，或者例如，通过行控制器1404传输到字线。

结合图15，下面描述的系统和处理可以在诸如单个集成电路(IC)芯片、多个IC、专用集成电路(ASIC)等的硬件中实现。此外，不应认为每个处理中出现部分或全部处理块的顺序是限制性的。相反，应当理解，可以以各种顺序执行一些处理块，并且本文中不能明确说明所有顺序。

参考图15，用于实现所要求保护的主题的各个方面的适当操作环境1500包括计算机1502。计算机1502包括处理单元1504、系统存储器1506、编码解码器1535和系统总线1508。系统总线1508将包括但不限于系统存储器1506的系统部件耦接至处理单元1504。处理单元1504可以是各种可用处理器中的任意一个。双微型处理器和其他多处理器架构也可以用作处理单元1504。

系统总线1508可以是多种总线结构(多个)中的任一种，多种总线结构包括存储器总线或存储器控制器、外围总线或外部总线和/或使用任意各种可用总线架构的本地总线，可用总线架构包括但不限于工业标准架构(ISA)、微通道架构(MSA)、扩展ISA(EISA)、智能驱动电子产品(IDE)、VESA本地总线(VLB)、外围组件互连(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储卡国际协会总线(PCMCIA)、火线(IEEE1394)和小型计算机系统接口(SCSI)。

在各种实施例中，系统存储器1506包括易失性存储器1510和非易失性存储器1514，它们可以采用所公开的存储器架构中的一种或多种。基本输入/输出系统(BIOS)被存储在非易失性存储器1512中，基本输入/输出系统包含基本例程以在例如启动期间在计算机1502内在元件之间传输信息。此外，根据本创新，编码解码器1535可以包括编码器或解码器中的至少一个，其中，编码器或解码器中的至少一个可以由硬件、软件或硬件和软件的组合构成。尽管编码解码器1535被描述为单独的部件，但编码解码器1535可以包含在非易失性存储器1512中。作为说明而不是限制，非易失性存储器1512可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。在至少一些公开的实施例中，非易失性存储器1512可以采用所公开的存储器架构中的一种或多种。此外，非易失性存储器1512可以是计算机存储器(例如，与计算机1502或其主板以物理方式集成)或可移除存储器。可以通过其实施所公开的实施例的适当的可移除存储器的示例可以包括安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)记忆棒等。易失性存储器1510包括用作外部高速缓冲存储器的随机存取存储器(RAM)，并且在各种实施例中还可以采用一种或多种所公开的存储器架构。作为说明而不是限制，RAM可以以多种形式可用，例如，静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDR SDRAM)和增强SDRAM(ESDRAM)等。

计算机1502还可以包括可移除/不可移除、易失性/非易失性计算机存储器介质。图15作为示例示出了磁盘存储器1514。磁盘存储器1514包括但不限于诸如磁盘驱动器、固态磁盘(SSD)软盘驱动器、磁带驱动器、Jaz驱动器、Zip驱动器、LS-100驱动器、闪存卡或记忆棒的装置。此外，磁盘存储器1514可以单独地包括存储器介质，或者可以与其他存储器介质结合，其他存储器介质包括但不限于诸如紧凑型光盘ROM装置(CD-ROM)、CD可记录驱动器(CD-R驱动器)、CD可重写驱动器(CD-RW驱动器)或数字多用途磁盘ROM驱动器(DVD-ROM)的光盘驱动器。为了便于将磁盘存储器1514连接到系统总线1508，通常使用可移除或不可移除的接口，例如，接口1516。应当理解，磁盘存储器1514可以存储与用户相关的信息。这种信息可以存储在服务器上或者提供给服务器或提供给在用户装置上运行的应用。在一个实施例中，可以通知用户(例如，通过输出装置1536)存储到磁盘存储器1514和/或传输到服务器或应用的信息的类型。可以提供给用户机会选择加入或选择退出用服务器或应用收集和/或共享这种信息(例如，通过从输入装置(多个)1528输入)。

应当理解，图15描绘了在适当的操作环境1500中描述的在用户和基本计算机资源之间充当媒介的软件。这种软件包括操作系统1518。可以存储在磁盘存储器1514上的操作系统1518用于控制和分配计算机1502的资源。应用1520利用由操作系统1518通过程序模块1524对资源的管理、以及存储在系统存储器1506中或磁盘存储器1514上的诸如开机/关机异动表等的程序数据1526。应当理解，所要求保护的主题可以用各种操作系统或操作系统的组合来实施。

用户通过输入装置(多个)1528向计算机1502输入命令或信息。输入装置1528包括但不限于诸如鼠标、轨迹球、触控笔、触摸板、键盘、麦克风、操纵杆、游戏板、卫星天线、扫描仪、电视调谐卡、数字相机、数字摄像机、网络摄像机等的指向装置。这些和其他输入装置经由接口端口(多个)1530通过系统总线1508连接到处理单元1504。例如，接口端口(多个)1530包括串行端口、并行端口、游戏端口和通用串行总线(USB)。输出装置(多个)1536使用与输入装置(多个)1528相同类型的端口中的一部分端口。因此，例如，USB端口可以用于向计算机1502供应输入并将信息从计算机1502输出到输出装置1536。设置输出适配器1534以说明在其他输出装置中存在一些需要特殊适配器的诸如监视器、扬声器和打印机的输出装置。作为说明而不是限制，输出适配器1534可以包括视频卡和声卡，视频卡和声卡提供输出装置1536与系统总线1508之间的连接方式。应当注意，其他装置和/或装置的系统提供诸如远程计算机(多个)1538的输入和输出能力。

计算机1502可以使用与一个或多个远程计算机(例如远程计算机(多个)1538)的逻辑连接而在网络环境中操作。远程计算机(多个)1538可以是个人计算机、服务器、路由器、网络PC、工作站、基于微型处理器的装置、同级装置、智能电话、平板电脑或其他网络节点，并且通常包括关于计算机1502描述的许多元件。为了简洁起见，仅远程计算机(多个)1538被图示有存储器储存装置1540。远程计算机(多个)1538通过网络接口1542逻辑地连接到计算机1502，然后通过通信连接1544连接。网络接口1542包括有线和/或无线通信网络，例如，局域网(LAN)和广域网(WAN)以及蜂窝网络。LAN技术包括光纤分布式数据接口(FDDI)、铜线分布式数据接口(CDDI)、以太网、令牌环等。WAN技术包括但不限于点对点链路、诸如综合业务数字网(ISDN)及其变体的电路交换网、封装交换网和数字用户线(DSL)。

通信连接(多个)1544是指用于将网络接口1542连接到系统总线1508的硬件/软件。虽然通信连接件1544虽是为了清楚说明而位于计算机1502内部，但它也可以在计算机1502的外部。连接到网络接口1542所需的硬件/软件包括(仅用于示例性目的)内部和外部技术，例如，包括正规电话级调制解调器的调制解调器、电缆调制解调器与DSL调制解调器、ISDN适配器、以及有线与无线以太网络卡、集线器、以及路由器。

本发明的所示方面也可以在分布式计算环境中实施，在分布式计算环境中，特定任务由通过通信网络链接的远程处理装置执行。在分布式计算环境中，程序模块或存储的信息、指令等可以位于本地或远程存储器储存装置中。

此外，应当理解，为了实现本发明的实施例，本文描述的各种部件可以包括电路(多个)，电路(多个)可以包括具有适当值的部件和电路元件。此外，可以理解，可以在一个或多个IC芯片上实施各种部件中的许多部件。例如，在一个实施例中，可以在单个IC芯片中实施一组部件。在其他实施例中，在单独的IC芯片上制造或实施一个或多个相应部件。

如本文所使用的，术语“部件”、“系统”、“架构”等旨在指计算机或电子相关实体，可以是硬件、硬件和软件的组合、软件(例如，在执行中)或固件。例如，部件可以是一个或多个晶体管、存储器单元、晶体管或存储器单元的布置、门阵列、可编程门阵列、专用集成电路、控制器、处理器、在处理器上运行的进程、对象、可执行文件、访问半导体存储器或与半导体存储器介接的程序或应用、计算机等或其适当的组合。部件可以包括可擦除编程(例如，至少部分地存储在可擦除存储器中的处理指令)或硬编程(例如，在制造时烧入不可擦除存储器中的处理指令)。

举例来说，从存储器执行的进程和处理器都可以是部件。作为另一个示例，架构可以包括下列的配置：电子硬件(例如，并联或串联晶体管)、处理指令和处理器，其以适合于电子硬件的布置的方式实现处理指令。此外，架构可以包括单个部件(例如，晶体管、门阵列、…)或部件的布置(例如，晶体管的串联或并联布置、与程序电路连接的门阵列、电源线、电接地、输入信号线和输出信号线等)。系统可以包括一个或多个部件以及一个或多个架构。一个示例性系统可以包括切换块架构，切换块架构包括交叉输入/输出线和通道栅极晶体管、以及电源(多个)、信号发生器(多个)、通信总线(多个)、控制器、I/O接口、地址寄存器等。应当理解，在定义上预期会有一些重叠，并且架构或系统可以是独立的部件，或者是另一架构、系统等的部件。

除上述之外，所公开的主题可以实施为使用典型的制造、编程或工程技术的制品，来生产硬件、固件、软件或其任何适当的组合以控制电子装置来实施所公开的主题。本文使用的术语“设备”和“制品”旨在包含电子装置、半导体装置、计算机或可以从任意的计算机可读装置、载体或介质访问的计算机程序。计算机可读介质可以包括硬件介质或软件介质。此外，介质可以包括非临时介质或传输介质。在一个示例中，非临时介质可以包括计算机可读取硬件介质。计算机可读取硬件介质的具体示例可以包括但不限于，磁存储装置(例如，硬盘、软盘、磁条…)、光盘(例如，光盘(CD)、数字通用光盘(DVD)…)、智能卡和闪存装置(例如，卡、棒、键驱动器…)。计算机可读传输介质可以包括载波等。当然，本领域技术人员将认识到，在不脱离所公开主题的范围或精神的情况下，可以对配置进行许多修改。

上述内容包括主题创新的示例。当然，不可能为了描述主题创新而描述每一个可想象的部件或方法的组合，但本领域技术人员可以认识到，主题创新的许多进一步组合和排列是可能的。因此，所公开的主题旨在包含属于本发明的精神和范围内的所有这种改变、修改和变更。此外，就用语“包括”、“具有”或“有”和其变形用于详细描述或权利要求书的方面来说，此类用语意味着与用语“包括”或“包含”类似的可兼性，而在当作权利要求书中的转折词使用时诠释为“包括”。

此外，本文使用“示例性”一词是指用作示例、实例或说明。本文中描述为“示例性”的任何方面或设计不一定被解释为比其它方面或设计较佳或有利。相反，使用示例性一词是为了以具体的方式呈现概念。如在本申请中所使用的，术语“或”旨在指包容性的“或”而不是排他性的“或”。也就是说，除非另有说明或上下文清楚说明，否则“X使用A或B”旨在指任意自然包容性排列。也就是说，如果X使用A；X使用B；或者X使用A和B，那么在任意上述情况下都满足“X使用A或B”。此外，本申请和所附权利要求中使用的术语“一”和“一个”一般应解释为“一个或多个”，除非另有说明或上下文清楚说明以单数形式表示。

此外，详细描述的一些部分已经以电子存储器内的数据位的算法或处理操作的形式给出。这些处理描述或表示为本领域技术人员为了有效传达其努力成果的内容赋予同样具有通常知识者所运用的机制。一般来说，处理被认为是导致预期结果的作用的自兼容序列。该些作用需要物理量的物理操纵。通常，尽管非属必要，这些量以能够存储、传输、组合、比较和/或以其他方式操纵的电信号和/或磁信号的形式存在。

事实证明，将这些信号称为位、值、元件、符号、字符、术语、数字等是方便的，这主要是由于常用的原因。然而，应当记住，所有这些和类似的术语都与适当的物理量相关联，只是应用于这些量的方便标签。除非另有具体叙述或前述论述显而易见，否则应当理解，在所公开的主题中，使用诸如处理、运算、复制、模拟、判定或传输等术语的讨论是指处理系统和/或类似的消费性或工业电子装置或机器的动作和处理，处理系统和/或类似的消费性或工业电子装置或机器将电子装置(多个)的电路、寄存器或存储器中表示为物理(电气或电子)量的数据或信号操作或转换为在机器或计算机系统存储器或寄存器或其他这种信息存储、传输和/或显示装置中类似地表示为物理量的其他数据或信号。

关于上述部件、架构、电路、处理等执行的各种功能，除非另有说明，否则用于描述这种部件的术语(包括对“手段”的引用)旨在对应于执行描述的部件(例如，功能等同形式)的指定功能的任意部件，即使在结构上与执行实施例的示例性方面所示的本文中的功能的所公开结构不均等也如此。此外，虽然可以仅针对多个实施方式中的一个来公开特定特征，但可以将这种特征与其他实施方式中的一个或多个其他特征结合，这对于任何给定的或特定的应用来说可能是所期望的和有利的。还将认识到，实施例包括具有用于执行各种处理的作用和/或事件的计算机可执行指令的系统以及计算机可读介质。

Claims (20)

1.一种非易失性存储器装置，包括：

非易失性储存存储器的存储器组；

感测放大器，所述感测放大器被配置为读取存储在所述存储器组的所选子集中的数据；

数据缓冲器，所述数据缓冲器被配置为通过数据接口接收输入数据或通过所述数据接口供应输出数据；以及

处理逻辑单元，所述处理逻辑单元被配置为和执行与从所述非易失性储存存储器获取读取数据或将写入数据存储到所述非易失性储存存储器相关的存储器操作的所述存储器组结合来执行数据命令，其中，所述处理逻辑单元进行下列中的至少一个：

所述处理逻辑单元在所述数据缓冲器将已处理数据作为输出数据供应到所述数据接口之前，与执行所述数据命令结合对所述读取数据进行操作以产生所述已处理数据，或者

所述处理逻辑单元在所述写入数据从所述数据接口被接收到所述数据缓冲器中之后，与执行所述数据命令结合对所述写入数据进行操作以产生所述已处理数据。

2.根据权利要求1所述的非易失性存储器装置，还包括命令接口，所述命令接口用于从主机装置接收所述数据命令和所述存储器操作，其中，存储器命令是读取命令、写入命令或擦除命令，并且其中，所述数据命令不是所述读取命令、所述写入命令或所述擦除命令。

3.根据权利要求2所述的非易失性存储器装置，其中，所述命令接口进一步被配置为接收与所述数据命令有关的变量。

4.根据权利要求3所述的非易失性存储器装置，其中，所述数据命令是条件读取命令，所述变量是读取过滤器，进一步，其中，所述数据缓冲器仅响应于判定所述读取数据与所述读取过滤器匹配与执行所述条件读取结合输出所述已处理数据。

5.根据权利要求2所述的非易失性存储器装置，其中，所述处理逻辑单元包括用于执行逻辑算法的逻辑电路。

6.根据权利要求5所述的非易失性存储器装置，其中，所述数据命令是执行所述逻辑算法的指令，所述处理逻辑单元对所述读取数据或所述写入数据执行所述逻辑算法以产生所述已处理数据。

7.根据权利要求6所述的非易失性存储器装置，其中，所述逻辑算法选自由与运算、或运算以及异或运算组成的组。

8.根据权利要求2所述的非易失性存储器装置，其中：

所述数据命令是对逻辑操作进行指定的操作重写命令；

所述变量包括源地址、目的地址和可选命令变量；并且

所述处理逻辑单元与操作重写的执行结合来执行以下操作，所述操作包括：

将所述源地址处的所述读取数据传输到所述数据缓冲器中；

对所述读取数据执行所述逻辑操作产生所述已处理数据，其中可选地根据所述可选命令变量对所述读取数据执行所述逻辑操作产生所述已处理数据；以及

将所述已处理数据写入所述目的地址。

9.根据权利要求1所述的非易失性存储器装置，其中，

所述处理逻辑单元还包括存储的状态协议，所述状态协议使得所述处理逻辑单元输出所述存储器命令或所述数据命令的执行的状态；并且

所述状态协议指示所述处理逻辑单元响应于所述存储器组执行所述存储器操作的第一失败输出读取或写入失败，其中，所述状态协议指示所述处理逻辑单元响应于所述处理逻辑单元执行所述数据命令的第二失败输出数据命令失败。

10.一种存储器装置的操作方法，包括：

在非易失性存储器的存储器组的数据缓冲器处接收写入数据和写入地址；

接收与所述写入数据有关的数据命令；

根据所述数据命令处理所述写入数据；

响应于所述数据命令的成功执行，产生已处理数据；以及

响应于所述数据命令的成功执行，将所述已处理数据写入所述存储器组的所述写入地址。

11.根据权利要求10所述的方法，还包括响应于未成功地执行所述数据命令并产生所述已处理数据，而输出数据错误。

12.根据权利要求10所述的方法，还包括响应于所述存储器装置将所述已处理数据写入所述存储器组的所述写入地址失败，而输出写入错误。

13.根据权利要求10所述的方法，还包括响应于所述数据命令的成功执行并且响应于将所述已处理数据写入所述存储器组的所述写入地址，而输出命令成功。

14.根据权利要求10所述的方法，还包括除接收所述数据命令之外还接收命令变量。

15.根据权利要求14所述的方法，其中，根据所述数据命令处理所述写入数据还包括并入所述命令变量。

16.一种存储器装置的操作方法，包括：

在非易失性存储器的存储器组处接收读取命令和读取地址；

接收与存储在所述读取地址处的数据有关的数据命令；

将读取数据从所述读取地址传输到数据缓冲器；

响应于所述数据命令的成功执行产生已处理数据；以及

响应于所述数据命令的成功执行将所述已处理数据输出到主机装置。

17.根据权利要求16所述的方法，还包括响应于未成功地执行所述数据命令并产生所述已处理数据，而输出数据错误。

18.根据权利要求16所述的方法，还包括响应于将所述读取数据从所述读取地址传输到所述数据缓冲器失败，而输出读取错误。

19.根据权利要求16所述的方法，还包括除接收所述数据命令之外还接收命令变量。

20.根据权利要求19所述的方法，其中，根据所述数据命令处理所述读取数据还包括并入所述命令变量。

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