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CN111953334A - 用于spmi总线的电平转换器 - Google Patents

用于spmi总线的电平转换器 Download PDF

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CN111953334A
CN111953334A CN202010405186.4A CN202010405186A CN111953334A CN 111953334 A CN111953334 A CN 111953334A CN 202010405186 A CN202010405186 A CN 202010405186A CN 111953334 A CN111953334 A CN 111953334A
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transistor
input
terminal
voltage
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钱德拉·普拉卡什·蒂瓦里
阿南德·希尔瓦尔
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NXP BV
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Abstract

具有快速上升和下降时间以及低电流泄漏的双向电平转换器适合于与使用SPMI总线连接的设备一起使用。所述电平转换器在以不同电压电平操作的第一电压域和第二电压域之间传递信号。所述电平转换器具有从所述第一电压域接收第一信号A并向所述第二电压域输出第二信号B的第一端。第二端接收所述第二信号B并输出所述第一信号A。第一开关位于第一电压源和所述第一端之间，并且第二开关位于第二电压源和所述第二端之间。所述第一开关和所述第二开关可操作以减少所述电平转换器的电流泄漏。

Description

用于SPMI总线的电平转换器
技术领域
本发明总体上涉及一种混合电压逻辑电路，更具体地涉及一种电平转换器电路。
背景技术
电压电平转换器或电平移位器是解决在不同电压域中操作的系统的不同部分之间的电压不兼容性的电路，这在当今的系统中，尤其是在与传统设备接口的系统中是非常普遍的。电平移位器可以被设计为在各种性能水平下跨越宽范围的电压、频率、位宽度和IO类型(开漏极或推挽)。电平转换器也被设计用于标准接口，例如I2C总线、SD卡和SIM卡。
对于使用存储在电池中的能量进行操作的移动设备，低功率和低泄漏是重要的电路设计考虑因素。当今的移动设备通常包括SPMI(系统电源管理接口)总线，该SPMI总线为在多个主设备和多个从设备之间传递信号(SDATA和SCLK)的2线双向接口。
这将有利于具有适于与SPMI总线一起使用的快速的、精确的电平转换器。、
发明内容
在一个实施例中，本发明提供了一种电平转换器，该电平转换器在输入端接收输入信号，并且在输出端生成输出信号。电平转换器包括第一单触发电路、第二单触发电路、第三单触发电路和第四单触发电路，其中第一单触发电路和第三单触发电路各自具有连接到输出端的输出，并且第二单触发电路和第四单触发电路各自具有连接到输入端的输出。第一晶体管具有连接到第一电压源的源极、连接到输入端的漏极以及连接到第一单触发电路的输入的栅极。第二晶体管具有连接到不同于第一电压源的第二电压源的漏极、连接到输出端的源极以及连接到第二单触发电路的输入的栅极。第三晶体管具有连接到输入端的源极、连接到接地的漏极以及连接到第三单触发电路的输入的栅极。第四晶体管具有连接到接地的源极、连接到输出端的漏极以及连接到第四单触发电路的输入的栅极。第一开关与第一晶体管并联连接，并且具有连接到第一电压源的第一端和连接到输入端的第二端。第二开关与第二晶体管并联连接，并且具有连接到第二电压源的第一端和连接到输出端的第二端。
在另一个实施例中，本发明是用于电平转换器的输出驱动器电路，其中电平转换器在输入端接收输入信号，并且在输出端生成输出信号。输出驱动器电路包括第一单触发电路和第二单触发电路以及第一晶体管至第十晶体管。第一单触发电路和第二单触发电路中的每一个都具有输入和输出。第一晶体管具有连接到第一电压源(VCCA)的源极和接收输入信号的缓冲版本的栅极。第二晶体管具有连接到接地的源极和接收输入信号的缓冲版本的栅极。第三晶体管和第四晶体管串联连接，其中第三晶体管的源极连接到第一电压源(VCCA)，第四晶体管的源极连接到第二晶体管的漏极，第三晶体管和第四晶体管的漏极连接在一起，并且第三晶体管和第四晶体管的栅极接收输出使能信号(OE)。第五晶体管和第六晶体管串联连接在第一电压源(VCCA)和接地之间，其中第五晶体管和第六晶体管的漏极连接在一起并且连接到第一单触发电路和第二单触发电路的输出。第七晶体管和第八晶体管串联连接在第一电压源(VCCA)和接地之间，其中第七晶体管和第八晶体管具有连接在一起的漏极和连接到第一单触发电路和第二单触发电路的输出中的相应多个的栅极。第九晶体管具有连接到输入端的源极、连接到输出端的漏极以及由输出使能信号(OE)激活的栅极。第十晶体管具有连接到第一电压源(VCCA)的源极、连接到输出端的漏极以及由输出使能信号(OE)激活的栅极。
在又一个实施例中，本发明提供一种系统，该系统包含：第一电压域，其连接到第一电压源以在第一电压电平(VCCA)下操作；第二电压域，其连接到第二电压源以在不同于所述第一电压电平的第二电压电平(VCCB)下操作；以及电平转换器，其位于所述第一电压和第二电压之间以在其间传递信号，使得从第一电压域传递到第二电压域的第一信号A的电压电平变为第二电压电平，并且从第二电压域传递到第一电压域的第二信号B的电压电平从第二电压电平变为第一电压电平。电平转换器包括接收第一信号A并输出第二信号B的第一端，以及接收第二信号B并输出第一信号A的第二端。第一开关位于第一电压源和第一端之间，并且第二开关位于第二电压源和第二端之间。第一开关和第二开关是可操作以减少电平转换器的电流泄漏。
本发明的各种实施例提供了一种电平转换器。该电平转换器具有低泄漏电流，并且足够快(快速上升和下降时间)，适合于在使用SPMI协议以允许多个主设备与多个从设备通信的系统中使用。
附图说明
当结合附图阅读时，将更好地理解本发明的优选实施例的以下详细描述。本发明通过示例示出，并且不受附图的限制，在附图中，相同的附图标记指示相似的元件。
图1是具有使用SPMI协议与多个从设备通信的主设备的系统的示意框图；
图2是已知的开漏型电平转换器的示意电路图；
图3是用于SPMI总线的逻辑状态的真值表；
图4是根据本发明的优选实施例的单信道电平转换器的简化示意图；以及
图5是根据本发明的实施例的输出驱动器电路的示意电路图。
具体实施方式
对附图的详细描述旨在作为对本发明的当前优选实施例的描述，而并非旨在表示可以实践本发明的唯一形式。应理解，相同或等效的功能可以通过旨在包含在本发明的精神和范围内的不同实施例来实现。
术语“输入”和“输出”是为了方便而使用的，并不一定意味着具有这种名称的信号或端严格地是一个或另一个。例如，在双向电平移位器中，有时A端是输入，在这种情况下B端是输出，但在其它时间，B是输入而A是输出。因此，尽管A端可以被标记为输入端，但是本领域技术人员将理解，A端在其它时间是输出端。
术语“单触发”是指单触发多谐振荡器，其是响应于触发信号生成具有预定宽度的输出脉冲的电路。如本领域的技术人员将了解，可以使用连接到电阻器和电容器的一对晶体管或具有对A和B输入的反馈的运算放大器来实施这种电路。单触发电路是电平转换器中使用的标准电路。本发明将适用于任何单触发电路，因此不提供优选的单触发电路设计。
现在参考图1，示出了系统10的示意框图，该系统10具有以1.2V操作的主设备12，该主设备12与也以1.2V操作的第一从设备14和以1.8V操作的多个第二从设备16通信。主设备12直接与第一从设备14通信，因为它们都以1.2V操作。然而，因为主设备12和第二从设备16具有不同的操作电压，所以通过根据本发明的实施例的电平转换器18来发送在主设备12和第二从设备16之间传递的信号。电平转换器18将由主设备12提供的信号的电压从1.2V转换到1.8V，并且将由第二从设备16提供给主设备12的信号的电压从1.8V转换到1.2V。主设备12使用设置在电平转换器18和第二从设备16之间的总线20与第二从设备16通信，并且因为主设备12与多个从设备14和16通信，所以可以使用SPMI协议。
图2是已知的开漏型电平转换器22的示意电路图。电平转换器22包括第一输出晶体管T1和第二输出晶体管T2、偏置晶体管T3、第一单触发电路24和第二单触发电路26、第一电阻器R1和第二电阻器R2以及栅极偏置电路28。电平转换器22将处于第一电压电平的输入信号转换成处于第二电压电平的输出信号。电平转换器22具有标记为A和B的两个I/O端，因此，如果A在较高电压侧(例如，1.8V)并且B在较低电压侧(例如，1.2V)，则端A上的输入信号在为高时，从1.8V转换，并且以1.2V在端B上输出，而在端B上的输入信号在为高时，从1.2V转换，并且以1.8V在端A上输出。
第一电阻器R1连接在第一电源电压VCCA和第一I/O端A之间，第二电阻器R2连接在第二电源电压VCCB和第二I/O端B之间。第一晶体管具有连接到第一电源电压VCCA的源极、连接到第一I/O端A的漏极以及连接到第一单触发电路24的栅极端，并且第二晶体管具有连接到第二电源电压VCCB的源极、连接到第二I/O端B的漏极以及连接到第二单触发电路26的栅极端。
偏置晶体管T3具有分别连接到第一I/O端A和第二I/O端B的源极端和漏极端，以及连接到栅极偏置电路28的栅极端。栅极偏置电路28生成栅极电压(即，VT+Vcc(A)，其中VT是偏置晶体管T3的阈值电压)以偏置偏置晶体管T3的栅极。可以在转让给NXP B.V.的美国专利第10，181,852号中找到电平转换器22的操作的更多细节和描述。
当电平转换器22工作良好时，第一上拉电阻器R1和第二上拉电阻器R2总是导通的，从而导致泄露电流。此外，信号上升和下降时间不够快，不能满足SPMI总线规范。
图3是SPMI总线的真值表30。图3示出当输入信号从低到高或从高到低时，输出信号跟随输入信号；当输入信号为高或低时，则输出信号应相同(高或低)；当输入信号从高到Z时，则输出信号应保持高；当输入信号从低到Z时，则输出信号应跟随输入信号。
图4是根据本发明的优选实施例的单信道电平转换器40的简化示意图。电平转换器40在第一端42处接收来自第一电压域的输入信号“A”，并且在第二端44处针对第二电压域生成输出信号“B”。
电平转换器40具有第一单触发电路46、第二单触发电路48、第三单触发电路50和第四单触发电路52。第一单触发电路46和第三单触发电路50各自具有连接到输出端44的输入，第二单触发电路48和第四单触发电路52各自具有连接到输入端42的输入。
具有第一晶体管T1，其具有连接到第一电压源VCCA的源极、连接到第一端42的漏极以及连接到第一单触发电路46的输出的栅极。第二晶体管T2具有连接到不同于第一电压源VCCA的第二电压源VCCB的漏极、连接到第二端44的源极以及连接到第二单触发电路48的输出的栅极。第三晶体管T3具有连接到第一端42的漏极、连接到接地的源极以及连接到第三单触发电路50的输出的栅极。第四晶体管T4连接到接地的源极、连接到第二端44的漏极以及连接到第四单触发电路52的输出的栅极。
第一开关S1与第一晶体管T1并联连接。第一开关S1具有连接到第一电压源VCCA的第一端和通过第一电阻器R1连接到第一端42的第二端。因此，可以看出，第一开关S1和第一电阻器R1与第一晶体管T1并联连接。第二开关S2与第二晶体管T2并联连接。第二开关S2具有连接到第二电压源VCCB的第一端和通过第二电阻器R2连接到第二端44的第二端。因此，第二开关S2和第二电阻器R2与第二晶体管T2并联连接。
第一开关S1在输入信号A的上升时间期间被操作为导通。类似地，第二开关S2输入信号B的上升时间期间被操作为导通。相反地，在其它时间，第一开关S1和第二开关S2断开，因此以这种方式，第一开关S1和第二开关S2被配置成减小泄漏电流。开关S1和S2的控制将参照图5更详细地示出。
在操作中，当输入信号A从低到高时，输出信号B被拉高；当输入信号A为高时，输出信号B保持高；当输入信号A从高到低时，输出信号B被拉低；当输入信号A为低时，输出信号B保持低。当B是输入信号而A是输出信号时，电平转换器40在相反方向上类似地工作。更具体地，在这种情况下，当B(端44)从低到高时，A(端42)被拉高；当B为高时，A保持高；当B从高到低时，A被拉低；当B为低时，A保持低。
电平转换器40另外包括一些控制电路54，该控制电路54包括第五晶体管T5、第六晶体管T6、第三电阻器R3和第四电阻器R4以及反相器56和58。第五晶体管T5具有通过第三电阻器R3连接到第一端42的源极、连接到第二端44的漏极以及通过第一反相器56连接到第一端42的栅极，其中反相器56的输入连接到第一端42，反相器56的输出连接到T5的栅极。第六晶体管T6具有连接到第一端42的源极、通过第四电阻器R4连接到第二端44的漏极以及通过第二反相器58也连接到第二端44的栅极，其中反相器58的输入连接到第二端44，反相器58的输出连接到T6的栅极。
控制电路54代表性地示出了电平转换器如何工作，但不是严格的结构，这将参考图5示出和讨论。然而，图4示出了各个开关S1和S2如何由它们相应的输入A和B控制。
当第一端42处的输入A将状态从逻辑低变为逻辑高时，第二单触发电路48和第二晶体管T2将使第二端44被拉高。一旦第二单触发电路48期满，第二端44经由上拉电阻器R2保持在高状态。第五晶体管T5和第六晶体管T6将断开，并且电平转换器40将传递高信号(第二端44将为高)。另一方面，当第一端42处的输入信号A将状态从高变为低时，第四单触发电路52和第四晶体管T4将导通，并且第二端44被拉低。一旦第四单触发电路52期满，第五晶体管T5和第六晶体管T6将第二端44保持在低状态。开关T5和T6仅在第一端42为低时启用。当第一端42为低时，第二开关S2将断开(即，打开)，这减小了泄露电流。当单触发电路52期满时，SPMI总线应具有高Z状态，并且任何主设备或从设备都可以开始使用该总线。
当第二端44是输入时，则当输入B将状态从逻辑低变为逻辑高时，第一单触发电路46和第一晶体管T1将使第一端42被拉高。一旦第一单触发电路46期满，第一端42经由上拉电阻器R1保持在高状态。第五晶体管T5和第六晶体管T6将断开，并且电平转换器40将传递高信号(第一端42将为高)。另一方面，当第二端44处的输入信号B将状态从高变为低时，第三单触发电路50和第三晶体管T3将导通，并且第一端42被拉低。一旦第三单触发电路50期满，第五晶体管T5和第六晶体管T6将第一端42保持在低状态。开关T5和T6仅在第一端42为低时启用。当输入信号(B)为低时，第一开关S1将断开(即，打开)，这减少了泄露电流。当单触发电路50期满时，SPMI总线应具有高Z状态，并且任何主设备或从设备都可以开始使用该总线。
在本发明的一个实施例中，第一电压源VCCA可以小于或等于第二电压源VCCB，并且在一个实施例中，电平转换器40用于具有使用SPMI协议耦合到一个或多个从设备的一个或多个主设备的系统(如图1所示)，其中电平转换器40位于以1.2V操作的主设备和以1.8V操作的一个或多个从设备之间，所以在这种情况下，VCCA是1.2V而VCCB是1.8V。
图5是根据本发明的优选实施例的电平转换器的输出驱动器电路60的示意图。输出驱动器电路包括IO信号“A”和“B”的IO端62和64，以及第一单触发电路66和第二单触发电路68。IO端62和64也分别被称为输入节点和输出节点。输出驱动器电路60也包括第一晶体管T1至第十晶体管T10和第一电阻器R1至第四电阻器R4。
对于本领域技术人员显而易见的是，输出驱动器电路60是电平转换器电路的一半。例如，图5的第一单触发电路66和第二单触发电路68与图4的第一单触发电路46和第三单触发电路50(或者与图4的第二单触发电路48和第四单触发电路52)相比较，并且开关S1类似于T10。输出驱动器电路60在IO端62处接收输入信号A，并且在IO端64处生成输出信号B。
用于将B电平转换为A电平的电路是类似的，不同之处在于输入将是VCCB而不是VCCA、B_buff而不是A_buff的、B而不是A，然后输出将是A而不是B，因此未示出单独的但基本上相同的示意图。
第一晶体管T1具有连接到第一电压源(VCCA)的源极和接收输入信号A的缓冲版本(A_buff)的栅极。如本领域技术人员将理解的，可以使用一个或多个反相器对或缓冲器电路，或者通过用于噪声容限的施密特(Schmitt)触发器然后通过缓冲器电路输入信号A，来生成缓冲输入信号A_buff。第二晶体管T2具有连接到接地的源极和接收缓冲输入信号A_buff的栅极。因此，第一晶体管T1和第二晶体管T2的栅极连接在一起。
第三晶体管T3和第四晶体管T4串联连接在第一电压源VCCA和第二晶体管T2的漏极之间。即，第三晶体管T3的源极连接到第一电压源(VCCA)，第四晶体管的源极连接到第二晶体管T2的漏极，第三晶体管T3和第四晶体管T4的漏极连接在一起，并且第三晶体管和第四晶体管的栅极接收输出使能信号(OE)。
输出使能信号OE是由用于启用输出驱动器电路60的控制电路生成的信号。在当前实施例中，当OE为高时，则电路60被启用并且作为电平移位器，而当OE为低时，电路60被禁用。
第五晶体管T5和第六晶体管T6串联连接在第一电压源(VCCA)和接地之间，其中第五晶体管T5和第六晶体管T6的漏极连接在一起并连接到第一单触发电路66和第二单触发电路68的输入，第五晶体管T5的源极连接到VCCA，并且第六晶体管T6的源极连接到接地。第五晶体管T5和第六晶体管T6的栅极连接在一起，并且连接到第一晶体管T1、第三晶体管T3和第四晶体管T4的漏极。
第七晶体管T7和第八晶体管T8串联连接在第一电压源(VCCA)和接地之间。第七晶体管T7和第八晶体管T8具有通过电阻器R3和R4连接在一起的漏极，以及连接到第一单触发电路66和第二单触发电路68的输出中的相应多个的栅极。第九晶体管T9具有连接到输入端62的源极、连接到输出端64的漏极以及由输出使能信号(OE)激活的栅极。即，栅极连接到第三晶体管T3和第四晶体管T4的漏极之间的节点，并且还连接到第一晶体管T1的漏极。第十晶体管T10具有连接到第一电压源(VCCA)的源极、连接到输出端64的漏极以及由输出使能信号(OE)激活的栅极。因此，与晶体管T9一样，晶体管T10的栅极连接到第三晶体管T3和第四晶体管T4的漏极之间的节点，并且还连接到第一晶体管T1的漏极。
第一电阻器R1连接在第十晶体管T10的漏极和输出端64之间(即，与图4中的R1相同)。第二电阻器R2连接在第九晶体管的漏极和输出端64之间。第三电阻器R3和第四电阻器R4串联连接在第七晶体管T7和第八晶体管T8的漏极之间，并且第三电阻器R3和第四电阻器R4之间的节点连接到输出端64。
第一单触发电路66和第二单触发电路68分别使用晶体管T7和T8将输出节点64处的输出信号B从低驱动到高以及从高驱动到低。即，第七晶体管T7与第一单触发电路66一起工作以将输出信号(即，输出节点64)从低拉到高，并且第八晶体管T8与第二单触发电路68一起工作以将输出信号(即，输出节点64)从高拉到低。例如，可以通过使用小于10纳秒的单触发持续时间来实现SPMI总线定时。
当输出节点64为高时，在第一单触发电路66期满之后，第十晶体管T10和第一电阻器R1上拉输出节点64，而当输出为低时，在第二单触发电路68期满之后，第九晶体管T9和第二电阻器R2将输出节点64保持低。因此，在SPMI总线停放周期期间，第九晶体管T9和第二电阻器R2将输出节点64保持在低高Z状态。当输出节点64为低时，第十晶体管T10切断上拉路径，而第九晶体管T9将在高周期期间切断从B到A(或从A到B)的路径。OE信号用于控制上拉逻辑以及用于总线停放周期的开关。
如上所述，为了实施电平转换器，将提供输出缓冲器电路60中的另一个。在电路60在接收到信号A时生成信号B的情况下，当提供了B时，第二缓冲器电路将用于生成A，并且电路60将接收B_buff信号而不是A_buff信号。
再次参考图1，在具有连接到位于第二电压域中的多个从设备16的位于第一电压域中的一个或多个主设备12的系统中，本发明的电平转换器18是有益的，例如，其中一个或多个主设备12以1.2V操作而多个从设备16以1.8V操作，并且从设备16通过SPMI总线20耦合到主设备。还可以有耦合到以1.2V操作的主设备12的一个或多个附加从设备14。
在这种情况下，系统10包括：第一电压域，其连接到第一电压源以在第一电压电平(VCCA)下操作；第二电压域，其连接到第二电压源以在不同于第一电压电平的第二电压电平(VCCB)下操作；以及电平转换器18，其位于第一和第二电压域之间以在其间传递信号，使得从第一电压域传递到第二电压域的第一信号A的电压电平被电平转换器18变为第二电压电平，并且从第二电压域传递到第一电压域的第二信号B的电压电平被电平转换器18从第二电压电平变为第一电压电平。
电平转换器18包括接收第一信号A并输出第二信号B的第一端，以及接收第二信号B并输出第一信号A的第二端；以及位于第一电压源VCCA和第一端(图4中的S1)之间的第一开关和位于第二电压源(VCCB)和第二端之间的第二开关(图4中的S2)，其中第一开关S1和第二开关S2可操作以减少电平转换器的电流泄漏。因此，第一开关S1和第二开关S2在输入信号的上升时间期间导通，从而防止从第一端到第二端以及从第二端到第一端的电流泄漏。
本发明的电平转换器具有能够根据SPMI总线协议操作的优点，其中例如Hi-Z状态被保持并且信号上升和下降时间在规范内。另一个优点是，由于开关S1和S2的使用，电路具有低泄露电流。该电路也比传统的电平转换器消耗更少的功率，因为没有到接地的DC路径。本发明的电平转换器可以用于推挽应用或开漏极应用。虽然本发明主要被设计成作为用于SPMI的级别转换器，从1.2V到1.8V操作，反之亦然，但是该电路可以用于I2C应用的开漏极配置。本发明的电平转换器也可以用作高电容性总线的总线驱动器或缓冲器。本发明还可以用于I3C应用，其中存在推挽和开漏极的组合。如果存在高电容性负载，则本发明的电路还可以用作I2C应用中的缓冲器，以改善上升和下降时间。
在描述晶体管时，术语栅极端和栅极、漏极端和漏极以及源极端和源极已经互换使用。术语高和低已经用于指代高逻辑状态和低逻辑状态。如本领域技术人员将了解，附图中所示的电路可以使用p信道或n信道MOS晶体管(PMOS或NMOS)来实施。术语“约”和“大约”，当用于指代数值时，例如，约1.2V，是指在该数值的±10％内。
如本文中所使用，术语“包含(comprising/including)”和“具有”及其派生词是开放式术语，而术语“组成”是封闭式术语。
虽然已经示出和描述了本发明的各种实施例，但是显然，本发明并不仅限于这些实施例。在不脱离如权利要求中所描述的本发明的精神和范围的情况下，许多修改、改变、变化、替换和等效物对于本领域技术人员将是显而易见的。

Claims (10)

1.一种电平转换器，其特征在于，在输入端A处接收输入信号，并且在输出端B处生成输出信号，所述电平转换器包括：
第一单触发电路、第二单触发电路、第三单触发电路和第四单触发电路，其中所述第一单触发电路和所述第三单触发电路各自具有连接到所述输入端A的输出，并且所述第二单触发电路和所述第四单触发电路各自具有连接到所述输出端B的输出；
第一晶体管，其具有连接到第一电压源的源极、连接到所述输入端A的漏极以及连接到所述第一单触发电路的输出的栅极；
第二晶体管，其具有连接到不同于所述第一电压源的第二电压源的漏极、连接到所述输出端B的源极以及连接到所述第二单触发电路的输出的栅极；
第三晶体管，其具有连接到所述输入端A的源极、连接到接地的漏极以及连接到所述第三单触发电路的输出的栅极；
第四晶体管，其具有连接到接地的源极、连接到所述输出端B的漏极以及连接到所述第四单触发电路的输出的栅极；
第一开关，其与所述第一晶体管并联连接，其中所述第一开关具有连接到所述第一电压源的第一端和连接到所述输入端A的第二端；以及
第二开关，其与所述第二晶体管并联连接，其中所述第二开关具有连接到所述第二电压源的第一端和连接到所述输出端B的第二端。
2.根据权利要求1所述的电平转换器，其特征在于，所述第一开关和所述第二开关在所述输入信号的上升时间期间导通，从而防止从所述输入端A到所述输出端B以及从所述输出端B到所述输入端A的电流泄漏。
3.根据权利要求2所述的电平转换器，其特征在于，另外包括连接在所述第一开关和所述输入端A之间的第一电阻器，以及连接在所述第二开关和所述输出端B之间的第二电阻器。
4.根据权利要求3所述的电平转换器，其特征在于：
当所述输入信号从低到高时，所述输出信号被拉高，
当所述输入信号为高时，所述输出信号保持高；
当所述输入信号从高到低时，所述输出信号被拉低，以及
当所述输入信号为低时，所述输出信号保持低。
5.根据权利要求1所述的电平转换器，其特征在于，所述第一电压源小于所述第二电压源。
6.根据权利要求5所述的电平转换器，其特征在于，所述第一电压源大约为1.2V，并且所述第二电压源大约为1.8V。
7.根据权利要求1所述的电平转换器，其特征在于，另外包括：
第五晶体管，其具有通过第三电阻器连接到所述输入端A的源极和连接到所述输出端B的漏极；
第六晶体管，其具有连接到所述输入端A的源极和通过第四电阻器连接到所述输出端B的漏极；
第一反相器，其具有连接到所述输入端A的输入和连接到所述第五晶体管的栅极的输出；以及
第二反相器，其具有连接到所述输出端B的输入和连接到所述第六晶体管的栅极的输出。
8.根据权利要求1所述的电平转换器，其特征在于，另外包括：
第一电阻器，其连接在所述第一开关和所述输入端A之间；
第二电阻器，其连接在所述第二开关和所述输出端B之间；
第五晶体管，其具有通过第三电阻器连接到所述输入端A的源极和连接到所述输出端B的漏极；
第六晶体管，其具有连接到所述输入端A的源极和通过第四电阻器连接到所述输出端B的漏极；
第一反相器，其具有连接到所述输入端A的输入和连接到所述第五晶体管的栅极的输出；以及
第二反相器，其具有连接到所述输出端B的输入和连接到所述第六晶体管的栅极的输出，
其中，所述第一开关和所述第二开关在所述输入信号的上升时间期间导通，从而防止从所述输入端A到所述输出端B以及从所述输出端B到所述输入端A的电流泄漏，并且
其中所述第一电压源小于所述第二电压源。
9.一种电平转换器的输出驱动器电路，其特征在于，所述电平转换器在输入端处接收输入信号，并且在输出端处生成输出信号，所述输出驱动器电路包括：
第一单触发电路，其具有输入和输出；
第二单触发电路，其具有输入和输出；
第一晶体管，其具有连接到第一电压源(VCCA)的源极和接收所述输入信号的缓冲版本的栅极；
第二晶体管，其具有连接到接地的源极和接收所述输入信号的所述缓冲版本的栅极；
串联连接的第三晶体管和第四晶体管，其中所述第三晶体管的源极连接到所述第一电压源(VCCA)，所述第四晶体管的源极连接到所述第二晶体管的漏极，所述第三晶体管和所述第四晶体管的漏极连接在一起，并且所述第三晶体管和所述第四晶体管的栅极接收输出使能信号(OE)；
第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管串联连接在所述第一电压源(VCCA)和接地之间，其中所述第五晶体管和所述第六晶体管的漏极连接在一起并且连接到所述第一单触发电路和所述第二单触发电路的所述输入；
第七晶体管和第八晶体管，所述第七晶体管和所述第八晶体管串联连接在所述第一电压源(VCCA)和接地之间，其中所述第七晶体管和所述第八晶体管具有连接在一起的漏极和连接到所述第一单触发电路和所述第二单触发电路的所述输出中的相应输出的栅极；
第九晶体管，其具有连接到所述输入端的源极、连接到所述输出端的漏极以及由所述输出使能信号(OE)激活的栅极；以及
第十晶体管，其具有连接到所述第一电压源(VCCA)的源极、连接到所述输出端的漏极以及由所述输出使能信号(OE)激活的栅极。
10.一种系统，其特征在于，包括：
第一电压域，其连接到第一电压源以在第一电压电平(VCCA)下操作；
第二电压域，其连接到第二电压源以在不同于所述第一电压电平的第二电压电平(VCCB)下操作；以及
电平转换器，其位于所述第一电压域和所述第二电压域之间以在其间传递信号，使得从所述第一电压域传递到所述第二电压域的第一信号A的电压电平被所述电平转换器变为所述第二电压电平，并且从所述第二电压域传递到所述第一电压域的第二信号B的电压电平被所述电平转换器从所述第二电压电平变为所述第一电压电平，
其中所述电平转换器包括：
第一端，其接收所述第一信号A并输出所述第二信号B；以及
第二端，其接收所述第二信号B并输出所述第一信号A；以及
第一开关，其位于所述第一电压源和所述第一端之间；以及第二开关，其位于所述第二电压源和所述第二端之间，其中所述第一开关和所述第二开关能操作以减少所述电平转换器的电流泄漏。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116054810A (zh) * 2022-07-11 2023-05-02 荣耀终端有限公司 电平转换电路和电子设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7339805B2 (ja) * 2019-08-01 2023-09-06 ローム株式会社 双方向レベルシフト回路
CN111669168A (zh) * 2020-06-18 2020-09-15 烽火通信科技股份有限公司 一种高速电平转换电路
CN111769829B (zh) * 2020-07-22 2023-12-08 上海先积集成电路有限公司 一种支持正反接的信号转换电路
US11405037B2 (en) 2020-12-18 2022-08-02 Nxp B.V. Driver circuit of voltage translator
US11342915B1 (en) * 2021-02-11 2022-05-24 Bae Systems Information And Electronic Systems Integration Inc. Cold spare tolerant radiation hardened generic level shifter circuit
EP4099570B1 (en) * 2021-06-01 2025-01-22 Nexperia B.V. Open-drain bus repeater and system comprising the same
US12095520B2 (en) 2021-11-30 2024-09-17 Nxp Usa, Inc. Bidirectional bypass mode
TWI801141B (zh) * 2022-02-18 2023-05-01 瑞昱半導體股份有限公司 雙向訊號轉換電路
US11942942B1 (en) 2022-11-21 2024-03-26 Hong Kong Applied Science and Technology Research Institute Company Limited High-speed level-shifter for power-conversion applications
US12243585B1 (en) * 2023-02-14 2025-03-04 Synopsys, Inc. Memory write assist
CN119473756A (zh) * 2023-08-08 2025-02-18 荣耀终端有限公司 控制方法、电子设备、芯片及存储介质

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030098714A1 (en) * 2001-11-27 2003-05-29 Clark Sean X. Active voltage level bus switch (or pass gate) translator
KR20040005091A (ko) * 2002-07-08 2004-01-16 삼성전자주식회사 출력 버퍼
US20080150581A1 (en) * 2006-12-22 2008-06-26 Fairchild Semiconductor Corporation Bidirectional signal interface and related system and method
US20080164932A1 (en) * 2007-01-10 2008-07-10 Texas Instruments Incorporated Semi-buffered auto-direction-sensing voltage translator
JP2013197811A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 双方向レベル変換回路、双方向バッファ回路
CN106877857A (zh) * 2015-12-14 2017-06-20 韩会义 一种高性能数字输出端口电路
US10181852B1 (en) * 2018-06-19 2019-01-15 Nxp B.V. Voltage translator with output slew rate control

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896043A (en) 1989-02-10 1999-04-20 Fuji Electric Co., Ltd. Level shift circuit
US6822480B1 (en) 2003-09-02 2004-11-23 Micrel, Incorporated Bi-directional bus level translator
US7696786B2 (en) 2006-03-06 2010-04-13 On Semiconductor Precision differential level shifter
US7355447B2 (en) 2006-06-02 2008-04-08 Bae Systems Information And Electronic Systems Integration Inc. Level shifter circuit
US7948810B1 (en) 2007-10-15 2011-05-24 Marvell International Ltd. Positive and negative voltage level shifter circuit
US7639045B2 (en) * 2008-05-23 2009-12-29 Intersil Americas Inc. Bi-directional buffer and method for bi-directional buffering that reduce glitches due to feedback
US8643425B2 (en) 2011-09-19 2014-02-04 Freescale Semiconductor, Inc. Level shifter circuit
US9647645B1 (en) 2016-05-11 2017-05-09 Xcelsem, Llc Low voltage to high voltage level translator that is independent of the high supply voltage

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030098714A1 (en) * 2001-11-27 2003-05-29 Clark Sean X. Active voltage level bus switch (or pass gate) translator
KR20040005091A (ko) * 2002-07-08 2004-01-16 삼성전자주식회사 출력 버퍼
US20080150581A1 (en) * 2006-12-22 2008-06-26 Fairchild Semiconductor Corporation Bidirectional signal interface and related system and method
US20080164932A1 (en) * 2007-01-10 2008-07-10 Texas Instruments Incorporated Semi-buffered auto-direction-sensing voltage translator
JP2013197811A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 双方向レベル変換回路、双方向バッファ回路
CN106877857A (zh) * 2015-12-14 2017-06-20 韩会义 一种高性能数字输出端口电路
US10181852B1 (en) * 2018-06-19 2019-01-15 Nxp B.V. Voltage translator with output slew rate control

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116054810A (zh) * 2022-07-11 2023-05-02 荣耀终端有限公司 电平转换电路和电子设备
CN116054810B (zh) * 2022-07-11 2023-11-14 荣耀终端有限公司 电平转换电路和电子设备

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US10566975B1 (en) 2020-02-18

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