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CN111900208A - 一种集成新型刻蚀工艺jbs的碳化硅umosfet器件及其制备方法 - Google Patents

一种集成新型刻蚀工艺jbs的碳化硅umosfet器件及其制备方法 Download PDF

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CN111900208A
CN111900208A CN202010616521.5A CN202010616521A CN111900208A CN 111900208 A CN111900208 A CN 111900208A CN 202010616521 A CN202010616521 A CN 202010616521A CN 111900208 A CN111900208 A CN 111900208A
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CN
China
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implantation region
region
trench
metal
implantation
Prior art date
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Application number
CN202010616521.5A
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汤晓燕
白志强
何艳静
袁昊
宋庆文
张玉明
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Xidian University
Original Assignee
Xidian University
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Abstract

本发明涉及一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件及其制备方法，该MOSFET器件包括：N+衬底层、N‑外延层、第一P+注入区、第二P+注入区、栅介质层、栅电极、第一P‑阱区、第二P‑阱区、第一N+注入区、第二N+注入区、第一金属、第二金属和漏电极，第一P+注入区和第二P+注入区之间的N‑外延层形成间隔区，第一金属与第一P+注入区、第二P+注入区的接触界面形成欧姆接触，第二金属与间隔区的上表面形成肖特基接触。通过肖特基接触，提升了器件续流能力，降低器件制备成本。同时在反向阻断情况下提高了耐压能力，减小了反向漏电，提高器件的抗雪崩能力，有助于增加第一P+注入区和第二P+注入区的深度，可以有效防止槽栅拐角处强电场引发的可靠性问题。

Description

一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件及其制备 方法
技术领域
本发明属于微电子技术领域，具体涉及一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件及其制备方法。
背景技术
近年来，随着电力电子系统的不断发展，对系统中的功率器件提出了更高的要求。硅(Si)基电力电子器件由于材料本身的限制已无法满足系统应用的要求，碳化硅(SiC)材料作为第三代半导体材料的代表，在诸多特性上均远好于硅材料。碳化硅MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管)器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗和散热性能等方面，均有着替代现有IGBT((Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)的巨大潜力。
现阶段通过集成了结势垒肖特基二极管的碳化硅MOSFET器件可解决由于碳化硅材料的禁带宽度较大引起的问题。由于碳化硅材料的禁带宽度较大，碳化硅MOSFET器件内部集成的寄生PiN二极管开启电压大多在3V左右，无法为碳化硅MOSFET器件本身提供续流作用。因此，在全桥等电力电子系统应用中，经常要反并联一个肖特基二极管作为续流二极管使用，增加了肖特基接触区面积；在阻断模式下，槽栅拐角处栅氧会引起强会场。
但是，由于碳化硅材料的禁带宽度较大，集成传统结势垒肖特基二极管的碳化硅MOSFET器件仍然存在问题。碳化硅MOSFET器件内部本身的续流能力弱，在全桥等电力电子系统应用中，较大的肖特基接触区面积一方面使碳化硅MOSFET器件正常工作时有较大的漏电流，增加了芯片制造成本；在阻断模式下，会导致栅极的电压应力过大、器件抗雪崩能力弱以及一系列可靠性低的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的一个实施例提供了一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，包括：
N+衬底层；
设置有第一沟槽和第二沟槽的N-外延层，设置于所述N+衬底层的上表面，所述第一沟槽和所述第二沟槽相邻间隔设置；
第一P+注入区，围绕所述第一沟槽的侧面和底面设置；
第二P+注入区，围绕所述第二沟槽的侧面和底面设置；
栅电极，位于所述N-外延层的第三沟槽内；
栅介质层，围绕所述栅电极的侧面和底面设置，且与所述第一P+注入区、所述第二P+注入区间隔设置，所述栅介质层与所述第二P+注入区分别设置于所述第一P+注入区的两侧；
第一P-阱区，位于所述N-外延层内部，设置于所述栅介质层远离所述第一P+注入区的一侧；
第二P-阱区，位于所述N-外延层内部，设置于所述栅介质层与所述第一P+注入区之间；
第一N+注入区，位于所述N-外延层内部，且位于所述第一P-阱区上方；
第二N+注入区，位于所述N-外延层内部，且位于所述第二P-阱区上方；
第一金属，覆于所述第一P+注入区的上表面及所述第一沟槽的表面、所述第二P+注入区的上表面及所述第二沟槽的表面和所述第二N+注入区的部分上表面，所述第一金属与所述第一P+注入区、所述第二P+注入区和所述第二N+注入区的接触界面为欧姆接触；
第二金属，覆于所述第一P+注入区和所述第二P+注入区之间的所述N-外延层的表面，所述第二金属与所述N-外延层的接触界面为肖特基接触；
漏电极，设置于所述N+衬底层的下表面。
在本发明的一个实施例中，所述第一P+注入区的深度大于所述栅介质层的深度。
在本发明的一个实施例中，所述第二P+注入区的深度大于所述栅介质层的深度。
在本发明的一个实施例中，所述栅电极的材料为多晶硅。
在本发明的一个实施例中，所述第一金属的材料为铝。
在本发明的一个实施例中，所述第二金属的材料为钛、镍、钼或钨。
在本发明的一个实施例中，所述漏电极的材料为钛、镍或银。
本发明的一个实施例提供了一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的制备方法，包括：
在N+衬底层的上表面生长N-外延层；
在所述N-外延层上进行刻蚀形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽间隔分布；
在所述第一沟槽的凹槽表面进行离子注入形成第一P+注入区，在所述第二沟槽的凹槽表面进行离子注入形成第二P+注入区，所述第一P+注入区和所述第二P+注入区之间的所述N-外延层形成间隔区；
在所述N-外延层上远离所述第二沟槽的一侧进行阱注入形成第三P-阱区，在所述第三P-阱区内进行N离子注入形成第三N+注入区，所述第三N+注入区位于所述第三P-阱区的上方；
对所述第三P-阱区下表面目标深度的所述N-外延层、所述第三P-阱区和所述第三N+注入区进行刻蚀形成第三沟槽，所述第三沟槽将所述第三P-阱区分为第一P-阱区和第二P-阱区，所述第三沟槽将所述第三N+注入区分为第一N+注入区和第二N+注入区；
在所述第三沟槽表面生长栅介质层，在所述栅介质层上进行沉积生成栅电极；
在所述第一P+注入区的上表面及所述第一沟槽的表面、所述第二P+注入区的上表面及第二沟槽的表面和所述第二N+注入区的部分上表面沉积第一金属，所述第一金属与所述第一P+注入区、所述第二P+注入区和所述第二N+注入区的接触界面形成欧姆接触；
在所述第一P+注入区和所述第二P+注入区之间的所述N-外延层的上表面沉积第二金属，所述第二金属与所述N-外延层形成肖特基接触，所述第一金属和所述第二金属为源电极；
在所述N+衬底层的下表面沉积金属生成漏电极。
在本发明的一个实施例中，所述第一金属11与所述第一P+注入区、所述第二P+注入区和所述第二N+注入区的接触界面形成欧姆接触，包括：
所述第一金属11与所述第一P+注入区、所述第二P+注入区的接触界面通过快速热退火工艺形成欧姆接触。
在本发明的一个实施例中，所述第二金属与所述N-外延层形成肖特基接触，包括：
所述第二金属与所述N-外延层通过低温快速热退火工艺形成肖特基接触。
与现有技术相比，本发明的有益效果：
1、本发明的碳化硅UMOSFET器件，在器件内形成了肖特基二极管，即通过第一P+注入区和第二P+注入区之间的间隔与第二金属12的界面形成肖特基接触，避免了在电力电子系统应用过程中需要反并联额外的肖特基二极管作为续流二极管，升器件续流能力、抗雪崩能力和开关特性，从而降低器件制备成本。
2、本发明的碳化硅UMOSFET器件，首先在N-外延层上进行刻蚀形成第一沟槽(第二沟槽)，再进行离子注入形成第一P+注入区(第二P+注入区)，有助于增加第一P+注入区和第二P+注入区的深度，第一P+注入区可保护栅介质层和栅电极，使其电压应力不致过大，第一P+注入区同时可使肖特基二极管的漏电流变小，提高器件的抗雪崩能力。
附图说明
图1为本发明实施例提供的一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的截面结构示意图；
图2为本发明实施例提供的一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的制备方法的流程图；
图3a～图3g为本发明实施例提供的一种碳化硅UMOSFET器件的制备过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
需要说明的是，本实施例中提到的“上”“下”“左”“右”为该碳化硅UMOSFET器件结构处于图示状态时的位置关系，“长”为该碳化硅UMOSFET器件结构处于图示状态时的横向尺寸，“深”为该碳化硅UMOSFET器件结构处于图示状态时的纵向尺寸。
实施例一
请参见图1，图1为本发明实施例提供的一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的截面结构示意图。一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，包括：
N+衬底层1；
设置有第一沟槽14和第二沟槽15的N-外延层2，设置于N+衬底层1的上表面，第一沟槽14和第二沟槽15相邻间隔设置；
第一P+注入区3，围绕第一沟槽14的侧面和底面设置；
第二P+注入区4，围绕第二沟槽15的侧面和底面设置；
栅电极6，位于N-外延层2的第三沟槽内；
栅介质层5，围绕栅电极6的侧面和底面设置，且与第一P+注入区3、第二P+注入区4间隔设置，栅介质层5与第二P+注入区4分别设置于第一P+注入区3的两侧；
第一P-阱区7，位于N-外延层2内部，设置于栅介质层5远离第一P+注入区3的一侧；
第二P-阱区8，位于N-外延层2内部，设置于栅介质层5与第一P+注入区3之间；
第一N+注入区9，位于N-外延层2内部，且位于第一P-阱区7上方；
第二N+注入区10，位于N-外延层2内部，且位于第二P-阱区8上方；
第一金属11，覆于第一P+注入区3的上表面及第一沟槽14的表面、第二P+注入区4的上表面及第二沟槽15的表面和第二N+注入区10的部分上表面，第一金属11与第一P+注入区3、第二P+注入区4和第二N+注入区10的接触界面为欧姆接触；
第二金属12，覆于第一P+注入区3和第二P+注入区4之间的N-外延层2的表面，第二金属12与N-外延层2的接触界面为肖特基接触；
漏电极13，设置于N+衬底层1的下表面。
在本实施例中，第一金属11与第一P+注入区3、第二P+注入区4和第二N+注入区10的目标上表面的界面为欧姆接触；第二金属12与其覆盖的第一P+注入区3和第二P+注入区4的界面为肖特基接触。即在碳化硅UMOSFET器件内集成了肖特基二极管结构，避免了在应用过程中需要反并联额外的肖特基二极管作为续流二极管，在提升器件续流能力的同时，提高了器件的开关特性，从而降低了器件制备成本。同时，首先在N-外延层2上进行刻蚀形成第一沟槽14(第二沟槽15)，再进行离子注入形成第一P+注入区3(第二P+注入区4)，有助于增加第一P+注入区3和第二P+注入区4的深度，第一P+注入区3可保护栅介质层5和栅电极6，使其电压应力不致过大，第一P+注入区同时可使肖特基二极管的漏电流变小，提高碳化硅UMOSFET器件的抗雪崩能力。
进一步地，欧姆接触与肖特基接触连接形成碳化硅UMOSFET器件的源电极。
在本实施例中，N+衬底层1包括掺杂浓度为5×1018cm-3的碳化硅材料，其深度范围为200μm～500μm，优选地，N+衬底层1的深度为350μm。
N-外延层2的掺杂浓度为6×1015cm-3，N-外延层2的深度范围为6μm～12μm，优选地，N-外延层2的深度为10μm。
进一步地，第一P+注入区3的深度大于栅介质层5的深度。
进一步地，第二P+注入区4的深度大于栅介质层5的深度。
第一P+注入区3和第二P+注入区4的掺杂浓度均为1×1019cm-3，第一P+注入区3和第二P+注入区4的深度相同，深度范围均为2μm～6μm，宽度范围均为0.5μm～1μm，同时，第一P+注入区3和第二P+注入区4的间距范围为1.5μm～5μm，优选地，间隔的宽度为2μm。若间隔的宽度太小，将导致肖特基接触的区域无法很好的导通；若间隔的宽度太大，将导致碳化硅UMOSFET器件的漏电流过大、器件面积过大，不利于器件性能的提高。
第一P-阱区7和第二P-阱区8的掺杂浓度均为5×1016cm-3。
第一N+注入区9和第二N+注入区10的掺杂浓度均为1×1019cm-3。
进一步地，栅电极6的材料为多晶硅。
进一步地，第一金属11的材料为铝。
进一步地，第二金属12的材料为钛、镍、钼或钨。
进一步地，漏电极13的材料为钛、镍或银。
在本实施例中，栅介质层5为二氧化硅材料。
实施例二
请参见图2和图3a～图3g，图2为本发明实施例提供的一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的制备方法的流程图；图3a～图3g为本发明实施例提供的一种碳化硅UMOSFET器件的制备过程示意图。一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的制备方法，包括：
步骤1、在N+衬底层1的上表面生长N-外延层2。
请再参见图3a，对碳化硅材料的N+衬底层1进行RCA标准清洗，N+衬底层1的厚度可以为350μm、掺杂浓度可以为5×1018cm-3，然后通过外延生长方法在N+衬底层1上生长厚度为10μm、掺杂浓度为6×1015cm-3的N-外延层2，N+衬底层1和N-外延层2统称为外延片。
步骤2、在N-外延层2上进行刻蚀形成第一沟槽14和第二沟槽15，第一沟槽14和第二沟槽15间隔分布。
请再参见图3b，然后在N-外延层2的上表面沉积厚度为2μm的光刻胶形成第一掩模层，通过光刻刻蚀工艺形成第一掩模图形，再通过IPC刻蚀方法形成第一沟槽14和第二沟槽15，第一沟槽14和第二沟槽15的深度范围均为0.5μm～2.5μm、宽度范围均为0.5μm～1.5μm，优选地，第一沟槽14和第二沟槽15的深度均为1.5μm、宽度均为1μm。沟槽深度太大，会增加制作难度；沟槽深度太小，会增加结深作用不明显。沟槽宽度太大，会浪费碳化硅UMOSFET器件的面积；沟槽宽度太小，不利于相应结深的增加。
步骤3、在N-外延层2上远离第二沟槽15的一侧进行阱注入形成第三P-阱区17，在第三P-阱区17内进行N离子注入形成第三N+注入区18，第三N+注入区18位于第三P-阱区17的上方。
请再参见图3d，通过清洗方法去除第一掩模层，在已去除第一掩模层的N-外延层2的上表面沉积光刻胶形成第二掩模层，通过光刻刻蚀工艺形成第二掩模图形，在N-外延层2上远离第二沟槽15的一侧进行阱注入，注入AI离子形成第三P-阱区17，在第三P-阱区17内进行N离子注入形成第三N+注入区18。
步骤4、在第一沟槽14的凹槽表面进行离子注入形成第一P+注入区3，在第二沟槽15的凹槽表面进行离子注入形成第二P+注入区4，第一P+注入区3和第二P+注入区4之间的N-外延层2形成间隔区16。
请再参见图3c，通过清洗方法去除第二掩模层，在已去除第二掩模层的N-外延层2的上表面沉积光刻胶形成第三掩模层，通过光刻刻蚀工艺形成第三掩模图形。通过AI离子注入方法在第一沟槽14的凹槽表面形成P+注入区的初步结构，然后进行激活形成第一P+注入区3，然后在第二沟槽15的凹槽表面形成P+注入区的初步结构，然后进行激活形成第二P+注入区4，第一P+注入区3和第二P+注入区4之间的N-外延层2为间隔区16。
激活的过程包括：通过碳膜溅射机在N-外延层2表面溅射形成碳膜，通过高温退火方法对注入的AI离子进行激活，退火的温度为1650℃，退火的时间为45min，然后通过氧化方法去除碳膜。碳膜溅射机的型号例如可以为JCPY500。
第一P+注入区3的深度和第二P+注入区4的深度相同，其深度范围均为2μm～6μm，宽度范围均为0.5μm～1μm，并且均大于第三P～阱区17的深度。间隔区16的宽度范围为1.5μm～5μm，第一P+注入区3的宽度大于第一沟槽14的宽度，第二P+注入区4的宽度大于第二沟槽15的宽度。
优选地，间隔区16的宽度为2μm。间隔区16的宽度太小，其对应的肖特基接触区域无法良好的导通；间隔区16的宽度太大，碳化硅UMOSFET器件的漏电流变大，器件面积变大，不利于器件性能的提高。
步骤5、对第三P-阱区17下表面目标深度的N-外延层2、第三P-阱区17和第三N+注入区18进行刻蚀形成第三沟槽19，第三沟槽19将第三P-阱区17分为第一P-阱区7和第二P-阱区8，第三沟槽19将第三N+注入区18分为第一N+注入区9和第二N+注入区10。
请再参见图3e，通过清洗方法去除第三掩模层，在已去除第三掩模层的N-外延层2的上表面沉积光刻胶形成第四掩模层，通过光刻刻蚀工艺形成第四掩模图形，再通过ICP刻蚀方法形成第三沟槽19。
第三沟槽19的深度范围为1μm～3μm、宽度范围为0.5μm～2μm。第三沟槽19的深度太大，会增加制作难度；第三沟槽19的深度太小，会增加结深作用不明显。第三沟槽19的宽度太大，会浪费碳化硅UMOSFET器件的面积；第三沟槽19的宽度太小，不利于结深的增加。
步骤6、在第三沟槽19表面生长栅介质层5，在栅介质层5上进行沉积生成栅电极6。
栅介质层5和栅电极6的形成过程包括：对第三沟槽19表面进行牺牲氧化，形成牺牲氧化层；去除牺牲氧化层后，在去除牺牲氧化层后的第三沟槽19表面沉积一层二氧化硅隔离介质层；通过热氧化方法生长一层二氧化硅材料的栅介质层5，完成热氧化后在一氧化氮氛围内退火，退火温度为1200℃，退火时间为1h；通过化学气相沉积法沉积一层高掺的多晶硅，然后通过光刻和刻蚀等现有工艺形成栅电极6。
步骤7、在第一P+注入区3的上表面及第一沟槽14表面、第二P+注入区4的上表面及第二沟槽15表面和第二N+注入区10的部分上表面沉积第一金属11，第一金属11与第一P+注入区3、第二P+注入区4和第二N+注入区10的接触界面形成欧姆接触。
进一步地，第一金属11与第一P+注入区3、第二P+注入区4和第二N+注入区10的接触界面通过快速热退火工艺形成欧姆接触。
请再参见图3f，通过快速热退火工艺形成欧姆接触的具体过程包括：先采用光刻刻蚀等现有工艺，暴露第一沟槽14和第二沟槽15的表面；然后，将第一金属沉积在第一P+注入区3的上表面及凹槽表面、第二P+注入区4的上表面及凹槽表面和述第二N+注入区10，在氩气氛围下通过快速热退火工艺使第一金属11与第一P+注入区3、第二P+注入区4和第二N+注入区10的接触面形成电极图形，即欧姆接触。退火温度为1000℃，退火时间为3min，第一金属11可以为铝材料。
步骤8、在第一P+注入区3和第二P+注入区4之间的N-外延层2的上表面沉积第二金属12，第二金属12与N-外延层2形成肖特基接触，第一金属11和第二金属12为源电极。
进一步地，所述第二金属12与所述N-外延层2通过低温快速热退火工艺形成肖特基接触。
请再参见图3f，通过低温快速热退火工艺形成肖特基接触的具体过程包括：先对外延片背面的金属进行保护，并在间隔区16的上表面进行光刻刻蚀形成肖特基接触窗口，同时将第二金属12沉积在间隔区16的上表面，通过低温快速热退火工艺使间隔区16的上表面与第二金属12的界面形成肖特基接触。退火温度为500℃，退火时间为2min，第二金属12可以为钛材料。
第一金属11和第二金属12接触连接，为碳化硅UMOSFET器件的源电极。
步骤9、在N+衬底层1的下表面沉积金属生成漏电极13。
请再参见图3g，通过快速热退火工艺在N+衬底层1的下表面沉积一层厚金属生成漏电极13的一部分，厚金属可以为钛、镍或银材料。
在本发明的描述中，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，其特征在于，包括：
N+衬底层(1)；
设置有第一沟槽(14)和第二沟槽(15)的N-外延层(2)，设置于所述N+衬底层(1)的上表面，所述第一沟槽(14)和所述第二沟槽(15)相邻间隔设置；
第一P+注入区(3)，围绕所述第一沟槽(14)的侧面和底面设置；
第二P+注入区(4)，围绕所述第二沟槽(15)的侧面和底面设置；
栅电极(6)，位于所述N-外延层(2)的第三沟槽(19)内；
栅介质层(5)，围绕所述栅电极(6)的侧面和底面设置，且与所述第一P+注入区(3)、所述第二P+注入区(4)间隔设置，所述栅介质层(5)与所述第二P+注入区(4)分别设置于所述第一P+注入区(3)的两侧；
第一P-阱区(7)，位于所述N-外延层(2)内部，设置于所述栅介质层(5)远离所述第一P+注入区(3)的一侧；
第二P-阱区(8)，位于所述N-外延层(2)内部，设置于所述栅介质层(5)与所述第一P+注入区(3)之间；
第一N+注入区(9)，位于所述N-外延层(2)内部，且位于所述第一P-阱区(7)上方；
第二N+注入区(10)，位于所述N-外延层(2)内部，且位于所述第二P-阱区(8)上方；
第一金属(11)，覆于所述第一P+注入区(3)的上表面及所述第一沟槽(14)的表面、所述第二P+注入区(4)的上表面及所述第二沟槽(15)的表面和所述第二N+注入区(10)的部分上表面，所述第一金属(11)与所述第一P+注入区(3)、所述第二P+注入区(4)和所述第二N+注入区(10)的接触界面为欧姆接触；
第二金属(12)，覆于所述第一P+注入区(3)和所述第二P+注入区(4)之间的所述N-外延层(2)的表面，所述第二金属(12)与所述N-外延层(2)的接触界面为肖特基接触；
漏电极(13)，设置于所述N+衬底层(1)的下表面。
2.根据权利要求1所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，其特征在于，所述第一P+注入区(3)的深度大于所述栅介质层(5)的深度。
3.根据权利要求1所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，其特征在于，所述第二P+注入区(4)的深度大于所述栅介质层(5)的深度。
4.根据权利要求1所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，其特征在于，所述栅电极(6)的材料为多晶硅。
5.根据权利要求1所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，其特征在于，所述第一金属(11)的材料为铝。
6.根据权利要求1所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，其特征在于，所述第二金属(12)的材料为钛、镍、钼或钨。
7.根据权利要求1所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件，其特征在于，所述漏电极(13)的材料为钛、镍或银。
8.一种集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的制备方法，其特征在于，包括：
在N+衬底层(1)的上表面生长N-外延层(2)；
在所述N-外延层(2)上进行刻蚀形成第一沟槽(14)和第二沟槽(15)，所述第一沟槽(14)和所述第二沟槽(15)间隔分布；
在所述第一沟槽(14)的凹槽表面进行离子注入形成第一P+注入区(3)，在所述第二沟槽(15)的凹槽表面进行离子注入形成第二P+注入区(4)，所述第一P+注入区(3)和所述第二P+注入区(4)之间的所述N-外延层(2)形成间隔区(16)；
在所述N-外延层(2)上远离所述第二沟槽(15)的一侧进行阱注入形成第三P-阱区(17)，在所述第三P-阱区(17)内进行N离子注入形成第三N+注入区(18)，所述第三N+注入区(18)位于所述第三P-阱区(17)的上方；
对所述第三P-阱区(17)下表面目标深度的所述N-外延层(2)、所述第三P-阱区(17)和所述第三N+注入区(18)进行刻蚀形成第三沟槽(19)，所述第三沟槽(19)将所述第三P-阱区(17)分为第一P-阱区(7)和第二P-阱区(8)，所述第三沟槽(19)将所述第三N+注入区(18)分为第一N+注入区(9)和第二N+注入区(10)；
在所述第三沟槽(19)表面生长栅介质层(5)，在所述栅介质层(5)上进行沉积生成栅电极(6)；
在所述第一P+注入区(3)的上表面及所述第一沟槽(14)的表面、所述第二P+注入区(4)的上表面及第二沟槽(15)的表面和所述第二N+注入区(10)的部分上表面沉积第一金属(11)，所述第一金属(11)与所述第一P+注入区(3)、所述第二P+注入区(4)和所述第二N+注入区(10)的接触界面形成欧姆接触；
在所述第一P+注入区(3)和所述第二P+注入区(4)之间的所述N-外延层(2)的上表面沉积第二金属(12)，所述第二金属(12)与所述N-外延层(2)形成肖特基接触，所述第一金属(11)和所述第二金属(12)为源电极；
在所述N+衬底层(1)的下表面沉积金属生成漏电极(13)。
9.根据权利要求8所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的制备方法，其特征在于，所述第一金属(11)与所述第一P+注入区(3)、所述第二P+注入区(4)和所述第二N+注入区(10)的接触界面形成欧姆接触，包括：
所述第一金属(11)与所述第一P+注入区(3)、所述第二P+注入区(4)的接触界面通过快速热退火工艺形成欧姆接触。
10.根据权利要求8所述的集成新型刻蚀工艺JBS的碳化硅UMOSFET器件的制备方法，其特征在于，所述第二金属(12)与所述N-外延层(2)形成肖特基接触，包括：
所述第二金属(12)与所述N-外延层(2)通过低温快速热退火工艺形成肖特基接触。
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