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CN111884632A - 集成电路系统、缓冲器电路及其方法 - Google Patents

集成电路系统、缓冲器电路及其方法 Download PDF

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CN111884632A CN202010294845.1A CN202010294845A CN111884632A CN 111884632 A CN111884632 A CN 111884632A CN 202010294845 A CN202010294845 A CN 202010294845A CN 111884632 A CN111884632 A CN 111884632A
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Abstract

本发明的实施例涉及集成电路系统、缓冲器电路及其方法，缓冲器电路，包括与输入端子和输出端子之间的缓冲器串联耦合的输入端子、输出端子、缓冲器以及RC电路。其中，RC电路配置为相对于在输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在输出端子处生成的输出信号的逻辑电压电平之间的转换时间，并且输出信号的转换时间是基于输入信号的逻辑反相的持续时间。

Description

集成电路系统、缓冲器电路及其方法
技术领域
本发明的实施例涉及集成电路系统、缓冲器电路及其方法。
背景技术
集成电路(ICs)通常通过外部保护电路来防止静电放电(ESD)和其他潜在的破坏性瞬态事件，外部保护电路在某些情况下称为过电压保护电路(OPC)或者瞬态电压抑制器(TVS)。这种保护通常在集成电路上电时提供并且可以包括接通钳位电路以释放瞬态电流，从而避免输入焊盘上的大电压应力。
发明内容
本发明的实施例提供了一种缓冲器电路，包括：输入端子；输出端子；缓冲器；以及电阻器-电容器(RC)电路，与输入端子和输出端子之间的缓冲器串联耦合，其中，电阻器-电容器电路配置为相对于在输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在输出端子处生成的输出信号的逻辑电压电平之间的转换时间，以及输出信号转换时间是基于输入信号的逻辑反相的持续时间。
本发明的实施例还提供了一种集成电路系统，包括：过电压保护电路，配置为在过电压保护电路输出端子处生成保护信号；以及缓冲器电路，配置为在缓冲器电路输出端子处生成缓冲器电路输出信号，缓冲器电路包括：输入端子，耦合至过电压保护电路输出端子；缓冲器；以及电阻器-电容器(RC)电路，与输入端子和缓冲器电路输出端子之间的缓冲器串联耦合，其中，电阻器-电容器电路配置为相对于保护信号的逻辑电压电平之间的转换时间，增加缓冲器电路输出信号的逻辑电压电平之间的转换时间。
本发明的实施例还提供了一种操作缓冲器电路的方法，包括：在缓冲器电路的输入端子处接收逻辑信号；使用电阻器-电容器(RC)电路和缓冲器中的每个顺序地反相逻辑信号，电阻器-电容器电路耦合至缓冲器的输入端子；以及在缓冲器电路的输出端子处输出顺序地反相的逻辑信号，其中，使用电阻器-电容器电路反相逻辑信号包括使用电阻器-电容器网络以将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的IC系统的示意图。
图2A是根据一些实施例的缓冲器电路的示意图。
图2B是根据一些实施例的缓冲器电路的示意图。
图3A至图3D是根据一些实施例的延迟电路的示意图。
图4是根据一些实施例的缓冲器电路的示意图。
图5是根据一些实施例的缓冲器电路操作参数的表示。
图6是根据一些实施例的操作缓冲器电路的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在各种实施例中，包括与一个或多个缓冲器串联的延迟电路的缓冲器电路生成输出信号，输出信号具有与输入信号的转换时间相比增加的在逻辑电压电平之间转换的时间。通过使用延迟电路(例如，RC电路)增加转换时间，缓冲器电路能够防止由短持续时间输入信号逻辑反相(例如，基于ESD事件的逻辑反相)触发的不需要的输出信号转换。与不包括延迟电路的方法相比，缓冲器电路能够更好地响应于短持续时间输入信号逻辑反相而生成具有恒定逻辑电压电平的输出信号。
图1是根据一些实施例的IC系统100的示意图。IC系统100包括通过信号路径RST耦合至IC芯片120的保护电路110。在一些实施例中，IC系统100包括安装在衬底上(例如，印刷电路板(PCB))的作为分立组件的保护电路110和IC芯片120。在一些实施例中，IC系统100是IC器件封装(例如，2.5D IC封装、3D IC封装或集成扇出(InFO)封装)的一部分或全部。在一些实施例中，IC系统100包括除图1中所示的组件之外的组件，例如，插入器和/或除了IC芯片120之外的一个或多个IC芯片。
两个或多个电路元件被认为是基于直接电连接或者包括一个或多个附加电路元件(例如，一个或多个逻辑门或传输门)的电连接而耦合，并且由此能够被控制，例如通过晶体管或其他开关器件而成为电阻性的或开路的。
在图1所示的实施例中，保护电路110通过信号路径RST直接连接到IC芯片120。在各种实施例中，一个或多个附加电路元件(例如，一个或多个开关器件)沿着信号路径PSP耦合在保护电路110和IC芯片120之间。在各种实施例中，信号路径PSP包括接合线、包括多个再分布层(RDL)的后钝化互连(PPI)结构的一个或多个再分配层(RDL)、和/或适于在保护电路110和IC芯片120之间传输一个或多个信号的一个或多个其他导电元件。
保护电路110是电子电路，包括耦合至输出端子112的输入端子111、电压参考端子113、耦合在输入端子111和电压参考端子113之间的检测电路114、以及耦合在输出端子112和电压参考端子113之间的钳位电路116。
在各种实施例中，输入端子111耦合至IC系统100的内部或外部电路(未示出)，并且由此配置为接收信号Rext。输出端子112耦合至信号路径RST，并且由此配置为将信号RextPC输出至信号路径RST。电压参考端子113耦合至参考电压节点VSSN，并且由此配置为从参考电压节点VSSN接收参考电压VSS。在一些实施例中，参考电压VSS具有IC系统100的参考电压电平，例如，地电压电平。
例如信号Rext或RextPC中的一个或两个的信号能够具有对应于逻辑状态的多个电压电平。相对于参考电压电平低于第一阈值的电压电平对应于在一些实施例中称为低逻辑电压电平的低逻辑状态，并且相对于参考电压电平高于大于第一阈值的第二阈值的电压电平对应于在一些实施例中称为高逻辑电压电平的高逻辑状态。
检测电路114是电子电路，配置为检测信号Rext相对于参考电压电平的电压电平，并且响应于信号Rext的过电压条件(例如ESD事件)输出控制信号(未标记)，控制信号可由钳位电路116使用并且指示过电压条件。在一些实施例中，检测电路114配置为输出控制信号，控制信号具有对应于正常操作条件的低逻辑电压电平或者高逻辑电压电平中的第一逻辑电压电平和对应于过电压条件的低逻辑电压电平或者高逻辑电压电平中的第二逻辑电压电平。
钳位电路116是电子电路，配置为接收由检测电路114输出的控制信号并且包括一个或多个开关器件(未示出)，一个或多个开关器件配置为响应于控制信号选择性地在输出端子112和参考端子113之间建立电流路径。在一些实施例中，钳位电路116包括一个或多个开关器件，一个或多个开关器件配置为通过直接将输出端子112耦合至参考端子113来选择性地建立电流路径。在各种实施例中，一个或多个开关器件包括n型金属氧化物半导体(NMOS)晶体管或p型金属氧化物半导体(PMOS)晶体管，以及电流路径包括NMOS或PMOS晶体管的沟道。
在一些实施例中，钳位电路116配置为响应于具有对应于正常操作条件的第一逻辑电压电平的控制信号来中断电流路径，并且响应于具有对应于过电压条件的第二逻辑电压电平的控制信号来建立电流路径。
在各种实施例中，检测电路114和钳位电路116配置为基于一个或多个ESD事件(例如，基于人体模型(HBM)或荷电器件模型(CDM))、电过应力(EOS)事件、或者其他瞬态过电压条件，来检测和响应信号Rext的瞬态过电压条件。在各种实施例中，检测电路114或钳位电路116中的一个或两个包括一个或多个子电路(未示出)，并且由此配置为响应于多种类型的过电压条件。
因此，保护电路110配置为检测信号Rext的电压电平，响应于信号Rext的正常操作条件在输出端子112上将信号Rext输出为信号RextPC，并且响应于检测到的信号Rext的过电压条件输出具有处于或接近参考电压VSS电压电平的信号RextPC，从而对应于低逻辑电压电平。
图1所示的保护电路110的配置是为了说明而提供的非限制性示例。在各种实施例中，保护电路110还可以以其他方式配置(例如，通过在输入端子111和输出端子112之间包括一个或多个电路组件)，以通过将输出端子112上将信号Rext输出为信号RextPC来检测和响应信号Rext的正常操作条件，以及通过输出的具有低逻辑电压电平的信号RextPC来检测和响应信号Rext的过电压条件。在一些实施例中，保护电路110不包括检测电路114，并且配置为从外部电路(未示出)接收控制信号和/或配置为基于信号Rext以外的信号检测过电压条件，并且由此配置为响应于检测到的过电压条件而输出具有低逻辑电压电平的信号RextPC。
保护电路110配置为基于检测到的过电压条件的时序特性或者检测电路114和钳位电路116配置中的一个或两者个，输出在持续时间内具有低逻辑电压电平的信号RextPC。在操作中，对于保护电路110在检测过电压条件之前和之后输出具有高逻辑电压电平的信号RextPC的情况，具有低逻辑电压电平的信号RextPC表示逻辑反相，逻辑反相的持续时间与保护电路110输出具有低逻辑电压电平的信号RextPC的持续时间相对应。在一些实施例中，保护电路110在一个或多个逻辑反相之前和之后输出具有高逻辑电压电平的信号RextPC的情况对应于IC系统100的正常操作模式。
在各种实施例中，保护电路110配置为输出信号RextPC，输出信号RextPC的电压电平在持续时间内处于或接近参考电压电平，根据检测到的过电压条件的性质持续时间为预定持续时间、可变持续时间、或者预定持续时间或可变持续时间中的一个或另一个，例如，预定持续时间基于检测到的ESD事件以及可变持续时间基于检测到的EOS事件。
在一些实施例中，保护电路110配置为输出信号RextPC的电压电平处于参考电压电平或接近参考电压电平0.1微秒(μs)到100μs范围内的预定或可变持续时间中的一个或两个持续时间。在一些实施例中，保护电路110配置为输出信号RextPC的电压电平处于参考电压电平或接近参考电压电平0.2μs到10μs的预定或可变持续时间中的一个或两个持续时间。在一些实施例中，保护电路110配置为输出信号RextPC的电压电平处于参考电压电平或接近参考电压电平0.5μs到2μs的预定或可变持续时间中的一个或两个持续时间。
IC芯片120是半导体芯片，包括耦合至配置为承载具有电源电压电平的电源电压VDD的电源电压节点VDDN的输入端子121和缓冲器电路122，缓冲器电路122包括耦合至信号路径RST和输出端子124的输入端子123、耦合至参考电压节点VSSN的输入端子125、以及为了清楚起见图1中未示出的一个或多个附加组件。在一些实施例中，输入端子121、输入端子123或输入端子125中的一个或多个包括IC芯片120的接触焊盘。
在一些实施例中，IC芯片120包括片上系统(SoC)。SoC包括集成在单个半导体芯片内的多个IC，例如，处理器、协处理器、信号处理电路、逻辑电路、控制器、存储器电路、专用ICs(ASICs)、输入/输出(I/O)接口、通信电路等的组合。
IC芯片120的至少一个组件包括响应于从输出端子124接收到的信号Rint来启动上电序列的上电电路(POC)(未示出)。在操作中，上电序列包括一个或多个步骤，通过这些步骤IC芯片120(例如，一个或多个寄存器、触发器和/或锁存器)的至少一部分可控制地配置为在正常操作模式下工作，并且在上电序列的执行期间防止IC芯片120在正常操作模式下工作。在各种实施例中，POC配置为响应于具有高逻辑或者低逻辑电压电平的信号Rint来启动上电序列。在各种实施例中，信号Rext、RextPC或Rint中的一个或多个称为复位信号，信号RextPC称为保护信号或保护复位信号，和/或输入端子123称为复位引脚。
缓冲器电路122是电子电路，配置为在输入端子123处接收信号RextPC、基于信号RextPC生成信号Rint、并且在输出端子124处输出信号Rint。缓冲器电路122包括在输入端子123和输出端子124之间串联耦合的至少一个缓冲器(图1中未示出)和至少一个延迟电路126。缓冲器电路122中包括的至少一个缓冲器串联耦合在延迟电路126和输出端子124之间。在一些实施例中，除了上文讨论的组件之外缓冲器电路122还包括一个或多个组件(未示出)，这些组件由于图示目的而没有被描述或进一步讨论。
延迟电路126包括输入端子127和输出端子128。在各种实施例中，输入端子127耦合至缓冲器电路122的输入端子123，或者耦合至缓冲器电路122的至少一个缓冲器的缓冲器输出端子。输出端子128耦合至缓冲器电路122的至少一个缓冲器的缓冲器输入端子。
如下所述，延迟电路126配置为通过反相在输入端子127处接收到的信号IN并且通过相对于信号IN的逻辑电压电平之间的转换时间增加信号OUT的逻辑电压电平之间的转换时间，来生成信号OUT。在各种实施例中，延迟电路126配置为增加从低逻辑电压电平到高逻辑电压电平的信号OUT转换或者从高逻辑电压电平到低逻辑电压电平的信号OUT转换中的一个或两个的转换时间。
通过包括延迟电路126，缓冲器电路122配置为相对于信号RextPC的逻辑电压电平之间的转换时间来增加信号Rint的逻辑电压电平之间的转换时间。在各种实施例中，缓冲器电路122包括下面参照图2A和图2B讨论的缓冲器电路222A或222B或者下面参照图4讨论的缓冲器电路400中的一个。
信号RextPC转换时间对应于从高逻辑电压电平转换到低逻辑电压电平的时间，例如，在保护电路110响应于检测到的信号Rext的过电压条件而输出具有处于或接近参考电压VSS的电压电平的信号期间的持续时间的开始处。在一些实施例中，信号Rint转换时间对应于从高逻辑电压电平转换到低逻辑电压电平的时间，或者在一些实施例中对应于从低逻辑电压电平转换到高逻辑电压电平的时间。下面参照图5讨论信号转换时间的非限制性示例。
在一些实施例中，延迟电路126包括电阻器-电容器(RC)网络(图1中未示出)，例如，下面参照图3A至图3D讨论的延迟电路300A-300D的RC网络，并且由此配置为基于信号OUT相对于信号RextPC转换时间来增加信号Rint转换时间。在一些实施例中，延迟电路126包括反相器延迟、计数器或者其他合适的电路组件，并且由此以其它方式配置以基于信号OUT相对于信号RextPC转换时间来增加信号Rint转换时间。
在各种实施例中，包括在缓冲器电路122中的至少一个缓冲器和延迟电路126配置为输出信号Rint，信号Rint作为在稳定状态下具有与输入信号RextPC相同的低逻辑或者高逻辑电压电平的同步信号，或者作为在稳定状态下具有与输入信号RextPC相反的低逻辑或者高逻辑电压电平的一个互补信号。
缓冲器电路122中包括的至少一个缓冲器是电子电路，其配置为在输入端子(图1中未示出)处接收输入信号，并且响应于输入信号相对于缓冲器电路的阈值电压(例如晶体管的阈值电压)的电压电平在输出端子(图1中未示出)处生成输出信号。在各种实施例中，包括在缓冲器电路122中的至少一个缓冲器包括反相器或非反相电路组件(例如，放大器)中的一个或两个。
在一些实施例中，包括在缓冲器电路122中的至少一个缓冲和延迟电路126配置为基于耦合至输出端子128的缓冲器的阈值电压来相对于信号RextPC的转换时间增加信号Rint的转换时间。在一些实施例中，阈值电压对应于NMOS晶体管，并且信号Rint的转换时间对应于信号OUT从参考电压VSS的参考电压电平斜升至阈值电压所需的时间。在一些实施例中，阈值电压对应于PMOS晶体管，并且信号Rint的转换时间对应于信号OUT从电源电压VDD的电源电压电平斜降至阈值电压所需的时间。
延迟电路126配置为响应于具有低逻辑或者高逻辑电压电平中的第一逻辑电压电平的信号IN而使信号OUT朝向阈值电压倾斜变化，并且响应于具有低逻辑或者高逻辑电压电平中的第二逻辑电压电平的信号IN而使信号OUT朝向参考电压电平或者电源电压电平中的相应一个倾斜变化。
在操作中，因为耦合到延迟电路126的缓冲器的输出信号直到信号OUT达到阈值电压才经历从第一逻辑电压电平到第二逻辑电压电平的转换，所以如果信号IN具有第一逻辑电压电平的时间长度小于将信号OUT倾斜变化至阈值电压所需的时间长度，则缓冲器输出信号不会转换。延迟电路126与阈值电压组合由此定义时间阈值，以防止在小于时间阈值的时间长度内具有第一逻辑电压电平的信号IN在缓冲器输出信号中引起转换。
在一些实施例中，如上文所讨论的，延迟电路126配置为对于给定的阈值电压基于由保护电路110输出的信号RextPC中的逻辑反相的持续时间的一个或多个预期值，来定义时间阈值。在一些实施例中，一个或多个期望值包括对应于ESD模型(例如，HBM或CDM)的预定持续时间。
在一些实施例中，IC系统100不包括保护电路110，并且延迟电路126配置为基于缓冲器电路122从保护电路110以外的源接收的信号(例如，具有上述特性的信号RextPC)中的逻辑反相持续时间的一个或多个预期值，来定义时间阈值。在一些实施例中，缓冲器电路122接收的信号中的逻辑反相对应于从低逻辑电压电平到高逻辑电压电平的转换，随后从高逻辑电压电平到低逻辑电压电平的转换。
通过以上讨论的配置，响应于具有短于时间阈值的持续时间的逻辑反相的信号RextPC，缓冲器电路122能够相对于信号RextPC的转换时间增加信号Rint的转换时间，使得缓冲器电路122在保持给定的逻辑电压电平的同时输出信号Rint。在一些实施例中，缓冲器电路122以其它方式配置，以相对于信号RextPC的转换时间增加信号Rint的转换时间。
通过配置为相对于信号RextPC的转换时间增加信号Rint的转换时间，缓冲器电路122配置为增加接收与信号RextPC相关的信号Rint的电路的响应时间，例如，与信号RextPC或Rext中的一个或两个相关的POC的响应时间。在一些实施例中，缓冲器电路122配置为通过小于预定响应时间(例如，作为电路(例如SoC)的规格而包括的响应时间)的量，相对于信号RextPC的转换时间来增加信号Rint的转换时间。
在一些实施例中，缓冲器电路122配置为将信号Rint的转换时间增加至0.2μs到1000μs的时间范围内。在一些实施例中，缓冲器电路122配置为将信号Rint的转换时间增加至1μs到100μs的时间范围内。在一些实施例中，缓冲器电路122配置为将信号Rint的转换时间增加至2μs到10μs的时间范围内。
通过包括延迟电路126并且由此配置为相对于信号RextPC的转换时间增加信号Rint的转换时间，缓冲器电路122能够防止由输入信号中的短持续时间逻辑反相触发的输出信号转换，例如，基于ESD事件的转换。与不包括延迟电路的方法相比，缓冲器电路122能够响应于输入信号中的短持续时间逻辑反相而生成具有恒定逻辑电压电平的输出信号。
在缓冲器电路122包括在IC系统(例如，IC系统100)中的实施例中，POC接收具有恒定电压电平的信号Rint，由此防止响应于具有足够短持续时间的逻辑反相而启动不需要的上电序列。
图2A是根据一些实施例的缓冲器电路222A的示意图。缓冲器电路222A可用作上文参照图1讨论的缓冲器电路122。
缓冲器电路222A包括输入端子123和延迟电路126，延迟电路126包括耦合至输入端子123的输入端子127(输入端子123、延迟电路126、输入端子127中的每个在上文参照图1讨论)、输出端子224、以及串联耦合在延迟电路126的输出端子128和输出端子224之间的数量N个反相器INV1-INVN。输出端子224可用作输出端子124，并且反相器INV1-INVN可用作缓冲器电路122的至少一个缓冲器，如上文参照图1讨论的。在各种实施例中，缓冲器电路222A的延迟电路126包括延迟电路300A-300D中的一个，下面参照图3A至图3D讨论。在一些实施例中，缓冲器电路222A除了上文讨论的组件之外，还包括一个或多个组件(未示出)，这些部件由于图示目的而没有描述或进一步讨论。
反相器INV1-INVN中的每个是配置为在输入端子处接收输入信号并且在输出端子处生成互补输出信号的逻辑门。在一些实施例中，反相器INV1-INVN中的每个包括与电源电压VDD和参考电压VSS之间的NMOS晶体管(未示出)串联耦合的PMOS晶体管(未示出)，PMOS晶体管和NMOS晶体管的栅极耦合在一起并且配置为接收输入信号，以及PMOS晶体管和NMOS晶体管的漏极端子耦合在一起并且配置为生成输出信号。
在图2A所示的实施例中，反相器INV1包括例如施密特触发器的一个或多个电路，一个或多个电路配置为通过将从低逻辑电压电平转换到高逻辑电压电平的阈值电压设置为大于从高逻辑电压电平转换到低逻辑电压电平的阈值电压，以执行迟滞功能。在操作中，迟滞电路提供保护作用，以防止由相对于阈值电压量级小的噪声信号触发的转化，从而用作噪声滤波器。在一些实施例中，反相器INV1不包括配置为执行迟滞功能的一个或多个电路。
在各种实施例中，缓冲器电路222A包括延迟电路126和奇数N个反相器INV1-INVN以使得信号RDint与信号RextPC同步，或者包括延迟电路126和偶数N个反相器INV1-INVN以使得信号RDint与信号RextPC互补。
在图2A所示的实施例中，缓冲器电路222A包括多个反相器INV1-INVN。在一些实施例中，缓冲器电路222A包括反相器INV1-INVN的数量N等于1。在一些实施例中，缓冲器电路222A包括反相器INV1-INVN的数量N从2到8。在一些实施例中，缓冲器电路222A包括反相器INV1-INVN的数量N在从3到5的范围内。在一些实施例中，缓冲器电路222A包括反相器INV1-INVN的数量N大于8。
缓冲器电路222A由此配置为在输入端子123处接收信号RextPC，并且在输出端子224处生成信号RDint，相对于信号RextPC的逻辑电压电平之间的转换时间信号RDint具有增加的逻辑电压电平之间的转换时间。生成信号RDint对应于使用如上文关于图1所讨论的缓冲器电路122来生成信号Rint，并且在输出端子224对应于输出端子124的实施例中，信号RDint可用作信号Rint。
图2B是根据一些实施例的缓冲器电路222B的示意图。缓冲器电路222B可用作上文参照图1讨论的缓冲器电路122。
缓冲器电路222B包括输入端子123、输出端子224、延迟电路126和反相器INV1-INVN，每个都在上文参照缓冲器电路222A和图2A讨论过。在一些实施例中，缓冲器电路222B除了上文讨论的内容之外还包括一个或多个组件(未示出)，这些组件由于图示目的而没有描述或进一步讨论。
缓冲器电路222B具有与上述缓冲器电路222A的配置相匹配的配置，除了延迟电路126耦合在反相器INV1-INVN中的两个反相器之间而不是耦合在输入端子123和反相器INV1之间。在图2B所示的实施例中，反相器INV1-INVN中的至少两个反相器耦合在输入端子123和延迟电路126之间。在一些实施例中，反相器INV1是耦合在输入端子123和延迟电路126之间的反相器INV1-INVN中的单个反相器。
缓冲器电路222B由此配置为在输入端子123处接收信号RextPC，并且在输出端子224处以上文参照缓冲器电路222A和图2A所讨论的方式生成信号RDint。
通过包括如上文讨论配置的延迟电路126和反相器INV1-INVN，缓冲器电路222A和222B中的每个配置为相对于信号RextPC的转换时间增加信号RDint的转换时间并且由此能够获得益处，例如，防止由短持续时间输入信号逻辑反相触发的输出信号转换，如上文针对缓冲器电路122和IC系统100所讨论的。
图3A至图3D是根据一些实施例的各个延迟电路300A-300D的示意图。延迟电路300A-300D中的每个可用作如上文参照图1至图2B讨论的延迟电路126。在一些实施例中，延迟电路300A-300D被称为RC电路。
延迟电路300A-300D中的每个包括配置为接收信号IN的输入端子127、配置为输出信号OUT的输出端子128、电源电压节点VDDN和参考电压节点VSSN，每个都在上文参照图1至图2B讨论过。延迟电路300A-300D中的每个还包括电阻器件R1，电阻器件R1耦合在延迟电路300A和300B中的输出端子128和电源电压节点VDDN之间或者耦合在延迟电路300C和300D中的输出端子128和参考电压节点VSSN之间。
在一些实施例中，电阻器件R1与电容器件C1并联布置，并联布置耦合在延迟电路300A和300B中的输出端子128和电源电压节点VDDN之间或者在延迟电路300C和300D中的输出端子128和参考电压节点VSSN之间。在一些实施例中，耦合在输出端子128和电源电压节点VDDN或参考电压节点VSSN之间的电阻器件R1和电容器件C1的并联布置称为RC网络。
在一些实施例中，电阻器件R1与电容器件C1串联布置，并且电容器件C1耦合在延迟电路300A和300B中的输出端子128和参考电压节点VSSN之间，或者耦合在延迟电路300C和300D中的输出端子128和电源电压节点VDDN之间。在一些实施例中，耦合在电源电压节点VDDN和参考电压节点VSSN之间的电阻器件R1和电容器件C1的串联布置称为RC网络。
延迟电路300A和300B包括NMOS晶体管N1，NMOS晶体管N1耦合在输出端子128和参考电压节点VSSN之间并且具有耦合至输入端子127的栅极。与延迟电路300A相比，延迟电路300B还包括串联耦合在输出端子128和电阻器件R1之间的至少一个PMOS晶体管P2-PM，每个晶体管P2-PM具有耦合至输入端子127的栅极。
延迟电路300C和300D包括PMOS晶体管P1，PMOS晶体管P1耦合在输出端子128和电源电压节点VDDN之间并且具有耦合至输入端子127的栅极。与延迟电路300C相比，延迟电路300D还包括串联耦合在输出端子128和电阻器件R1之间的至少一个NMOS晶体管N2-NM，每个晶体管N2-NM具有耦合至输入端子127的栅极。
在各种实施例中，电阻器件R1包括IC器件，例如，具有根据预定电阻值的尺寸的包括多晶硅和/或金属或者其他合适材料的层的一部分，由此配置为在延迟电路300A-300D中作为电阻器操作。
在各种实施例中，电容器件C1包括根据相应的第一或者第二预定电容值配置的一个或多个IC器件，并且由此配置为在延迟电路300A-300D中作为电容器操作。在各种实施例中，电容器件C1包括金属-绝缘体-金属(MIM)电容器、配置为电容器的晶体管或者适于提供受控电容值的另一IC器件。
在操作中，如上文所述配置的电阻器件R1和电容器件C1的并联或串联布置动作，以控制输出端子128上的电压电平在通过相应的晶体管N1或P1从电源电压节点VDDN或参考电压节点VSSN中的另一个去耦合之后，朝向电源电压节点VDDN或参考电压节点VSSN中的相应一个倾斜变化的速率。
对应于延迟电路300A-300D配置为使信号OUT倾斜变化的预定速率，电阻器件R1具有预定电阻值并且电容器件C1具有预定电容值。在操作中，在延迟电路300A和300B中，电阻器件R1耦合在输出端子128和电源电压节点VDDN之间并且电容器件C1耦合在输出端子128和电源电压节点VDDN或参考电压节点VSSN中的一个之间，使得信号OUT以预定速率从逻辑低电压电平斜升到逻辑高电压电平。在延迟电路300C和300D中，电阻器件R1耦合在输出端子128和参考电压节点VSSN之间并且电容器件C1耦合在输出端子128和电源电压节点VDDN或参考电压节点VSSN中的一个之间，使得信号OUT以预定速率从逻辑高电压电平斜降至逻辑低电压电平。
通过以上讨论的配置，在操作中，当信号IN具有高逻辑电压电平时延迟电路300B中的至少一个晶体管P2-PM将电阻器件R1与输出端子128电隔离，从而与延迟电路300A相比，减小了电源电压节点VDDN和输出端子128之间的漏电流。在各种实施例中，延迟电路300B包括至少一个晶体管P2-PM的数量M在从1到8的范围内。
类似地，通过上述配置，在操作中，当信号IN具有低逻辑电压电平时，延迟电路300D中的至少一个晶体管N2-NM将电阻器件R1与输出端子128电隔离，从而与延迟电路300C相比，减小了输出端子128与参考电压节点VSSN之间的漏电流。在各种实施例中，延迟电路300D包括至少一个晶体管N2-NM的数量M在从1到8的范围内。
图3A至图3D中示出的延迟电路300A-300D的配置和上文讨论的是非限制性示例，由此，在操作中，信号OUT以预定速率朝向电源电压节点VDDN或参考电压节点VSSN中的一个倾斜变化。在各种实施例中，RC电路(例如，延迟电路300A-300D中的一个)包括以其它方式配置的至少一个电阻器件和至少一个电容器件，以控制在操作中向电源电压节点VDDN或参考电压节点VSSN中的一个信号(例如，信号OUT)倾斜变化的速率。
通过以上讨论的配置，延迟电路300A-300D中的每个能够相对于信号IN的相应转换时间增加信号OUT的转换时间。通过包括在缓冲器电路(例如，缓冲器电路122)中，延迟电路300A-300D中的每个由此能够实现上述关于缓冲器电路122和IC系统100所讨论的益处。
图4是根据一些实施例的缓冲器电路400的示意图。缓冲器电路400可用作上文参照图1讨论的缓冲器电路122。
缓冲器电路400包括输入端子123和输出端子124，每一个都在上文参照图1至图2B讨论过。缓冲器电路400还包括耦合至输入端子123的缓冲器电路422、耦合至输入端子123的逻辑电路430、以及耦合至输出端子124的逻辑电路440。缓冲器电路422包括输出端子224和缓冲器电路222A或222B中的一个，每个都在上文参照图2A和图2B讨论过。输出端子224耦合至逻辑电路440的第一输入端子(未标记)，并且逻辑电路430包括耦合至逻辑电路440的第二输入端子(未标记)的输出端子(未标记)。
逻辑电路430包括至少一个逻辑器件(未示出)，并且由此配置为基于输入信号RextPC将信号RinPC输出到逻辑电路440的第二输入端子，如上文参照图1至图2B所讨论的。在一些实施例中，至少一个逻辑器件包括串联耦合在逻辑电路430的输入端子123和输出端子之间的至少一个缓冲器。在一些实施例中，至少一个逻辑器件包括串联耦合在逻辑电路430的输入端子123和输出端子之间的多个反相器，多个反相器的数量大于上文参照图2A和2B所讨论的反相器INV1-INVN的数量N。
逻辑电路440包括至少一个逻辑器件(未示出)，并且由此配置为接收除了来自逻辑电路430的信号RinPC之外还接收来自缓冲器电路422的信号RDint(每个都在上文参照图1至图2B讨论过)，并且基于信号RDint和RinPC将信号Rint输出至输出端子124。在一些实施例中，至少一个逻辑器件包括NAND(与非)门以及串联耦合在NAND门和输出端子124之间的至少一个缓冲器，NAND门包括逻辑电路440的第一和第二输入端子。
在一些实施例中，除了图4所示的之外，逻辑电路430或440中的一个或两个包括一个或多个输入端子和/或输出端子，并且缓冲器电路400由此配置为基于除了信号RextPC之外的一个或多个信号生成除了信号Rint之外的一个或多个信号(未示出)。
通过除了缓冲器电路422之外还包括逻辑电路430和440，缓冲器电路400配置为生成信号Rint，信号Rint比上文讨论的缓冲器电路122、222A和222B具有更大灵活性。通过包括缓冲器电路422(缓冲器电路422包括缓冲器电路222A或222B中的一个)，缓冲器电路400能够相对于信号RextPC的转换时间增加信号Rint的转换时间，从而能够实现益处，例如防止由短持续时间输入信号逻辑反相触发的输出信号转换，如上文关于缓冲器电路122和IC系统100所讨论的。
图5是根据一些实施例的缓冲器电路操作参数的表示。图5描述了非限制性示例的作为时间函数的各种信号：由延迟电路接收的信号IN1或IN2、由延迟电路生成的相应信号OUT1或OUT2、以及由包括延迟电路的缓冲器电路(例如，包括延迟电路126的缓冲器电路122)生成的复位信号。
对于延迟电路126相对于信号IN从高逻辑电压电平转换到低逻辑电压电平的时间来增加信号OUT从低逻辑电压电平转换到高逻辑电压电平的时间的实施例，信号IN1和OUT1是上文参照图1至图3D所讨论的相应信号IN和OUT的非限制性示例。对于延迟电路126相对于信号IN从低逻辑电压电平转换到高逻辑电压电平的时间来增加信号OUT从高逻辑电压电平转换到低逻辑电压电平的时间的实施例，信号IN2和OUT2是相应信号IN和OUT的非限制性示例。对应于上述任一非限制性示例，复位信号是上文参照图1至图4讨论的信号Rint的非限制性示例。
相对于高逻辑电平H和低逻辑电平L来描绘信号IN1、IN2、OUT1、OUT2和复位信号中的每一个。在各种实施例中，高逻辑电平H对应于高逻辑电压电平或阈值电压(例如，缓冲器的阈值电压)，而低逻辑电平L对应于低逻辑电压电平或阈值电压(例如，缓冲器的阈值电压)。
在时间t1之前，信号IN1具有高逻辑电平H并且信号OUT1具有低逻辑电平L。从时间t1到时间t2，信号IN1转换到并保持在低逻辑电平L，在此时信号IN1返回到高逻辑电平H。具有低逻辑电平L的信号IN1表示逻辑反相，逻辑反相具有从时间t1到时间t2的持续时间。在时间t1，信号OUT1以由延迟电路126的配置决定的速率从低逻辑电平L朝向高逻辑电平H斜升。基于相对增加的转换时间，信号OUT1在时间t2保持在高逻辑电平H以下，此时信号OUT1响应于信号IN1返回到高逻辑电平H而返回到低逻辑电平L。
在时间t1之前，信号IN2具有低逻辑电平L并且信号OUT2具有高逻辑电平H。从时间t1到时间t2，信号IN2转换到并且保持在高逻辑电平H，此时信号IN2返回到低逻辑电平L。具有高逻辑电平H的信号IN21表示逻辑反相，逻辑反相具有从时间t1到时间t2的持续时间。在时间t1，信号OUT2以由延迟电路126的配置决定的速率从高逻辑电平H朝向低逻辑电平L斜降。基于相对增加的转换时间，信号OUT2在时间t2保持在低逻辑电平L以上，此时信号OUT2响应于信号IN2返回到低逻辑电平L而返回到高逻辑电平H。
在第一实施例中，由于信号OUT1在信号IN1的逻辑反相的整个持续时间内保持在高逻辑电平H以下，所以接收信号OUT1的缓冲器电路122的缓冲器不在逻辑电压电平之间转换，并且缓冲器电路122输出复位信号，复位信号具有对应于高逻辑电平H或低逻辑电平L中的一个的不变电平。
类似地，在第二实施例中，由于信号OUT2在信号IN2的逻辑反相的整个持续时间内保持在低逻辑电平L以上，所以接收信号OUT2的缓冲器电路122的缓冲器不在逻辑电压电平之间转换，并且缓冲器电路122输出复位信号，复位信号具有对应于高逻辑电平H或低逻辑电平L中的一个的不变电平。
图6是根据一些实施例的操作缓冲器电路的方法600的流程图。方法600可用于例如上文参照图1至图4讨论的缓冲器电路122、222A、222B或400的缓冲器电路以及用于具有包括缓冲器电路的IC系统，例如，包括上文参照图1讨论的缓冲器电路122的IC系统100。
操作在图6中描述的方法600的操作序列仅用于说明；方法600的操作能够以不同于图6中描述的操作序列执行。在一些实施例中，在图6所示的操作之前、之间、期间和/或之后执行除了图6所示的那些之外的操作。在一些实施例中，方法600的部分或全部操作是操作SoC的一部分，例如，包括在上文参照图1讨论的IC芯片120中的SoC。
在操作610处，在一些实施例中，从过压保护电路输出逻辑信号。输出逻辑信号包括输出具有高逻辑电压电平或低逻辑电压电平中的任何一个、并且具有对应于从高逻辑电压电平转换到低逻辑电压电平或从低逻辑电压电平转换到高逻辑电压电平中的一个或两个的第一转换时间的逻辑信号。
在一些实施例中，从过压保护电路输出逻辑信号包括从保护电路110输出信号RextPC，如上文参照图1所讨论的。在一些实施例中，输出逻辑信号包括输出包括逻辑反相的逻辑信号，如上文参照图1至图5所讨论的。
在操作620处，在缓冲器电路的输入端子处接收逻辑信号。接收逻辑信号包括接收具有第一转换时间的逻辑信号。在一些实施例中，接收逻辑信号包括接收包括逻辑反相的逻辑信号，如上文参照图1至图5所讨论的。
在一些实施例中，在缓冲器电路的输入端子处接收逻辑信号包括在缓冲器电路122的输入端子123处接收信号RextPC，如上文参照图1至图2B和图4所讨论的。
在一些实施例中，在缓冲器电路的输入端子处接收逻辑信号包括在IC芯片(例如，包括SoC的IC芯片120)的输入焊盘处接收逻辑信号，如上文参照图1所讨论的。
在操作630处，使用RC电路和缓冲器顺序地反相逻辑信号。使用RC电路和缓冲器顺序地反相逻辑信号包括使用RC电路反相逻辑信号，随后使用缓冲器反相逻辑信号。RC电路耦合至缓冲器的输入端子，并且使用RC电路反相逻辑信号包括使用RC网络的电阻器件将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个。
使用RC电路反相逻辑信号包括通过使用RC网络将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个以将逻辑信号的转换时间从第一转换时间增加到第二转换时间。
在一些实施例中，使用RC网络将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个包括使用晶体管将缓冲器的输入端子与电源电压节点或参考电压节点中的另一个去耦合。
在一些实施例中，使用RC电路来反相逻辑信号包括使用上文参照图3A至图3D所讨论的延迟电路300A-300D中的一个来反相信号IN以生成信号OUT。
在一些实施例中，使用RC网络将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个包括使用RC网络，以耦合包括迟滞电路的缓冲器的输入端子。在一些实施例中，使用RC网络将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个包括使用RC网络，以耦合反相器INV1-INVN的输入端子，如上文参照图2A和图2B所讨论的。
在各种实施例中，使用RC电路反相逻辑信号包括反相在缓冲器电路的输入端子处接收的逻辑信号，或者在逻辑信号由缓冲器电路的输入端子和RC电路之间的缓冲器被反相之后，反相逻辑信号。
在一些实施例中，使用缓冲器反相逻辑信号包括使用多个缓冲器顺序地反相逻辑信号。在一些实施例中，使用缓冲器反相逻辑信号包括使用一个或多个反相器INV1-INVN反相逻辑信号，如上文参照图2A和图2B所讨论的。
在操作640处，从缓冲器电路的输出端子输出顺序反相的逻辑信号。从缓冲器电路输出顺序反相的逻辑信号包括输出具有第二转换时间的反相逻辑信号。在各种实施例中，从缓冲器电路输出顺序反相的逻辑信号包括输出与接收到的逻辑信号同步或与接收到的逻辑信号互补的反相的逻辑信号。
在一些实施例中，输出顺序反相的逻辑信号包括输出信号Rint，如上文参照图1至图5所讨论的。在一些实施例中，输出顺序反相的逻辑信号包括输出信号RDint，如上文参照图2A、图2B和图4所讨论的。
在一些实施例中，输出顺序反相的逻辑信号包括输出IC芯片的复位信号，例如，IC芯片包括SoC的IC芯片120，如上文参照图1所讨论的。
通过执行方法600的部分或者全部操作，缓冲器电路输出逻辑信号，逻辑信号的逻辑电压电平之间的转换时间相对于接收的逻辑信号的逻辑电压电平之间的转换时间增加，从而获得上述关于IC系统100和缓冲器电路122、222A和222B所讨论的益处。
在一些实施例中，一种缓冲器电路包括：输入端子；输出端子；缓冲器；以及电阻器-电容器(RC)电路，与输入端子和输出端子之间的缓冲器串联耦合，其中，电阻器-电容器电路配置为相对于在输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在输出端子处生成的输出信号的逻辑电压电平之间的转换时间，以及输出信号转换时间是基于输入信号的逻辑反相的持续时间。在一些实施例中，电阻器-电容器电路包括第一晶体管，第一晶体管与电源节点和参考节点之间的电阻器-电容器网络串联耦合；电阻器-电容器网络包括与电容器并联的电阻器。在一些实施例中，第一晶体管是NMOS晶体管。在一些实施例中，电阻器-电容器电路还包括串联耦合在第一晶体管和电阻器-电容器网络之间的第二晶体管，第一晶体管和第二晶体管是不同的晶体管类型，第一晶体管和第二晶体管中的每个的栅极耦合至电阻器-电容器电路的输入端子，以及第一晶体管和第二晶体管中的每个的漏极耦合至电阻器-电容器电路的输出端子。在一些实施例中，电阻器-电容器电路包括：晶体管，与电源节点和参考节点之间的电阻器串联耦合；以及电容器，与晶体管并联布置。在一些实施例中，缓冲器包括迟滞电路。在一些实施例中，缓冲器包括反相器。在一些实施例中，电阻器-电容器电路耦合在缓冲器和输入端子之间。在一些实施例中，缓冲器是多个缓冲器中的一个缓冲器，以及电阻器-电容器电路耦合在多个缓冲器的整体与输入端子之间。
在一些实施例中，一种系统包括：过电压保护电路，配置为在过电压保护电路输出端子处生成保护信号；以及缓冲器电路，配置为在缓冲器电路输出端子处生成缓冲器电路输出信号，缓冲器电路包括：输入端子，耦合至过电压保护电路输出端子；缓冲器；以及电阻器-电容器(RC)电路，与输入端子和缓冲器电路输出端子之间的缓冲器串联耦合，其中，电阻器-电容器电路配置为相对于保护信号的逻辑电压电平之间的转换时间，增加缓冲器电路输出信号的逻辑电压电平之间的转换时间。在一些实施例中，缓冲器电路是与过压保护电路分离的集成电路(IC)芯片的一部分，以及缓冲器电路的输入端子包括集成电路芯片的接触焊盘。在一些实施例中，过电压保护电路包括开关器件，开关器件配置为响应于检测到的电压电平通过将过电压保护电路输出端子耦合至参考节点来生成保护信号。在一些实施例中，电阻器-电容器电路配置为基于缓冲器的阈值电压来增加缓冲器电路输出信号的转换时间。在一些实施例中，过电压保护电路配置为基于静电放电(ESD)模型将过电压保护电路输出端子耦合至参考电压节点一段持续时间，以及电阻器-电容器电路配置为还基于持续时间来增加缓冲器电路输出信号的转换时间。在一些实施例中，缓冲器电路是配置为响应于缓冲器电路输出信号执行复位操作的片上系统(SoC)的组件。在一些实施例中，电阻器-电容器电路包括：NMOS晶体管，包括耦合至缓冲器电路的输入端子的栅极、耦合至参考节点的源极端子和耦合至缓冲器的输入端子的漏极端子；以及电阻器-电容器网络，包括耦合在NMOS晶体管的漏极端子和集成电路芯片的电源节点之间的电阻器和电容器的并联配置。在一些实施例中，电阻器-电容器电路还包括PMOS晶体管，PMOS晶体管包括耦合至缓冲器电路的输入端子的栅极、耦合至NMOS晶体管的漏极端子的漏极端子和耦合至电阻器-电容器网络的源极端子。
在一些实施例中，一种操作缓冲器电路的方法包括：在缓冲器电路的输入端子处接收逻辑信号；使用电阻器-电容器(RC)电路和缓冲器中的每个顺序地反相逻辑信号，电阻器-电容器电路耦合至缓冲器的输入端子；以及在缓冲器电路的输出端子处输出顺序地反相的逻辑信号，其中，使用电阻器-电容器电路反相逻辑信号包括使用电阻器-电容器网络以将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个。在一些实施例中，使用电阻器-电容器网络以将缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个包括使用晶体管将缓冲器的输入端子与电源电压节点或参考电压节点中的另一个去耦合。在一些实施例中，在缓冲器电路的输入端子处接收逻辑信号包括在片上系统(SoC)的输入焊盘处接收逻辑信号，以及输出顺序地反相的逻辑信号包括输出片上系统的复位信号。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换和改变。

Claims (10)

1.一种缓冲器电路，包括：
输入端子；
输出端子；
缓冲器；以及
电阻器-电容器(RC)电路，与所述输入端子和所述输出端子之间的缓冲器串联耦合，
其中，所述电阻器-电容器电路配置为相对于在所述输入端子处接收的输入信号的逻辑电压电平之间的转换时间，增加在所述输出端子处生成的输出信号的逻辑电压电平之间的转换时间，以及
输出信号转换时间是基于所述输入信号的逻辑反相的持续时间。
2.根据权利要求1所述的缓冲器电路，其中，
所述电阻器-电容器电路包括第一晶体管，所述第一晶体管与电源节点和参考节点之间的电阻器-电容器网络串联耦合；
所述电阻器-电容器网络包括与电容器并联的电阻器。
3.根据权利要求2所述的缓冲器电路，其中，所述第一晶体管是NMOS晶体管。
4.根据权利要求2所述的缓冲器电路，其中，
所述电阻器-电容器电路还包括串联耦合在所述第一晶体管和所述电阻器-电容器网络之间的第二晶体管，
所述第一晶体管和所述第二晶体管是不同的晶体管类型，
所述第一晶体管和所述第二晶体管中的每个的栅极耦合至所述电阻器-电容器电路的输入端子，以及
所述第一晶体管和所述第二晶体管中的每个的漏极耦合至所述电阻器-电容器电路的输出端子。
5.根据权利要求1所述的缓冲器电路，其中，所述电阻器-电容器电路包括：
晶体管，与电源节点和参考节点之间的电阻器串联耦合；以及
电容器，与所述晶体管并联布置。
6.根据权利要求1所述的缓冲器电路，其中，所述缓冲器包括迟滞电路。
7.根据权利要求1所述的缓冲器电路，其中，所述缓冲器包括反相器。
8.根据权利要求1所述的缓冲器电路，其中，所述电阻器-电容器电路耦合在所述缓冲器和所述输入端子之间。
9.一种集成电路系统，包括：
过电压保护电路，配置为在过电压保护电路输出端子处生成保护信号；以及
缓冲器电路，配置为在缓冲器电路输出端子处生成缓冲器电路输出信号，所述缓冲器电路包括：
输入端子，耦合至所述过电压保护电路输出端子；
缓冲器；以及
电阻器-电容器(RC)电路，与所述输入端子和所述缓冲器电路输出端子之间的缓冲器串联耦合，
其中，所述电阻器-电容器电路配置为相对于所述保护信号的逻辑电压电平之间的转换时间，增加所述缓冲器电路输出信号的逻辑电压电平之间的转换时间。
10.一种操作缓冲器电路的方法，所述方法包括：
在所述缓冲器电路的输入端子处接收逻辑信号；
使用电阻器-电容器(RC)电路和缓冲器中的每个顺序地反相所述逻辑信号，所述电阻器-电容器电路耦合至所述缓冲器的输入端子；以及
在所述缓冲器电路的输出端子处输出所述顺序地反相的逻辑信号，
其中，使用所述电阻器-电容器电路反相所述逻辑信号包括使用电阻器-电容器网络以将所述缓冲器的输入端子耦合至电源电压节点或参考电压节点中的一个。
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