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CN111863825A - 半导体存储器件及其制造方法 - Google Patents

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CN111863825A
CN111863825A CN202010234941.7A CN202010234941A CN111863825A CN 111863825 A CN111863825 A CN 111863825A CN 202010234941 A CN202010234941 A CN 202010234941A CN 111863825 A CN111863825 A CN 111863825A
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Abstract

公开了半导体存储器件及其制造方法。该半导体存储器件包括：第一半导体图案，在衬底上并包括彼此背对的第一端和第二端；第一导电线，在该第一端和该第二端之间、与该第一半导体图案的侧表面相邻并垂直于衬底的顶表面；第二导电线，与第一半导体图案的第一端接触，与第一导电线间隔开，并平行于衬底的顶表面；以及数据存储图案，与第一半导体图案的第二端接触。第一导电线具有与第一半导体图案的侧表面相邻地突出的突起。

Description

半导体存储器件及其制造方法
技术领域
发明构思涉及一种半导体器件和/或制造该半导体器件的方法，更具体地，涉及具有提高的集成度的半导体存储器件和/或制造该半导体存储器件的方法。
背景技术
半导体器件已经被高度集成以满足消费者所要求和/或期望的半导体器件的高性能和低制造成本。由于半导体器件的集成度是决定产品价格的重要因素，所以对高度集成的半导体器件的需求日益增长。典型的二维或平面半导体器件的集成度主要由单位存储单元所占的面积决定，使得它受用于形成精细图案的技术水平的极大影响。然而，提高图案精细度所需的或用于提高图案精细度的极其昂贵的处理设备会对提高二维或平面半导体器件的集成度设置实际的限制。因此，已经提出具有三维布置的存储单元的三维半导体存储器件。
发明内容
发明构思的一些示例实施方式提供一种具有提高的集成度的半导体存储器件。
发明构思的一些示例实施方式提供一种制造半导体存储器件的方法，该方法能够提高生产率。
发明构思的目的不限于以上所述，并且以上没有提及的其它目的将从以下描述而被本领域普通技术人员清楚地理解。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括：在衬底上的第一半导体图案，该第一半导体图案包括第一端和背对第一端的第二端；与第一半导体图案的侧表面相邻的第一导电线，第一导电线在第一端和第二端之间，第一导电线垂直于衬底的顶表面；第二导电线，与第一半导体图案的第一端接触并与第一导电线间隔开，第二导电线与衬底的顶表面平行；以及与第一半导体图案的第二端接触的数据存储图案。第一导电线包括与第一半导体图案的侧表面相邻地突出的突起。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括：在衬底上的多个第一层间电介质图案和多个第二层间电介质图案，所述多个第一层间电介质图案与所述多个第二层间电介质图案交替；第一导电线，穿过所述多个第二层间电介质图案和所述多个第一层间电介质图案并从衬底的顶表面垂直地延伸；以及分别在第一导电线和所述多个第二层间电介质图案之间的多个半导体图案。所述多个半导体图案分别接触所述多个第二层间电介质图案。
根据发明构思的一些示例实施方式，一种半导体存储器件可以包括：在衬底上的多个第一层间电介质图案和多个第二层间电介质图案，所述多个第一层间电介质图案与所述多个第二层间电介质图案交替；第一导电线和第二导电线，第一导电线和第二导电线穿过所述多个第二层间电介质图案和所述多个第一层间电介质图案，第一导电线和第二导电线从衬底的顶表面垂直地延伸，第一导电线和第二导电线彼此间隔开；分别在第一导电线和所述多个第二层间电介质图案之间的多个第一半导体图案；以及分别在第二导电线和所述多个第二层间电介质图案之间的多个第二半导体图案。第一导电线具有与第二导电线的结构对称的结构。
根据发明构思的一些示例实施方式，一种制造半导体存储器件的方法可以包括：在衬底上交替地堆叠多个第一层间电介质层和多个第二层间电介质层；连续蚀刻所述多个第二层间电介质层和所述多个第一层间电介质层，该连续蚀刻形成暴露衬底的第一沟槽，第一沟槽在第一方向上伸长，该连续蚀刻形成多个第一层间电介质图案和多个第二层间电介质图案；使用该第一沟槽部分地去除所述多个第二层间电介质图案并形成多个第一凹陷区，所述多个第一凹陷区部分地暴露所述多个第一层间电介质图案的顶表面和底表面；以及分别在所述多个第一凹陷区中形成多个半导体图案。所述多个半导体图案彼此间隔开。
附图说明
图1示出简化电路图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列。
图2A示出透视图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件的单位存储单元。
图2B示出透视图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件的存储单元。
图3A示出俯视平面图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件。
图3B示出在特定水平处的平面图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件。
图3C示出沿着图3A或图3B的线A-A'截取的截面图。
图3D示出沿着图3A或图3B的线B-B'截取的截面图。
图3E示出沿着图3A或图3B的线C-C'截取的截面图。
图3F示出沿着图3A或图3B的线D-D'截取的截面图。
图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图14A示出俯视图，其示出制造具有图3A的俯视平面图的半导体存储器件的方法。
图4B、图5B、图6B、图7B、图8C、图9C、图10C和图11C分别示出沿着图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A的线A-A'截取的截面图。
图5C、图6C、图7C、图8D、图9D、图10D和图11D分别示出沿着图5A、图6A、图7A、图8A、图9A、图10A和图11A的线B-B'截取的截面图。
图8B、图9B、图10B、图11B、图12A、图13A、图14B、图15A和图16A示出在特定水平处的平面图，其示出制造具有图3B的平面图的半导体存储器件的方法。
图12B、图13C、图14C和图15B分别示出沿着图12A、图13A、图14B和图15A的线B-B'截取的截面图。
图13B示出沿着图13A的线A-A'截取的截面图。
图9E、图11E、图12C、图13D、图14D、图15C和图16B分别示出沿着图9B、图11B、图12A、图13A、图14B、图15B和图16A的线C-C'截取的截面图。
图11F、图12D、图14E和图15D分别示出沿着图11B、图12A、图14B和图15A的线D-D'截取的截面图。
图17示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件的单位存储单元。
图18示出平面图，其示出制造图17的半导体存储器件的方法。
图19示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件。
图20示出在特定水平处的平面图，其示出图19的半导体存储器件。
图21示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件。
图22示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件。
图23示出截面图，其示出图22的半导体存储器件。
具体实施方式
图1示出简化电路图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列。
参照图1，根据发明构思的一些示例实施方式的三维半导体存储器件可以包括由多个子单元阵列SCA组成或包括多个子单元阵列SCA的单元阵列。子单元阵列SCA可以沿着第二方向D2布置。
每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。位线BL可以对应于列，字线WL可以对应于行。一个存储单元晶体管MCT可以设置在一条字线WL和一条位线BL之间。
位线BL可以是或包括与衬底间隔开并设置在衬底上的导电图案(例如，金属线和/或掺杂的多晶硅线)。位线BL可以在第一方向D1上延伸。一个子单元阵列SCA中的位线BL可以在垂直方向(例如第三方向D3)上彼此间隔开。
字线WL可以是或包括在垂直于衬底的方向(例如第三方向D3)上延伸的导电图案(例如金属线和/或掺杂的多晶硅线)。一个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。
存储单元晶体管MCT的栅极可以连接到字线WL，并且存储单元晶体管MCT的源极可以连接到位线BL。每个存储单元晶体管MCT可以连接到数据存储元件DS。例如，数据存储元件DS可以是或包括电容器，并且存储单元晶体管MCT的漏极可以连接到该电容器。数据存储元件DS可以对应于易失性存储元件，并可以被反复地刷新。数据存储元件DS可以对应于动态随机存取存储器的元件。然而，发明构思不限于此。例如，数据存储元件DS可以是或包括忆阻器，并且存储单元晶体管MCT的漏极可以连接到该忆阻器。
图2A示出透视图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件的单位存储单元。
参照图2A，根据发明构思的一些示例实施方式的三维半导体存储器件可以包括单位存储单元MC，该单位存储单元MC由半导体图案SP1或SP2、位线BL、字线WL1或WL2以及第一电极BE组成，或者包括半导体图案SP1或SP2、位线BL、字线WL1或WL2以及第一电极BE。字线WL1或WL2可以对应于以上参照图1讨论的存储单元晶体管MCT的栅极。位线BL和字线WL1或WL2可以包括导电材料。例如，该导电材料可以包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电的金属氮化物材料(钛氮化物、钽氮化物等)、金属性材料(钨、钛、钽等)以及金属半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的一种或更多种。
位线BL可以具有在第一方向Dl上延伸的线性形状。半导体图案SP1和SP2中的任一个或两者可以具有在交叉第一方向D1的第二方向D2上伸长的条形。字线WL1或WL2可以具有在交叉第一方向D1和第二方向D2的第三方向D3上延伸的线性形状。
半导体图案SP1和SP2中的任一个或两者可以包括半导体材料。例如，该半导体材料可以包括硅、锗、硅锗和/或铟镓锌氧化物(IGZO)。半导体图案SP1和SP2中的任一个或两者可以包括彼此背对的第一端SPE1和第二端SPE2。半导体图案SP1和SP2中的任一个或两者可以在其中具有与第一端SPE1相邻的第一源极/漏极区SD1和与第二端SPE2相邻的第二源极/漏极区SD2。第一源极/漏极区SD1和第二源极/漏极区SD2可以掺杂有相同导电类型的杂质。例如，第一源极/漏极区SD1和第二源极/漏极区SD2可以都掺杂有磷，和/或第一源极/漏极区SD1和第二源极/漏极区SD2可以都掺杂有砷，和/或第一源极/漏极区SD1和第二源极/漏极区SD2可以都掺杂有硼。在第一源极/漏极区SD1中的第一导电类型的掺杂剂的浓度可以与在第二源极/漏极区SD2中的第一导电类型的掺杂剂的浓度相同。
半导体图案SP1和SP2可以在其中具有在第一源极/漏极区SD1和第二源极/漏极区SD2之间的沟道区CH。沟道区CH可以对应于以上参照图1讨论的存储单元晶体管MCT的沟道。第一源极/漏极区SD1和第二源极/漏极区SD2可以分别对应于以上参照图1讨论的存储单元晶体管MCT的源极和漏极。半导体图案SP1和SP2中的任一个或两者可以具有平行于第一方向D1的第一长度LT1和平行于第三方向D3的第二长度LT2。例如，第二长度LT2可以大于第一长度LT1。
位线BL可以接触半导体图案SP1和SP2中的任一个或两者的第一端SPE1。位线BL可以包括在第一方向D1上延伸的位线部分BLL和从位线部分BLL朝向半导体图案SP1和SP2中的任一个或两者的第一端SPE1突出的位线突起BLP。位线BL可以位于与半导体图案SP1和SP2中的任一个或两者的水平相同的水平处。位线BL可以具有与半导体图案SP1和SP2中的任一个或两者的底表面共平面的底表面。位线BL可以具有与半导体图案SP1和SP2中的任一个或两者的顶表面共平面的顶表面。
字线WL1或WL2可以包括在第三方向D3上延伸的字线部分WLL和从字线部分WLL朝向半导体图案SP1和SP2中的任一个或两者突出的字线突起WLP。字线WL1或WL2可以与半导体图案SP1和SP2中的任一个或两者的沟道区CH相邻。根据一些示例实施方式的半导体存储器件的单位存储单元MC可以具有单栅极晶体管结构，其中一个栅极与一个沟道区CH相邻。
第一电极BE可以接触半导体图案SP1和SP2中的任一个或两者的第二端SPE2。第一电极BE可以具有中空的圆筒形状或中空的平行六面体形状。第一电极BE可以具有截面为椭圆形的中空形状。第一电极BE可以构成电容器的一部分或被包括在电容器的一部分中。第一电极BE可以具有在与位于与第一电极BE相同的高度处的半导体图案SP1和SP2中的任一个或两者的顶表面相同的高度(或水平)处的顶表面。第一电极BE可以具有在与位于与第一电极BE相同的高度处的半导体图案SP1和SP2中的任一个或两者的底表面相同的高度处的底表面。第一电极BE可以具有平行于第一方向D1的第一宽度WT1。第一宽度WT1可以与第一长度LT1相同。第一电极BE可以用与其不同的数据存储图案代替。例如，数据存储图案可以是相变材料图案、磁隧道结(MTJ)图案或可变电阻图案。根据发明构思的三维半导体存储器件可以具有数据存储图案的同质集合，例如所有的数据存储图案可以具有相同的结构，或者三维半导体器件可以具有数据存储图案的异质集合，例如数据存储图案的一些可以与其它数据存储图案不同。例如，一些数据存储图案可以对应于相变材料，并且一些其它的数据存储图案可以对应于电容器；然而，发明构思不限于此。
图2B示出透视图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件的存储单元。
参照图2B，图2A的多个单位存储单元MC可以布置在第一方向D1、第二方向D2和第三方向D3上以构成多层单元阵列或多层子单元阵列或被包括在多层单元阵列或多层子单元阵列中。单条位线BL可以接触相邻的第一半导体图案SP1和第二半导体图案SP2。位线BL的单个位线突起BLP可以同时接触彼此相邻的第一半导体图案SP1和第二半导体图案SP2。位线BL可以在其与第一半导体图案SP1和第二半导体图案SP2相邻的侧表面处具有不平坦的结构。
第一字线WL1和第二字线WL2可以设置在彼此相邻的第一半导体图案SP1和第二半导体图案SP2之间。第一字线WL1可以具有与第二字线WL2的结构对称的结构。例如，第一字线WL1和第二字线WL2可以是彼此的镜像。第一字线WL1和第二字线WL2可以包括它们的字线突起WLP，该字线突起WLP分别朝向第一半导体图案SP1和第二半导体图案SP2突出。第一字线WL1和第二字线WL2中的每个可以在其与第一半导体图案SP1和第二半导体图案SP2中的对应一个相邻的侧表面处具有不平坦的结构。
图3A示出俯视平面图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件。图3B示出在特定水平处的平面图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件。例如，图3B对应于图3A的在沿着第三方向D3的特定厚度处的切片。图3C示出沿着图3A或图3B的线A-A'截取的截面图。图3B可以对应于沿着图3C的线E-E'截取的平面图。图3D示出沿着图3A或图3B的线B-B'截取的截面图。图3E示出沿着图3A或图3B的线C-C'截取的截面图。图3F示出沿着图3A或图3B的线D-D'截取的截面图。
参照图3A至图3F，衬底1可以在其上提供有彼此间隔开的堆叠结构SS。衬底1可以包括半导体材料。例如，衬底1可以是单晶硅衬底和/或绝缘体上硅(SOI)衬底。堆叠结构SS可以具有相同的结构，例如可以每个具有相同的结构，并且分隔电介质图案25可以将堆叠结构SS彼此分隔。分隔电介质图案25可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一种或更多种。当在平面图中观看时，分隔电介质图案25可以具有在第一方向D1上延伸的线性形状。每个堆叠结构SS可以构成子单元阵列或被包括在子单元阵列中。堆叠结构SS可以沿着第二方向D2布置。
参照图3C和图3F，第一层间电介质图案3和第二层间电介质图案5可以交替地堆叠在每个堆叠结构SS的衬底1上。第一层间电介质图案3可以包括相对于第二层间电介质图案5具有蚀刻选择性的电介质材料。例如，第一层间电介质图案3可以包括硅氧化物层，第二层间电介质图案5可以包括硅氮化物层。替代地，第一层间电介质图案3可以包括硅氮化物层，第二层间电介质图案5可以包括硅氧化物层。第一层间电介质图案3可以不包括硅氮化物层，并且第二层间电介质图案5可以不包括硅氧化物层。蚀刻选择性可以是或对应于来自湿蚀刻工艺的各向同性蚀刻选择性。该湿蚀刻工艺可以包括湿化学物质，诸如但不限于缓冲氟化氢和磷酸中的至少一种。在存在缓冲氟化氢的情况下，第一层间电介质图案3和第二层间电介质图案5中的包括硅氧化物的层间电介质图案可以具有比第一层间电介质图案3和第二层间电介质图案5中的包括硅氮化物的层间电介质图案更高的蚀刻速率；类似地，在存在磷酸的情况下，第一层间电介质图案3和第二层间电介质图案5中的包括硅氮化物的层间电介质图案可以具有比第一层间电介质图案3和第二层间电介质图案5中的包括硅氧化物的层间电介质图案更高的蚀刻速率。第一层间电介质图案3可以不包括硅氧化物层，并且第二层间电介质图案5可以不包括硅氮化物层。第一层间电介质图案3和/或第二层间电介质图案5可以通过化学气相沉积(CVD)工艺形成；然而，发明构思不限于此。第一层间电介质图案3和第二层间电介质图案5可以被同时形成，或者替代地，可以在不同的时间形成。
如图3C所示，第一层间电介质图案3和第二层间电介质图案5可以在其端部具有阶梯形状。第三层间电介质图案7可以设置在第二层间电介质图案5中的最上面的一个上。第三层间电介质图案7可以包括相对于第二层间电介质图案5具有蚀刻选择性的电介质材料。例如，第三层间电介质图案7可以包括硅氮氧化物层。第三层间电介质图案7可以不包括硅氧化物层和硅氮化物层中的任一个或两者。第三层间电介质图案7可以与第一层间电介质图案3和第二层间电介质图案5的形成同时地形成；然而，发明构思不限于此。例如，CVD工艺可以包括：将衬底1放入CVD腔室中、交替地形成第一层间电介质图案3和第二层间电介质图案5以及形成第三层间电介质图案7。第一层间电介质图案3的端部和第二层间电介质图案5的端部可以覆盖有第四层间电介质图案9。第四层间电介质图案9可以包括相对于至少第二层间电介质图案5具有蚀刻选择性的电介质材料。第四层间电介质图案9可以在与第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7中的任一个或任何一个的形成不同的工艺形成。此外，尽管图3C示出四个第一层间电介质图案3和四个第二层间电介质图案5，但是发明构思不限于此。例如，可以存在比图3C所示的更多或更少的第一层间电介质图案3和第二层间电介质图案5。此外，尽管图3C示出第一层间电介质图案3和第二层间电介质图案5中的台阶是不对称的，例如在图3C的右侧和图3C的左侧之间不对称，但是发明构思不限于此，并且台阶可以在右侧和左侧之间对称。此外，尽管图3C示出第一层间电介质图案3的厚度小于第二层间电介质图案5的厚度，但是发明构思不限于此，并且第一层间电介质图案3的厚度可以与第二层间电介质图案5的厚度相同或者比第二层间电介质图案5的厚度厚。
参照图3C，字线(WL1和WL2)可以穿透第三层间电介质图案7、第二层间电介质图案5和第一层间电介质图案3，并可以垂直于衬底1的顶表面。字线(WL1和WL2)可以包括导电材料。例如，字线(WL1和WL2)可以包括金属和掺杂的多晶硅中的至少一种。字线(WL1和WL2)可以包括在第一方向D1上彼此相邻的第一字线WL1和第二字线WL2。第一字线WL1可以具有与第二字线WL2的形状对称的形状。例如，第一字线WL1可以是第二字线WL2的镜像。第一方向D1可以平行于衬底1的顶表面。第一字线WL1和第二字线WL2可以通过CVD工艺形成；然而，发明构思不限于此。
如图3C所示，第一半导体图案SP1可以插设在第一字线WL1与每个第二层间电介质图案5之间。第二半导体图案SP2可以插设在第二字线WL2与每个第二层间电介质图案5之间。可以在相同的高度处(例如在相同的水平处)提供在第一方向D1上彼此相邻的成一对的第一半导体图案SP1和第二半导体图案SP2。多对半导体图案(SP1和SP2)可以设置为构成多层阵列或被包括在多层阵列中。在堆叠的第一半导体图案SP1或第二半导体图案SP2之间可以仅存在第一层间电介质图案3。第一半导体图案SP1和第二半导体图案SP2可以接触(例如直接接触)与其相邻的第二层间电介质图案5。与第一半导体图案SP1和第二半导体图案SP2相邻的第二层间电介质图案5的侧壁可以与第一层间电介质图案3的侧壁间隔开。与第二层间电介质图案5朝向字线(WL1和WL2)突出相比，第一层间电介质图案3可以朝向字线(WL1和WL2)更加突出。第一半导体图案SP1和第二半导体图案SP2可以使其侧壁与第一层间电介质图案3的侧壁间隔开。与第一半导体图案SP1和第二半导体图案SP2相比，第一层间电介质图案3可以朝向字线(WL1和WL2)更加突出。
仍参照图3C，栅极电介质层Gox可以插设在字线(WL1和WL2)与半导体图案(SP1和SP2)之间。栅极电介质层Gox可以包括高k电介质层、硅氧化物层、硅氮化物层、硅氮氧化物层或它们的组合。高k电介质层可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的一种或更多种。栅极电介质层Gox可以用CVD工艺诸如等离子体增强CVD(PECVD)工艺和/或低压CVD(LPCVD)工艺形成；然而，发明构思不限于此。栅极电介质层Gox可以具有拥有不平坦的结构的截面。栅极电介质层Gox还可以插设在衬底1与字线(WL1和WL2)之间。第一掩埋电介质图案19p可以插设在彼此相邻的第一字线WL1和第二字线WL2之间。
参照图3B和图3E，位线BL可以设置在第一层间电介质图案3之间。位线BL可以接触第一半导体图案SP1和第二半导体图案SP2的对应的第一源极/漏极区SD1。位线BL可以在其与第一半导体图案SP1和第二半导体图案SP2相邻的侧表面处具有其不平坦的结构。电容器CAP可以接触第一半导体图案SP1和第二半导体图案SP2的第二源极/漏极区SD2。电容器CAP可以包括第一电极BE、电介质层DL和第二电极UE。第一电极BE可以具有中空的圆筒形状和/或具有卵形或椭圆形截面的中空形状。
电介质层DL可以覆盖(例如共形地覆盖)多个第一电极BE的表面。第二电极UE可以与所述多个第一电极BE相邻。第二电极UE可以填充第一电极BE的内部。第一电极BE和第二电极UE中的每个可以包括导电材料。该导电材料可以是掺杂的半导体材料(诸如掺杂的单晶硅、掺杂的多晶硅、掺杂的锗等)、导电的金属氮化物材料(诸如钛氮化物、钽氮化物等)、金属性材料(诸如钨、钛、钽等)以及金属半导体化合物(诸如钨硅化物、钴硅化物、钛硅化物等)中的一种。电介质层DL可以插设在第二电极UE和衬底1之间。电介质层DL可以包括金属氧化物(诸如铪氧化物、锆氧化物、铝氧化物、镧氧化物、钽氧化物和钛氧化物)和钙钛矿结构的电介质(诸如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的一种或更多种。
参照图3B和图3D，第二掩埋电介质图案21可以插设在第一掩埋电介质图案19p和位线BL之间以及在第一掩埋电介质图案19p和第二电极UE之间。栅极电介质层Gox可以插设在位线BL和第二掩埋电介质图案21之间。电介质层DL可以插设在第二掩埋电介质图案21和第二电极UE之间。第一掩埋电介质图案19p和第二掩埋电介质图案21可以独立地包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一种或更多种。第一掩埋电介质图案19p和第二掩埋电介质图案21可以不包括相同的材料。
根据发明构思的一些示例实施方式的三维半导体存储器件可以配置为使得单个单位存储单元由位线BL和位于与位线BL相同的水平处的半导体图案(SP1和SP2)构成，或与它们对应。此外，在堆叠的第一半导体图案SP1或第二半导体图案SP2之间可以仅存在第一层间电介质图案3。因此，半导体存储器件可以降低整体高度。此外，根据发明构思的一些示例实施方式的三维半导体存储器件可以配置为使得半导体图案(SP1和SP2)中的每个具有小于第二长度LT2的第一长度LT1，并且相邻的第一半导体图案SP1和第二半导体图案SP2被设置为构成一对或对应于一对，结果半导体存储器件可以在整体宽度上减小。结果，半导体存储器件可以提高集成度。
以下将描述制造图3A至图3F的半导体存储器件的方法。
图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图14A示出俯视平面图，其示出制造具有图3A的俯视平面图的半导体存储器件的方法。图4B、图5B、图6B、图7B、图8C、图9C、图10C和图11C分别示出沿着图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A的线A-A'截取的截面图。图5C、图6C、图7C、图8D、图9D、图10D和图11D分别示出沿着图5A、图6A、图7A、图8A、图9A、图10A和图11A的线B-B'截取的截面图。图8B、图9B、图10B、图11B、图12A、图13A、图14B、图15A和图16A示出在特定水平处的平面图，其示出制造具有图3B的平面图的半导体存储器件的方法。图12B、图13C、图14C和图15B分别示出沿着图12A、图13A、图14B和图15A的线B-B'截取的截面图。图13B示出沿着图13A的线A-A'截取的截面图。图9E、图11E、图12C、图13D、图14D、图15C和图16B分别示出沿着图9B、图11B、图12A、图13A、图14B、图15B和图16A的线C-C'截取的截面图。图11F、图12D、图14E和图15D分别示出沿着图11B、图12A、图14B和图15A的线D-D'截取的截面图。
参照图4A和图4B，可以提供衬底1。衬底1可以包括彼此间隔开的多个堆叠结构区SSR。第一层间电介质层和第二层间电介质层可以交替地堆叠在衬底1上。第三层间电介质层可以形成在第二层间电介质层中的最上面一个上。第二层间电介质层可以包括相对于第一层间电介质层和第三层间电介质层具有蚀刻选择性的电介质材料。第一至第三层间电介质层可以在PECVD工艺中形成，例如可以在PECVD工艺中同时形成；然而，发明构思不限于此。此外，尽管仅示出四个第一层间电介质层和四个第二层间电介质层，但是发明构思不限于此。第一至第三层间电介质层可以经历修整工艺和蚀刻工艺，该修整工艺和蚀刻工艺被执行若干次以形成其端部构成阶梯状形状的第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7，如图4B所示。执行修整工艺和蚀刻工艺的次数没有限制，可以是一次、两次、三次、四次或超过四次。第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7可以被蚀刻以形成暴露衬底1的多个第一沟槽GR1。第一沟槽GR1可以在第二方向D2上伸长。如图4B所示，在单个堆叠结构区SSR上，第一沟槽GR1可以在第一方向D1上彼此间隔开。作为示例，两个第一沟槽GR1被示出在单个堆叠结构区SSR上，但是第一沟槽GR1的数量不限于此。例如，可以提供超过两个的第一沟槽GR1。第一沟槽GR1可以延伸以暴露衬底1的表面。
参照图5A至图5C，可以在衬底1的整个表面上共形地形成牺牲间隔物层，然后可以执行各向异性蚀刻工艺以形成覆盖第一沟槽GR1的侧壁的牺牲间隔物11并暴露在第一沟槽GR1中的衬底1的顶表面。牺牲间隔物11可以由相对于衬底1以及第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7具有蚀刻选择性的材料形成。例如，牺牲间隔物11可以包括硅锗。例如，如果衬底1是硅衬底，则牺牲间隔物11可以包括硅锗。在形成牺牲间隔物11之后，牺牲掩埋层可以围绕衬底1的整个表面以填充第一沟槽GR1，然后可以执行平坦化蚀刻工艺以在对应的第一沟槽GR1中形成牺牲掩埋图案13。该平坦化蚀刻工艺可以包括毯式回蚀刻工艺和/或化学机械平坦化(CMP)工艺。牺牲掩埋图案13可以由相对于牺牲间隔物11具有蚀刻选择性的材料形成。例如，牺牲掩埋图案13可以包括硅氧化物层。当牺牲间隔物11包括硅氮化物层时，牺牲掩埋图案13可以包括硅氧化物层。
参照图6A至图6C，可以执行各向同性和/或各向异性蚀刻工艺，使得牺牲间隔物11可以被全部去除以形成间隙区Gap，每个间隙区Gap暴露第一层间电介质图案3的侧壁和第二层间电介质图案5的侧壁以及牺牲掩埋图案13的侧壁。间隙区Gap可以与第一沟槽GR1重叠。衬底1的顶表面可以在间隙区Gap中被部分地或全部暴露。
参照图7A至图7C，可以执行各向同性蚀刻工艺以使暴露在第一沟槽GRl中的第二层间电介质图案5凹入(或部分地去除)。该各向同性蚀刻工艺可以包括湿蚀刻工艺；然而，发明构思不限于此。因此，第二层间电介质图案5的侧壁可以不与第一层间电介质图案3的侧壁和第三层间电介质图案7的侧壁对准，并且第一层间电介质图案3和第三层间电介质图案7可以在其顶表面和底表面处暴露。替代地或另外地，可以形成由第二层间电介质图案5的侧壁以及第一层间电介质图案3和第三层间电介质图案7的顶表面和底表面限定的第一凹陷区RR1。半导体层15可以形成为填充第一沟槽GR1和第一凹陷区RR1。半导体层15可以接触牺牲掩埋图案13的侧壁和衬底1的顶表面。半导体层15可以包括例如硅、锗、硅锗和/或铟镓锌氧化物(IGZO)。半导体层15可以通过沉积工艺和退火工艺来形成。替代地或另外地，当半导体层15由单晶硅或单晶硅锗形成时，可以采用选择性外延生长(SEG)工艺来形成半导体层15。SEG工艺可以被掺杂或不掺杂。SEG工艺可以在衬底1的表面上开始外延生长。半导体层15可以形成为覆盖第一、第二和第三层间电介质图案3、5和7的侧壁以及顶表面和底表面。
参照图7A至图7C和图8A至图8D，可以去除牺牲掩埋图案13以暴露半导体层15的侧壁。可以执行诸如湿蚀刻工艺的各向同性蚀刻工艺以去除(例如部分地去除)半导体层15并形成初始半导体图案PSP，该初始半导体图案PSP部分地填充第一凹陷区RR1并彼此间隔开。因此，第一层间电介质图案3和第三层间电介质图案7可以在它们的侧壁处暴露。而且，第一层间电介质图案3和第三层间电介质图案7可以在其顶表面和底表面处部分地暴露。如图8B所示，每个初始半导体图案PSP可以形成为具有沿着第一凹陷区RR1的侧壁在第二方向D2上伸长的闭合曲线形状。
参照图9A至图9E，栅极电介质层Gox可以形成(例如共形地形成)在衬底1的整个表面上或围绕衬底1的整个表面。栅极电介质层Gox可以通过PECVD工艺形成和/或可以通过对初始半导体图案PSP的暴露部分的热氧化工艺而被部分地形成；然而，发明构思不限于此。可以在栅极电介质层Gox上堆叠(例如沉积)导电层，然后可以执行各向异性蚀刻工艺以形成覆盖第一沟槽GR1的侧壁的初始字线图案17。栅极电介质层Gox可以在第一沟槽GR1的底部处部分地暴露，例如与衬底1的顶表面相邻。第一掩埋电介质层19可以形成为填充第一沟槽GR1。
参照图10A至图10D，可以在第三层间电介质图案7上形成第一掩模图案MK1。第一掩模图案MK1可以包括例如光致抗蚀剂图案、碳上旋涂(SOC)层、硬掩模上旋涂(SOH)层和非晶碳层(ACL)中的至少一种。第一掩模图案MK1可以包括位于与第一沟槽GR1重叠的位置的第一开口OP1和第二开口OP2。在单个堆叠结构区SSR上，在第二方向D2上彼此相邻的两个第一开口OP1可以分别与单个第一沟槽GR1的相反两端重叠，并且第二开口OP2可以设置在这两个第一开口OP1之间。可以通过执行各向异性蚀刻工艺来蚀刻至少初始字线图案17，在该各向异性蚀刻工艺中第一掩模图案MK1用作蚀刻掩模。因此，第一字线WL1和第二字线WL2可以形成为彼此间隔开。在此阶段，第一掩埋电介质层19也可以被蚀刻以形成图10D所示的第一掩埋电介质图案19p。可以去除第一掩模图案MK1以暴露第三层间电介质图案7的顶表面。第一掩模图案MK1可以例如通过诸如O2灰化工艺的灰化工艺来去除。
参照图11A至图11F，可以堆叠第二掩埋电介质层，然后可以执行平坦化蚀刻工艺以形成填充第一沟槽GRl的第二掩埋电介质图案21。该平坦化蚀刻工艺可以包括例如毯式回蚀刻工艺和/或CMP工艺。第二掩模图案MK2可以形成在第三层间电介质图案7上。第二掩模图案MK2可以包括例如光致抗蚀剂图案、碳上旋涂(SOC)层、硬掩模上旋涂(SOH)层和非晶碳层(ACL)中的至少一种。第二掩模图案MK2可以包括彼此间隔开的第二沟槽GR2。第二沟槽GR2可以设置在堆叠结构区SSR之间。可以执行其中第二掩模图案MK2用作蚀刻掩模的各向异性蚀刻工艺，以蚀刻在堆叠结构区SSR之间的第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7，从而第二沟槽GR2可以被转移到第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7中。第二沟槽GR2可以暴露衬底1的顶表面。
参照图12A至图12D，可以执行各向同性蚀刻工艺以使通过第二沟槽GR2暴露的第二层间电介质图案5凹入(例如部分地去除)，这可以导致形状像闭合曲线的初始半导体图案PSP的侧壁暴露。在此阶段，第四层间电介质图案9也可以在其侧壁处暴露。因此，第二凹陷区RR2可以形成在对应的第二层间电介质图案5处。沿着图12A的线A-A'截取的截面可以与图11C所示的截面相同。
参照图13A至图13D，可以执行各向同性蚀刻工艺(例如湿蚀刻工艺)以部分地去除暴露于第二凹陷区RR2的初始半导体图案PSP，这可以导致栅极电介质层Gox的暴露并且还导致形成彼此间隔开的第一初始半导体图案PSP1和第二初始半导体图案PSP2。第一初始半导体图案PSP1和第二初始半导体图案PSP2可以每个具有在第二方向D2上伸长的线性形状。例如，可以去除形状像闭合曲线的单个初始半导体图案PSP的相反两端，以形成成对的第一初始半导体图案PSP1和第二初始半导体图案PSP2。第三凹陷区RR3可以形成在初始半导体图案PSP的部分被去除的区域上。
参照图14A至图14E，可以执行离子注入工艺以将第一导电类型的杂质注入到与初始半导体图案PSP的暴露于第三凹陷区RR3的端部相邻的部分中，结果可以形成第一源极/漏极区SD1。离子注入工艺可以是以一角度倾斜的束线离子注入工艺。该角度可以基于周围结构的遮蔽量来确定。替代地或另外地，离子注入工艺可以是等离子体辅助掺杂(PLAD)工艺。第一导电类型可以是n型；然而，发明构思不限于此。可以在衬底1的整个表面上堆叠导电层，然后可以执行各向异性蚀刻工艺以形成彼此间隔开的位线BL。位线BL可以填充在第一层间电介质图案3和第三层间电介质图案7之间的第二凹陷区RR2和第三凹陷区RR3。位线BL可以形成为填充第三凹陷区RR3，因此可以具有图2B的位线突起BLP。在形成位线BL之后，可以去除第二掩模图案MK2以暴露第三层间电介质图案7的顶表面。第二掩模图案MK2可以通过灰化工艺诸如O2灰化工艺去除；然而，发明构思不限于此。衬底1可以在其整个表面上提供有填充第二沟槽GR2的分隔电介质层，然后可以执行平坦化蚀刻工艺以形成分隔电介质图案25，每个分隔电介质图案25填充第二沟槽GR2并使堆叠结构区SSR彼此分隔。该平坦化蚀刻工艺可以包括毯式回蚀刻工艺和/或CMP工艺。除了第二掩模图案MK2之外，沿着图14A的线A-A'截取的截面可以与图13B所示的结构相同。
参照图15A至图15D，可以在第三层间电介质图案7上形成第三掩模图案MK3。第三掩模图案MK3可以包括例如光致抗蚀剂图案、碳上旋涂(SOC)层、硬掩模上旋涂(SOH)层和非晶碳层(ACL)中的至少一种。第三掩模图案MK3可以包括第三开口OP3。第三开口OP3可以每个位于堆叠结构区SSR的中央部分上。第三开口OP3可以具有在第一方向D1上伸长的条形。第三开口OP3可以设置为与第一初始半导体图案PSP1和第二初始半导体图案PSP2交叉。可以执行各向异性蚀刻工艺，其中第三掩模图案MK3用作蚀刻掩模，以部分地去除第一初始半导体图案PSP1和第二初始半导体图案PSP2。因此，第一初始半导体图案PSP1可以形成为在第二方向D2上彼此间隔开的第一半导体图案SP1。替代地或另外地，第二初始半导体图案PSP2可以形成为在第二方向D2上彼此间隔开的第二半导体图案SP2。在此阶段，第二掩埋电介质图案21也可以被蚀刻。此外，参照图15C和图15D，第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7也可以被部分地蚀刻，并且第三开口OP3可以转移到第一层间电介质图案3、第二层间电介质图案5和第三层间电介质图案7中。第三开口OP3可以暴露第一半导体图案SP1的侧壁和第二半导体图案SP2的侧壁。沿着图15A的线A-A'截取的截面可以具有图13B所示的结构，其中第三掩模图案MK3代替第二掩模图案MK2。
参照图16A和图16B，可以执行各向同性蚀刻工艺(例如湿蚀刻工艺)，以使暴露于第三开口OP3的第一半导体图案SP1和第二半导体图案SP2凹入(例如部分地去除)，从而可以形成第四凹陷区RR4以暴露第一层间电介质图案3和第三层间电介质图案7的顶表面和底表面。因此，可以减小第一半导体图案SP1和第二半导体图案SP2的平行于第二方向D2的长度。可以执行离子注入工艺(诸如倾斜离子注入工艺和/或PLAD工艺)以将第一导电类型的杂质注入到与暴露于第四凹陷区RR4的第一半导体图案SP1和第二半导体图案SP2的端部相邻的部分中，结果可以形成第二源极/漏极区SD2。第二源极/漏极区SD2可以与第一源极/漏极区SD1间隔开地形成。沿着图16A的线A-A'截取的截面可以具有图13B所示的结构，其中第三掩模图案MK3代替第二掩模图案MK2。沿着图16A的线B-B'截取的截面可以与图15B的截面相同，并且沿着图16A的线D-D'截取的截面可以与图15D的截面相同。
随后，返回参照图3A至图3F，可以共形地形成第一电极层，然后可以执行各向异性蚀刻工艺以在第四凹陷区RR4中形成第一电极BE。可以执行各向同性蚀刻工艺以进一步去除第二层间电介质图案5，暴露第一电极BE的表面。此外，可以共形地堆叠电介质层DL，可以堆叠第二电极层以填充第三开口OP3，然后可以执行平坦化蚀刻工艺以形成第二电极UE。
在根据发明构思的一些示例实施方式的制造半导体存储器件的方法中，由于图4A所示的单个第一沟槽GR1用于形成图13A所示的两个初始半导体图案(PSP1和PSP2)，所以可以使最终形成的半导体图案的数量加倍。结果，集成度可以提高和/或生产率可以提高。而且，当第一层间电介质层和第二层间电介质层如图4B所示地堆叠时，在第一层间电介质层和第二层间电介质层之间可以不形成半导体层，这可以简化制造工艺和/或降低制造成本。
图17示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件的单位存储单元。
参照图17，根据一些示例实施方式的单位存储单元MC可以配置为使得第一电极BE可以具有与半导体图案(SP1和SP2)中的任何一个的底表面共平面的底表面。第一电极BE可以具有与半导体图案(SP1和SP2)中的任何一个的顶表面共平面的顶表面。第一电极BE可以具有平行于第一方向D1的第二宽度WT2。第二宽度WT2可以大于图2A所示的第一电极BE的第一宽度WT1。因此，电容器CAP可以具有增大的面积，并具有相应增大的电容。电容的增大可以改善单位存储单元MC的电性能；例如，电容的增大可以改善单位存储单元MC的刷新性能。其它配置可以与以上参照图2A讨论的那些配置相同或相似。
图18示出平面图，其示出制造图17中绘出的半导体存储器件的方法。
参照图18，在结合图16A描述的步骤中，可以另外地执行各向同性蚀刻工艺(诸如湿蚀刻工艺)以部分地去除第二层间电介质图案5，而不执行第一电极BE的形成。在此阶段，各向同性蚀刻工艺还可以部分地去除与第二层间电介质图案5接触的第二掩埋电介质图案21和栅极电介质层Gox。因此，在第二层间电介质图案5处，可以形成第五凹陷区RR5，其比图16A的第四凹陷区RR4宽。之后，如参照图3A至图3F讨论的，可以执行后续工艺以形成第一电极BE、电介质层DL和第二电极UE。结果，图17的第一电极BE可以形成为具有更宽的第二宽度WT2。
图19示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件。图20示出在特定水平处的平面图，其示出图19的半导体存储器件。
参照图19和图20，根据一些示例实施方式的半导体存储器件可以配置为使得连接半导体图案SPC可以连接彼此相邻的第一半导体图案SP1和第二半导体图案SP2。连接半导体图案SPC可以连接第一半导体图案SP1和第二半导体图案SP2的第一源极/漏极区SD1。连接半导体图案SPC可以被掺杂有其类型和浓度与在第一源极/漏极区SD1中掺杂的杂质的类型和浓度相同的杂质。连接半导体图案SPC可以接触位线BL。位线BL可以不包括图2B的位线突起BLP。位线BL可以具有与位置无关的均匀的宽度和厚度。其它结构特征可以与以上讨论的特征相同或相似。
除了图13A至图13D中绘出的过程上的差异之外，图19和图20的半导体存储器件可以通过图4A至图16B所示的相同工艺来制造。例如，离子注入工艺(诸如倾斜离子注入工艺和/或PLAD工艺)可以在结合图12A至图12D描述的步骤中执行，以在初始半导体图案PSP上形成第一源极/漏极区SD1并形成位线BL。之后，可以随后执行参照图15A至图16B讨论的过程。
图21示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件。
参照图21，根据一些示例实施方式的半导体存储器件可以配置为使得位线BL可以不包括图2B的位线突起BLP。位线BL可以接触(例如直接接触)第一半导体图案SP1的端部和第二半导体图案SP2的端部，而没有插入图19所示的连接半导体图案SPC。其它结构特征可以与以上讨论的相同或相似。
图22示出透视图，其示出根据发明构思的一些示例实施方式的半导体存储器件。图23示出截面图，其示出图22的半导体存储器件。
参照图22和图23，根据本实施方式的半导体存储器件可以配置为使得第一字线WL1和第二字线WL2中的每个可以不包括图2B的字线突起WLP。第一字线WL1和第二字线WL2可以每个具有与位置无关的均匀的宽度和厚度。位线BL也可以不包括图2B的位线突起BLP，并可以具有与位置无关的均匀的宽度和厚度。半导体图案(SP1和SP2)可以使其侧壁与第一层间电介质图案3的侧表面和第三层间电介质图案7的侧表面对准。栅极电介质层Gox的截面可以不具有不平坦的结构。其它结构特征可以与以上讨论的特征相同或相似。
以下将描述制造图22和图23所示的半导体存储器件的方法。
在执行图4A至图16B所示的过程中，当执行其中部分地去除半导体层15(见图7B)的各向同性蚀刻工艺以形成初始半导体图案PSP(见图8C)时，可以控制半导体层15的去除程度使得初始半导体图案PSP被形成为完全填充第一凹陷区RR1并彼此间隔开。随后，如参照图9A至图16B讨论的，可以执行相同或相似的工艺。
根据发明构思的一些示例实施方式的半导体存储器件可以配置为使得单个单位存储单元可以由位于相同水平的位线和半导体图案构成或者对应于位于相同水平的位线和半导体图案，并且半导体图案可以具有比其厚度小的宽度，结果半导体存储器件可以在集成度上提高。
在根据发明构思的一些示例实施方式的制造半导体存储器件的方法中，单个第一沟槽可以用于形成两个初始半导体图案，因此可以使最终形成的半导体图案的数量加倍。可以提高集成度和/或可以提高生产率。
尽管已经参照附图讨论了发明构思的一些示例实施方式，但是将理解，在不脱离发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，将理解，以上描述的一些示例实施方式在所有的方面仅是说明性的，而不是限制性的。
本申请要求于2019年4月30日在韩国知识产权局提交的韩国专利申请第10-2019-0050695号的优先权，其全部内容通过引用结合于此。

Claims (25)

1.一种半导体存储器件，包括：
在衬底上的第一半导体图案，所述第一半导体图案包括第一端和背对所述第一端的第二端；
与所述第一半导体图案的侧表面相邻的第一导电线，所述第一导电线在所述第一端和所述第二端之间，所述第一导电线垂直于所述衬底的顶表面；
第二导电线，与所述第一半导体图案的所述第一端接触并与所述第一导电线间隔开，所述第二导电线平行于所述衬底的所述顶表面；以及
数据存储图案，与所述第一半导体图案的所述第二端接触，
其中所述第一导电线包括与所述第一半导体图案的所述侧表面相邻地突出的突起。
2.根据权利要求1所述的半导体存储器件，还包括：
在所述第一半导体图案和所述衬底之间的层间电介质图案，
其中与所述第一半导体图案的所述侧表面朝向所述第一导电线突出相比，所述层间电介质图案的侧表面朝向所述第一导电线更加突出。
3.根据权利要求1所述的半导体存储器件，其中所述第二导电线包括与所述第一半导体图案的所述第一端接触的突起。
4.根据权利要求1所述的半导体存储器件，其中所述第二导电线的侧表面接触所述第一半导体图案的所述第一端，并且所述第二导电线的所述侧表面具有不平坦的结构。
5.根据权利要求1所述的半导体存储器件，其中，
所述半导体存储器件包括多个所述第一半导体图案，并且所述多个第一半导体图案顺序地堆叠在所述衬底上，
所述第一导电线与所述多个第一半导体图案的侧表面相邻，并且
所述半导体存储器件还包括：
在所述多个第一半导体图案之间的多个层间电介质图案，以及
栅极电介质层，在所述第一导电线和每个所述层间电介质图案之间以及在所述第一导电线和每个所述第一半导体图案之间，
其中所述栅极电介质层的侧表面具有不平坦的结构。
6.根据权利要求1所述的半导体存储器件，还包括：
第二半导体图案，在所述衬底上在与所述第一半导体图案的高度相同的高度处并与所述第一半导体图案间隔开，所述第二半导体图案包括第三端和背对所述第三端的第四端；以及
与所述第二半导体图案的侧表面相邻的第三导电线，所述第三导电线在所述第三端和所述第四端之间，所述第三导电线垂直于所述衬底的所述顶表面，
其中所述第三导电线包括与所述第二半导体图案的所述侧表面相邻地突出的突起。
7.根据权利要求6所述的半导体存储器件，其中所述第三导电线具有与所述第一导电线的形状成镜像的形状。
8.根据权利要求6所述的半导体存储器件，其中所述第二导电线延伸以与所述第二半导体图案的所述第三端接触。
9.根据权利要求6所述的半导体存储器件，其中所述第一导电线和所述第三导电线彼此间隔开，并在所述第一半导体图案和所述第二半导体图案之间。
10.根据权利要求6所述的半导体存储器件，还包括：
连接半导体图案，将所述第一半导体图案的所述第一端连接到所述第二半导体图案的所述第三端，
其中所述连接半导体图案与所述第二导电线接触。
11.根据权利要求10所述的半导体存储器件，其中所述连接半导体图案、所述第一端和所述第三端被掺杂有相同的导电类型的杂质。
12.根据权利要求1所述的半导体存储器件，其中，
所述数据存储图案包括第一电极，
所述第一电极的顶表面与所述第一半导体图案的顶表面共平面，并且
所述第一电极的底表面与所述第一半导体图案的底表面共平面。
13.根据权利要求1所述的半导体存储器件，其中，
所述第一导电线在第一方向上延伸，
所述第二导电线在第二方向上延伸，所述第二方向交叉所述第一方向，并且
所述第一半导体图案在所述第一方向上具有第一长度并在所述第二方向上具有第二长度，
其中所述第一长度大于所述第二长度。
14.根据权利要求1所述的半导体存储器件，还包括：
第二半导体图案，在所述衬底上在与所述第一半导体图案的高度相同的高度处并与所述第一半导体图案间隔开；以及
层间电介质图案，在所述第一半导体图案和所述第二半导体图案之间，所述层间电介质图案同时接触所述第一半导体图案和所述第二半导体图案。
15.根据权利要求1所述的半导体存储器件，其中所述第一半导体图案和所述第二导电线在相同的高度处。
16.根据权利要求1所述的半导体存储器件，其中所述数据存储图案包括第一电极，并且
所述第一电极的第一宽度大于所述第一半导体图案的第二宽度，所述第一宽度和所述第二宽度是在平行于所述第二导电线的方向上的宽度。
17.一种半导体存储器件，包括：
在衬底上的多个第一层间电介质图案和多个第二层间电介质图案，所述多个第一层间电介质图案与所述多个第二层间电介质图案交替；
第一导电线，穿过所述多个第二层间电介质图案和所述多个第一层间电介质图案并从所述衬底的顶表面垂直地延伸；以及
多个半导体图案，分别在所述第一导电线和所述多个第二层间电介质图案之间，
其中所述多个半导体图案分别接触所述多个第二层间电介质图案。
18.根据权利要求17所述的半导体存储器件，其中所述多个半导体图案的侧表面与所述多个第一层间电介质图案的侧表面对准。
19.根据权利要求17所述的半导体存储器件，其中所述第一导电线包括分别朝向所述多个半导体图案突出的多个突起。
20.根据权利要求17所述的半导体存储器件，其中，
所述多个半导体图案包括在第一高度处的多个第一半导体图案，并且
所述半导体存储器件还包括第二导电线，所述第二导电线接触所述多个第一半导体图案的端部并在与所述第一导电线的纵向方向交叉的方向上延伸。
21.根据权利要求20所述的半导体存储器件，其中所述第二导电线的底表面与所述多个第一半导体图案的底表面共平面。
22.一种半导体存储器件，包括：
在衬底上的多个第一层间电介质图案和多个第二层间电介质图案，所述多个第一层间电介质图案与所述多个第二层间电介质图案交替；
第一导电线和第二导电线，所述第一导电线和所述第二导电线穿过所述多个第二层间电介质图案和所述多个第一层间电介质图案，所述第一导电线和所述第二导电线从所述衬底的顶表面垂直地延伸，所述第一导电线和所述第二导电线彼此间隔开；
多个第一半导体图案，分别在所述第一导电线和所述多个第二层间电介质图案之间；以及
多个第二半导体图案，分别在所述第二导电线和所述多个第二层间电介质图案之间，
其中所述第一导电线具有与所述第二导电线的结构对称的结构。
23.根据权利要求22所述的半导体存储器件，其中所述多个第一半导体图案和所述多个第二半导体图案分别接触所述多个第二层间电介质图案。
24.一种制造半导体存储器件的方法，该方法包括：
在衬底上交替地堆叠多个第一层间电介质层和多个第二层间电介质层；
连续蚀刻所述多个第二层间电介质层和所述多个第一层间电介质层，所述连续蚀刻形成暴露所述衬底的第一沟槽，所述第一沟槽在第一方向上伸长，所述连续蚀刻形成多个第一层间电介质图案和多个第二层间电介质图案；
使用所述第一沟槽部分地去除所述多个第二层间电介质图案并形成多个第一凹陷区，所述多个第一凹陷区部分地暴露所述多个第一层间电介质图案的顶表面和底表面；以及
分别在所述多个第一凹陷区中形成多个半导体图案，
其中所述多个半导体图案彼此间隔开。
25.根据权利要求24所述的方法，在形成所述多个第一凹陷区之前，还包括：
形成覆盖所述第一沟槽的内侧壁的牺牲间隔物：
形成填充所述第一沟槽的牺牲掩埋图案；以及
去除所述牺牲间隔物以暴露所述衬底的顶表面、所述多个第二层间电介质图案的侧壁和所述多个第一层间电介质图案的侧壁。
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